JP2006148001A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の組立製造時に発生する当該半導体装置に対する内部および外部応力による半導体装置の電気特性劣化箇所およびモードを検出することができ、さらに半導体装置製造直後の電気特性劣化を検出する。
【解決手段】電極パッド１の最上層の直下に、ＳｉＮ材で構成された層間絶縁膜３を介して抵抗配線４，６を設け、この抵抗配線４，６を断面方向に対して数層に渡って設ける。各抵抗配線４，６は、その幅および長さを電極パッド１内の一定範囲ごとに変化させ、かつ配線抵抗値の差を各配線にもたせておく。これにより回路構成の端子に電流および電圧を印加すると、電極パッド１直下の特定の範囲において、配線の断線、あるいは異なる抵抗値を有する配線間におけるショート、あるいは電極パッドと配線間にリークが発生した場合に、回路全体の抵抗値変動が発生する。これを検出することにより、半導体装置の電気特性劣化箇所などを検出することができる。
【選択図】図１

Description

本発明は、半導体装置に係り、特に半導体特性を検知する機能を具備した半導体装置に関するものである。

従来の半導体装置においては、半導体製品の組立時の内部および外部からの応力に対する半導体装置への特性劣化について、それを検出する特別な検出パターンを構成するなどの工夫はなかった。

図８（ａ），（ｂ）は従来の半導体装置のパッド構造の概略説明図であって、（ａ）は平面図、（ｂ）は（ａ）における断面図である。

図８（ａ），（ｂ）において、電極パッド６１はアルミニウムにて主に構成される。その直下配線には電極パッド６１と同等もしくはそれ以上の大きさを有する連続する平面構成のベタパターン６２が構成されている。ベタパターン６２は電極パッド６１に付与されるダメージを、下層にさらに伝播することを防止するために主に構成される。

次に、電極パッド平面内のレイアウトについて図９を参照して説明する。

図９において、電極パッド７１は、主にウェハー状態にて特性を検査するプローブ領域７２と、電極パッド７１を外部端子と結線するボンディング領域７３とを有している。プローブ領域７２とボンディング領域７３とは、電極パッド７１内において領域を区分することが多い。電極パッド７１に付与されるダメージがプローブ領域７２とボンディング領域７３のいずれに致命的なのかを検出するような工夫はされていない。

次に、電極パッドに付与されるダメージ因子について説明する。

半導体製品の組立製造時には、電極パッドと外部端子とを接続するためのワイヤーボンド，スタッドバンプ，金メッキなどのボンディング工程、および半導体チップとインターポーザーを接続し、固定するためのアンダーフィル（封止）工程など、半導体チップに対して外部からダメージを付与するような工程、さらには半導体チップを組立した後、マザーボードへの実装時にかかる熱応力などの内部応力が加わる工程が存在する。

前記ボンディング工程として主流であるスタッドバンプについて、図１０（ａ）〜（ｅ）を参照して説明する。図１０（ａ）〜（ｅ）はスタッドバンプボンディングの一連の動作を示している。

まず、図１０（ａ）に示すように、キャピラリ８１には、中空部にワイヤークランパ８３が設置され、かつ金を主流とした材料のワイヤー８２が設けられており、先端には高電圧スパークにより金ボール８４が形成されている。次に、図１０（ｂ）に示すように、金ボール８４を電極パッド８５に接着させるためにキャピラリ８１を下降させ、電極パッド８５と接着させる。図１０（ｃ）に示すように、金ボール８４には、電極パッド８５に接した直後の電極パッド８５に加わる超音波振動による水平方向の荷重８８と、キャピラリ８１が下降する垂直方向の荷重８７の両方が加わることにより、金ボール８４は塑性変形し、アルミニウムを主流とする電極パッド８５と接合される。

接合後、図１０（ｄ）に示すように、キャピラリ８１は上方に引き上げられ、一定の高さに達した時点でワイヤークランパ８３が閉じられることにより、ワイヤー８２は切断８９され、図１０（ｅ）に示すように、一連のバンプボンディングは完了する。

ボンディングにおいては、前記のように電極パッド８５直下に対してバンプ形成時にキャピラリ８１を降下させて金ボール８４を変形させるために、電極パッド８５に対して垂直方向の因子であるボンド荷重と、接合性を安定させかつ向上させるための電極パッド８５に対して水平方向の因子である超音波振動が付与される。

次に、プローブ工程について図１１（ａ），（ｂ）を参照して説明する。

プローブ工程において主流であるカンチレバー方式は、図１１（ａ）に示すように、ニッケル材を主とするプローブ針９１を電極パッド９２に接触させ、電極パッド９２に接触するプローブ針９１の他端部は、電気的特性評価のためのテスターに接続されている。電極パッド９２にプローブ針９１を接触させてから、接触状態を安定させるために、電極パッド９２を含む半導体チップをプローブ針９１との接触位置よりも上方方向に約６０μｍ〜１００μｍ程度押し上げる（移動量９３）。この際に、図１１（ｂ）に示すように、電極パッド９２には、垂直方向９４および水平方向９５のダメージ付与因子である針圧荷重（２ｇｆ〜８ｇｆ）９６が付与される。

次に、アンダーフィル工程について図１２を参照して説明する。

半導体チップ１０１とインターポーザー１０３を接続させる方式としてフリップチップ方式がある。この方式では半導体チップ１０１のチップ表面を下方にし、インターポーザー１０３表面と接着させる。

その際、接着状態をより高強度にし、安定化のために、半導体チップ１０１とインターポーザー１０３間にアンダーフィル樹脂剤１０４を横方向から注入する。このアンダーフィル樹脂剤１０４にはシリコンフィラーが混在しており、チップ表面および電極パッド１０２に接触することから、電極パッド１０２には硬化させる際に熱応力が発生する。また、半導体装置をマザーボードに実装する際にも高温化にさらされるため、大きな熱応力が発生する。

以上にて半導体チップをパッケージに組立てる際に、チップ表面および電極パッド直下に加わる応力について説明したが、次に、前記応力の加わる従来のチップ表面電極パッド構造について説明する。

従来の電極パッド構成において、チップ内部の電気特性信号を入出力する引出し用のパッドおよび引出しパッド下部には、Ｉ／Ｏ回路およびアクティブ能動回路が構成されている。電極パッドに加わる応力をより低減させるための条件最適化を検討するために、ダメージ印加要素のボンディング、プローブのような上方からの応力が加わった場合、電極パッド下のＩ／Ｏ回路およびアクティブ能動回路の特性が変動するよりも、電極パッド直下に形成された配線の断線、配線間ショート、配線間リークに対するダメージの方が支配的であるため、電極パッド直下層に電気的にフローティングになっているダメージ検出用配線パターンを形成するか、電極パッドとその直下の配線間の垂直方向におけるリーク電流を検出するパターンを構成している。
特開２００１−１４８４０６号公報

しかし、従来の技術では、前記のような電極パッド構成の場合、電極パッドにおいて電気的には、その電極パッド全体に対する電気的特性変動を検出することはできるが、電極パッド内のどの範囲で不具合が発生しているかは検出されない。電極パッドは、ボンディング，プローブ，バーンインなど、様々な異なる用途に使用され、その各要素による電極パッドに加わる応力点は電極パッド内において異なる。

そのため、評価時に前記応力による電極パッドダメージを低減させる最適条件を見出す場合に、電極パッドにおいて特性変動が発生しても、前記ダメージ要素のいずれが電気特性変動をもたらしたものか判断することができない。

また、前記パターンは、あくまで評価用チップに形成しており、半導体製品には構成していないため、製造工程においては異常な応力が電極パッドにかかった場合でも、その工程条件にはフィードバックされない。

本発明の目的は、前記従来の技術の課題を解決し、半導体装置の組立製造時に発生する当該半導体装置に対する内部および外部応力による半導体装置の電気特性劣化箇所およびモードを検出することができ、さらに半導体装置製造直後の電気特性劣化を検出して、半導体装置の製造工程条件にフィードバックさせ、製造条件を改善することを可能にする半導体装置を提供することにある。

前記目的を達成するため、請求項１に記載の発明は、半導体チップに、配線抵抗値をモニターすることにより特性不良箇所を特定するための配線群パターンを備えたことを特徴とする。

請求項２に記載の発明は、請求項１記載の半導体装置において、配線群パターンにおける各々の配線抵抗を異ならせ、配線抵抗の配線構成を回路構成端子間において直列あるいは並列に構成したことを特徴とする。

請求項３に記載の発明は、請求項１または２記載の半導体装置において、配線群パターンを、平面内において連続する直線状あるいは曲線状の構成にし、かつ前記配線群パターンを単一および複数の組み合わせにて構成したことを特徴とする。

請求項４に記載の発明は、請求項３記載の半導体装置において、記配線群パターンを、櫛形およびスネーク状の配線を組み合わせて構成し、かつ半導体チップ内の一定の範囲内に設けたことを特徴とする。

請求項５に記載の発明は、請求項３記載の半導体装置において、配線群パターンの配線を、０.０１μｍ〜１０μｍ幅に設定したことを特徴とする。

請求項６に記載の発明は、請求項１〜５いずれか１項記載の半導体装置において、配線群パターンを電極パッド直下に設けたことを特徴とする。

請求項７に記載の発明は、請求項１〜６いずれか１項記載の半導体装置において、配線群パターンを半導体チップ内において複数の平面において構成したことを特徴とする。

請求項８に記載の発明は、請求項１〜７いずれか１項記載の半導体装置において、配線群パターンを、半導体特性評価部に接続して特性不良を検出し、検出情報を評価工程および製品生産工程にフィードバックすることを特徴とする。

本発明は、半導体装置の組立製造時に発生する半導体装置に対する内部／外部応力による半導体装置の電気特性劣化箇所・モードを検出すること、および半導体装置製造直後の電気特性劣化を検出して、半導体装置の製造工程条件にフィードバックさせ、製造条件を改善することができるため、製造条件最適化、生産時の早期歩留まり向上、品質向上に寄与する。

以下、本発明の実施の形態を図面を参照して説明する。

図１（ａ），（ｂ）は、それぞれ本発明の実施形態を説明するための半導体装置の断面図であり、１は電極パッド、２は保護膜、３は層間絶縁膜、４，６は抵抗配線、５は能動回路である。

図１（ａ），（ｂ）において、電極パッド１の最上層の直下にはＳｉＮ材で構成された層間絶縁膜３を介して抵抗配線４，６が設けられている。抵抗配線４，６は断面方向に対して数層に渡って設けられている。抵抗配線４，６の幅は、半導体チップの配線規格における最小線幅０.０１μｍ〜１０μｍ程度にて構成する。これは半導体の拡散上、１０μｍ以上の配線になると、エッチング残りなどの不具合を発生させることから規定されている。

前記抵抗配線について図２（ａ），（ｂ）の配線の平面図を参照して説明する。

抵抗配線４，６の幅および長さは、電極パッド１内の一定範囲ごとに変化させ、その抵抗値の差を各配線１２，１５，１６にもたせておく。各々の配線１２，１５，１６は、電極パッド１の直下および断面方向に配設された複数層において、図２（ａ）に示す直列回路構成、あるいは図２（ｂ）に示す並列回路構成をしており、それぞれの回路構成の一方の端子１３と他方の端子１４に対して電流および電圧を印加すると、電極パッド直下の特定の範囲、例えば図３の領域２１，２２，２３，２４において、配線の断線、あるいは異なる抵抗値を有する配線１２，１５，１６間におけるショート、あるいは電極パッドと配線間にリークが発生した場合に、回路全体の抵抗値変動が発生するようになっている。

前記抵抗値変動を検出することにより、電極パッド１直下におけるダメージ応力点を特定することができる。各配線１２，１５，１６は連続する直線および曲線の組み合わせで構成される。例えば図４（ａ）に示すような櫛型３１、図４（ｂ）に示すようなスネーク型３２、図５（ａ），（ｂ）に示すような渦巻き型３３，３４などの組み合わせにより構成される。

これらの配線の製造方法は従来の同様な製造方法あり、マスクパターンにて前記配線パターンを形成して、リソグラフィを用いることにより実現することができる。

次に本実施形態の抵抗配線の前記パターンを半導体製品に用いる例を図６（ａ），（ｂ）を参照して説明する。図６（ａ）は半導体製品の平面図、図６（ｂ）は図６（ａ）におけるコーナー領域の拡大図である。

半導体製品４０のコーナー領域４１付近に、ダメージ検出用ダミーパッド４２およびダメージ検出用ダミーパッド４２の検出引き出しパッド４３を構成しておく。半導体製品４０のコーナー領域４１には主に製造時の設備認識のマーク、あるいは品番，マスク管理用識別パターンが形成されている。コーナー領域４１には用途のないダミー領域が存在すること、かつ電極パッド形成領域にダメージパッドを構成するとチップサイズ増大につながることから、コーナー領域４１にパターンを構成している。

ダメージ検出用ダミーパッド４２の配線構成は、既述した構成と基本的には同一である。例えば、プローブ工程においてはプローブ針をダメージ検出用ダミーパッド４２に押し当て、その際の抵抗値特性変動を検出引き出しパッド４３にて検出し、変動が発生している場合はプローブ条件を見直すなどのフィードバックを加えることができる。

また、ボンディング工程においては、検出引き出しパッド４３を、先ず、インターポーザーのＧＮＤ端子にワイヤーボンドし、次にダミーパッドにワイヤーを形成する。その際にダメージ検出用ダミーパッド４２から電流印加することにより、電極パッドの特性変動を検出し、また変動が発生している場合は、ボンディグ条件を見直すなどのフィードバックをかけることができる。

なお、ウェハー状態であれば図７（ａ）の平面図、図７（ｂ）の図７（ａ）におけるスクライブ領域の拡大図に示すように、ウェハー５１内に構成されている半導体チップ５２の端５４と隣接するチップ端５５間に存在するスクライブ領域５３に前記パターンを構成することもできる。

ダメージ検出用ダミーパッド５６、およびダメージ検出用ダミーパッド５６の検出引き出しパッド５７が構成されるスクライブ領域にはウェハー拡散プロセスの仕上りの良否をモニターする簡易的な回路が構成されているが、回路未形成領域は多く存在するため、比較的容易に前記パターンを構成することができる。

これによりプローブによるダメージ状態を把握することができ、さらにスクライブ領域にパターンを構成することにより、チップサイズに影響しないことから、コスト面でも有利である。

本発明は、半導体装置の製造プロセス開発段階においては製造条件および工法の最適化、量産段階においては製造条件設定異常、および突発的な異常が発生した場合に早期の条件フィードバックができるため、半導体製造業界において幅広く使用される可能性のある技術である。

（ａ），（ｂ）は、それぞれ本発明の実施形態を説明するための半導体装置の断面図 （ａ），（ｂ）は本実施形態の半導体装置の配線群構成を示す平面図 本実施形態の半導体装置の配線群の組み合わせを示す平面図 （ａ），（ｂ）は本実施形態の半導体装置の主な配線群パターンを示す平面図 （ａ），（ｂ）は本実施形態の半導体装置の他の配線群パターンを示す平面図 本発明の実施形態である半導体チップの説明図であり、（ａ）は平面図，（ｂ）は（ａ）のコーナー領域の拡大図 本発明の実施形態である半導体チップの他例の説明図であり、（ａ）は平面図，（ｂ）は（ａ）のスクライブ領域の拡大図 従来の半導体装置のパッド構造の説明図であり、（ａ）は平面図，（ｂ）は断面図 従来の電極パッド平面内のレイアウトの説明図 （ａ）〜（ｅ）は従来のスタッドバンプボンディングの一連の動作の説明図 （ａ），（ｂ）は従来のプローブ工程の説明図 従来のアンダーフィル（封止）工程の説明図

符号の説明

１ 電極パッド
２ 保護膜
３ 層間絶縁膜
４，６ 抵抗配線
５ 能動回路
１２，１５，１６ 抵抗配線
４０ 半導体製品
４１ コーナー領域
４２ ダメージ検出用ダミーパッド
４３ 検出引き出しパッド
５１ ウェハー
５２ 半導体チップ
５３ スクライブ領域
５４ 半導体チップ端
５５ チップ端
５６ ダメージ検出用ダミーパッド
５７ 検出引き出しパッド

Claims (8)

1. 半導体チップに、配線抵抗値をモニターすることにより特性不良箇所を特定するための配線群パターンを備えたことを特徴とする半導体装置。
2. 前記配線群パターンにおける各々の配線抵抗を異ならせ、かつ前記配線抵抗の配線構成を回路構成端子間において直列あるいは並列に構成したことを特徴とする請求項１記載の半導体装置。
3. 前記配線群パターンを、平面内において連続する直線状あるいは曲線状の構成にし、かつ前記配線群パターンを単一および複数の組み合わせにて構成したことを特徴とする請求項１または２記載の半導体装置。
4. 前記配線群パターンを、櫛形およびスネーク状の配線を組み合わせて構成し、かつ半導体チップ内の一定の範囲内に設けたことを特徴とする請求項３記載の半導体装置。
5. 前記配線群パターンの配線を、０.０１μｍ〜１０μｍ幅に設定したことを特徴とする請求項３記載の半導体装置。
6. 前記配線群パターンを電極パッド直下に設けたことを特徴とする請求項１〜５いずれか１項記載の半導体装置。
7. 前記配線群パターンを半導体チップ内において複数の平面において構成したことを特徴とする請求項１〜６いずれか１項記載の半導体装置。
8. 前記配線群パターンを、半導体特性評価部に接続して特性不良を検出し、検出情報を評価工程および製品生産工程にフィードバックすることを特徴とする請求項１〜７いずれか１項記載の半導体装置。

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