JP2001148406A - 評価用半導体装置 - Google Patents
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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Abstract
(57)【要約】
【課題】本発明は、半導体集積回路装置の評価に用いら
れる評価ツールにおいて、実際の製品を用いての評価を
不要にできるようにすることを最も主要な特徴とする。 【解決手段】たとえば、Ｓｉ基板１１上の角部付近およ
び中央部付近に、それぞれ、ピエゾ拡散抵抗ユニット１
２と温度モニタ・ユニットとを近接させて配置する。ま
た、ピエゾ拡散抵抗ユニット１２と温度モニタ・ユニッ
トとを除く、上記Ｓｉ基板１１上にポリシリコン抵抗ア
レイ１４を配置する。そして、それらの上層に、二層目
のＡｌ配線からなる配線層１８を配設する。こうして、
段差構造を形成することにより、評価ツールを実際の製
品とほぼ同様な構造とすることができ、実質的に実際の
製品とほぼ同様な構造での評価が可能となる。
れる評価ツールにおいて、実際の製品を用いての評価を
不要にできるようにすることを最も主要な特徴とする。 【解決手段】たとえば、Ｓｉ基板１１上の角部付近およ
び中央部付近に、それぞれ、ピエゾ拡散抵抗ユニット１
２と温度モニタ・ユニットとを近接させて配置する。ま
た、ピエゾ拡散抵抗ユニット１２と温度モニタ・ユニッ
トとを除く、上記Ｓｉ基板１１上にポリシリコン抵抗ア
レイ１４を配置する。そして、それらの上層に、二層目
のＡｌ配線からなる配線層１８を配設する。こうして、
段差構造を形成することにより、評価ツールを実際の製
品とほぼ同様な構造とすることができ、実質的に実際の
製品とほぼ同様な構造での評価が可能となる。
Description
【０００１】
【発明の属する技術分野】この発明は、評価用半導体装
置に関するもので、特に、半導体集積回路装置の初期特
性や信頼性を評価するための評価ツールとして用いられ
るものである。
置に関するもので、特に、半導体集積回路装置の初期特
性や信頼性を評価するための評価ツールとして用いられ
るものである。
【０００２】
【従来の技術】近年、ＬＳＩ（Large Scale Integrated
circuit）の高集積化・高密度化による配線の微細化、
大チップ化にともなって、樹脂封止パッケージの温度変
化による熱応力（せん断応力）に起因する、パッシベー
ションクラックやアルミニウム（以下、Ａｌ）スライド
の発生の危険性が高くなってきている。パッシベーショ
ンクラックは耐湿性の劣化のみでなく、Ａｌの二層配線
を有する製品においては、層間絶縁膜のクラックによる
配線層間での絶縁性の低下を引き起こす要因ともなって
いる。また、パターン設計によっては、Ａｌスライドが
配線間ショートや断線を招く原因となる場合もある。
circuit）の高集積化・高密度化による配線の微細化、
大チップ化にともなって、樹脂封止パッケージの温度変
化による熱応力（せん断応力）に起因する、パッシベー
ションクラックやアルミニウム（以下、Ａｌ）スライド
の発生の危険性が高くなってきている。パッシベーショ
ンクラックは耐湿性の劣化のみでなく、Ａｌの二層配線
を有する製品においては、層間絶縁膜のクラックによる
配線層間での絶縁性の低下を引き起こす要因ともなって
いる。また、パターン設計によっては、Ａｌスライドが
配線間ショートや断線を招く原因となる場合もある。
【０００３】従来、ＬＳＩにおける、パッシベーション
クラックやＡｌスライドなどの不良の発生を診断する方
法の一つとして、第１９回日科技連信頼性保全性シンポ
ジウム（平成元年６月）において、ＴＥＧ（Test Eleme
nt Group）を用いた方法が発表された。この方法は、Ａ
ｌ配線を２次元的に配置するとともに、そのＡｌ配線の
線幅を１μｍ〜９０μｍまでふらせた構造を有するＴＥ
Ｇを樹脂封止パッケージ上にアッセンブリし、印加熱ス
トレスとしての熱衝撃試験などの実施前後におけるチッ
プの表面を観察することによって、チップ上でのパッシ
ベーションクラックやＡｌスライドの発生領域を定量的
に評価しようとするものである。
クラックやＡｌスライドなどの不良の発生を診断する方
法の一つとして、第１９回日科技連信頼性保全性シンポ
ジウム（平成元年６月）において、ＴＥＧ（Test Eleme
nt Group）を用いた方法が発表された。この方法は、Ａ
ｌ配線を２次元的に配置するとともに、そのＡｌ配線の
線幅を１μｍ〜９０μｍまでふらせた構造を有するＴＥ
Ｇを樹脂封止パッケージ上にアッセンブリし、印加熱ス
トレスとしての熱衝撃試験などの実施前後におけるチッ
プの表面を観察することによって、チップ上でのパッシ
ベーションクラックやＡｌスライドの発生領域を定量的
に評価しようとするものである。
【０００４】また、他の方法として、ピエゾ抵抗係数の
異なる拡散抵抗層パターン（ユニットセル）を二次元的
に配置してなる応力測定素子を用いて、パッケージ内の
応力を測定する方法も提案されている。
異なる拡散抵抗層パターン（ユニットセル）を二次元的
に配置してなる応力測定素子を用いて、パッケージ内の
応力を測定する方法も提案されている。
【０００５】しかしながら、上記したいずれの方法の場
合も、ＴＥＧや応力測定素子は、Ａｌ配線または抵抗層
パターンを二次元的にのみ配置してなるものであり、特
に、Ａｌの二層配線を有する製品とは構造的にも大きく
異なっていた。そのために、必ずしも、最終的な製品の
評価に適したものではなく、別途、製品ごとに実際の製
品での評価が不可欠なものとなっていた。
合も、ＴＥＧや応力測定素子は、Ａｌ配線または抵抗層
パターンを二次元的にのみ配置してなるものであり、特
に、Ａｌの二層配線を有する製品とは構造的にも大きく
異なっていた。そのために、必ずしも、最終的な製品の
評価に適したものではなく、別途、製品ごとに実際の製
品での評価が不可欠なものとなっていた。
【０００６】
【発明が解決しようとする課題】上記したように、従来
においては、ＴＥＧや応力測定素子を用いることによっ
て、パッシベーションクラックやＡｌスライドなどとい
った不良の発生を診断する各種の方法が提案されてはい
るものの、診断とは別に、製品ごとに実際の製品での評
価が必要なのが実状であった。
においては、ＴＥＧや応力測定素子を用いることによっ
て、パッシベーションクラックやＡｌスライドなどとい
った不良の発生を診断する各種の方法が提案されてはい
るものの、診断とは別に、製品ごとに実際の製品での評
価が必要なのが実状であった。
【０００７】そこで、この発明は、半導体集積回路装置
の初期特性や信頼性を定量的、かつ、高精度に評価する
ことが可能となり、実際の製品を用いての評価を不要に
できる評価用半導体装置を提供することを目的としてい
る。
の初期特性や信頼性を定量的、かつ、高精度に評価する
ことが可能となり、実際の製品を用いての評価を不要に
できる評価用半導体装置を提供することを目的としてい
る。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の評価用半導体装置にあっては、半導体
基板上にそれぞれ配置された、応力センサ、温度センサ
および抵抗群と、前記応力センサ、前記温度センサおよ
び前記抵抗群の上層に、絶縁膜を介して配設された配線
層とを備えてなる構成とされている。
めに、この発明の評価用半導体装置にあっては、半導体
基板上にそれぞれ配置された、応力センサ、温度センサ
および抵抗群と、前記応力センサ、前記温度センサおよ
び前記抵抗群の上層に、絶縁膜を介して配設された配線
層とを備えてなる構成とされている。
【０００９】また、この発明の評価用半導体装置にあっ
ては、半導体基板と、この半導体基板の中央部付近と角
部付近とを含む、少なくとも２以上の箇所に配置された
応力センサと、前記半導体基板の中央部付近と角部付近
とを含む少なくとも２以上の箇所に、前記応力センサに
近接させて配置された温度センサと、前記応力センサお
よび前記温度センサの配置箇所を除く、前記半導体基板
上にアレイ状に配置された抵抗群と、前記応力センサ、
前記温度センサおよび前記抵抗群の上層に、絶縁膜を介
して配設され、かつ、エリアごとに数μｍ〜数１００μ
ｍの異なる線幅を有して形成された配線層と、この配線
層を覆う保護膜とを備えてなる構成とされている。
ては、半導体基板と、この半導体基板の中央部付近と角
部付近とを含む、少なくとも２以上の箇所に配置された
応力センサと、前記半導体基板の中央部付近と角部付近
とを含む少なくとも２以上の箇所に、前記応力センサに
近接させて配置された温度センサと、前記応力センサお
よび前記温度センサの配置箇所を除く、前記半導体基板
上にアレイ状に配置された抵抗群と、前記応力センサ、
前記温度センサおよび前記抵抗群の上層に、絶縁膜を介
して配設され、かつ、エリアごとに数μｍ〜数１００μ
ｍの異なる線幅を有して形成された配線層と、この配線
層を覆う保護膜とを備えてなる構成とされている。
【００１０】この発明の評価用半導体装置によれば、半
導体集積回路装置で実際に発生する不良をより忠実に再
現できるようになる。これにより、実際の製品とほぼ同
様な構造での評価が可能となるものである。
導体集積回路装置で実際に発生する不良をより忠実に再
現できるようになる。これにより、実際の製品とほぼ同
様な構造での評価が可能となるものである。
【００１１】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１２】（第一の実施形態）図１乃至図３は、本発
明の第一の実施形態にかかる半導体集積回路装置（ＬＳ
Ｉ）の、評価ツールを概略的に示すものである。なお、
図１はユニット層（下層）の平面図、図２は配線層（上
層）の平面図であり、図３は図１に示したIII −III 線
にほぼ対応する断面図である。
明の第一の実施形態にかかる半導体集積回路装置（ＬＳ
Ｉ）の、評価ツールを概略的に示すものである。なお、
図１はユニット層（下層）の平面図、図２は配線層（上
層）の平面図であり、図３は図１に示したIII −III 線
にほぼ対応する断面図である。
【００１３】この評価ツールは、たとえば図１に示すよ
うに、評価の対象となる実際のＬＳＩ（以下、製品と略
記する）と同一のサイズを有してなるＳｉ（シリコン）
基板１１上の、その基板面内の角部付近および中央部付
近に、それぞれ、ピエゾ拡散抵抗ユニット（応力セン
サ）１２と温度モニタ・ユニット（温度センサ）１３と
が、互いに近接して配置されている。これにより、製品
における応力および熱分布の測定が実質的に可能となっ
ている。
うに、評価の対象となる実際のＬＳＩ（以下、製品と略
記する）と同一のサイズを有してなるＳｉ（シリコン）
基板１１上の、その基板面内の角部付近および中央部付
近に、それぞれ、ピエゾ拡散抵抗ユニット（応力セン
サ）１２と温度モニタ・ユニット（温度センサ）１３と
が、互いに近接して配置されている。これにより、製品
における応力および熱分布の測定が実質的に可能となっ
ている。
【００１４】また、ピエゾ拡散抵抗ユニット１２と温度
モニタ・ユニット１３とを除く範囲には、ヒータとなる
ポリシリコン抵抗アレイ（抵抗群）１４が配置されてい
る。このポリシリコン抵抗アレイ１４は、基板面内にお
けるＤＣ電流がほぼ均一となるように、複数のポリシリ
コン抵抗を直・並列（アレイ状）に接続してなる構成と
されている。
モニタ・ユニット１３とを除く範囲には、ヒータとなる
ポリシリコン抵抗アレイ（抵抗群）１４が配置されてい
る。このポリシリコン抵抗アレイ１４は、基板面内にお
けるＤＣ電流がほぼ均一となるように、複数のポリシリ
コン抵抗を直・並列（アレイ状）に接続してなる構成と
されている。
【００１５】また、このポリシリコン抵抗アレイ１４
は、複数（ここでは、２個）のブロックに分けて配置さ
れ、それぞれに独立して駆動できるようになっている。
これにより、製品での発熱部位が限られているような場
合には、２ブロック以上に分割された、少なくともいず
れか一つのブロックに対応するポリシリコン抵抗アレイ
１４のみを発熱させることによって、製品における熱的
な不良に関する評価を実質的に行うことが可能となって
いる。
は、複数（ここでは、２個）のブロックに分けて配置さ
れ、それぞれに独立して駆動できるようになっている。
これにより、製品での発熱部位が限られているような場
合には、２ブロック以上に分割された、少なくともいず
れか一つのブロックに対応するポリシリコン抵抗アレイ
１４のみを発熱させることによって、製品における熱的
な不良に関する評価を実質的に行うことが可能となって
いる。
【００１６】なお、上記ポリシリコン抵抗アレイ１４
は、該評価ツールが製品の段差構造と同等の構造となる
ようにするために、たとえば、２０００オングストロー
ム〜３０００オングストローム程度の高さ（凹凸）を有
して形成されている。
は、該評価ツールが製品の段差構造と同等の構造となる
ようにするために、たとえば、２０００オングストロー
ム〜３０００オングストローム程度の高さ（凹凸）を有
して形成されている。
【００１７】さらに、上記Ｓｉ基板１１の周辺部には、
複数の電極パッド１５が設けられている。各電極パッド
１５は、１層目のＡｌ配線（１Ａｌ）１６をそれぞれ介
して、上記ピエゾ拡散抵抗ユニット１２、上記温度モニ
タ・ユニット１３、上記ポリシリコン抵抗アレイ１４、
および、後述する上層のＡｌ配線に接続されている。
複数の電極パッド１５が設けられている。各電極パッド
１５は、１層目のＡｌ配線（１Ａｌ）１６をそれぞれ介
して、上記ピエゾ拡散抵抗ユニット１２、上記温度モニ
タ・ユニット１３、上記ポリシリコン抵抗アレイ１４、
および、後述する上層のＡｌ配線に接続されている。
【００１８】上記電極パッド１５は、上記Ｓｉ基板１１
上におけるレイアウト（サイズや個数）が、製品におけ
る電極パッドのそれとほぼ同一とされている。
上におけるレイアウト（サイズや個数）が、製品におけ
る電極パッドのそれとほぼ同一とされている。
【００１９】一方、上記ピエゾ拡散抵抗ユニット１２、
上記温度モニタ・ユニット１３、および、上記ポリシリ
コン抵抗アレイ１４の上部には、たとえば図２に示すよ
うに、層間絶縁膜１７を介して、二層目のＡｌ配線（２
Ａｌ）からなる配線層１８が形成されている。
上記温度モニタ・ユニット１３、および、上記ポリシリ
コン抵抗アレイ１４の上部には、たとえば図２に示すよ
うに、層間絶縁膜１７を介して、二層目のＡｌ配線（２
Ａｌ）からなる配線層１８が形成されている。
【００２０】上記配線層１８は、図示せぬ櫛型の配線と
スネーク状の配線とを組合わせてなり、たとえば、４分
割された各エリア１９ａ〜１９ｄごとに数μｍ〜数１０
０μｍの異なる線幅を有して形成されている。
スネーク状の配線とを組合わせてなり、たとえば、４分
割された各エリア１９ａ〜１９ｄごとに数μｍ〜数１０
０μｍの異なる線幅を有して形成されている。
【００２１】この場合、エリア１９ａには２μｍの線幅
で、エリア１９ｂには１２０μｍの線幅で、エリア１９
ｃには２４０μｍの線幅で、エリア１９ｄには４０μｍ
の線幅で、それぞれ配線層１８が形成されている。通
常、半導体集積回路装置は対称性があるため、このよう
な構成とすることにより、該評価ツール１つで複数の異
なる線幅についての評価が同時に可能となっている。
で、エリア１９ｂには１２０μｍの線幅で、エリア１９
ｃには２４０μｍの線幅で、エリア１９ｄには４０μｍ
の線幅で、それぞれ配線層１８が形成されている。通
常、半導体集積回路装置は対称性があるため、このよう
な構成とすることにより、該評価ツール１つで複数の異
なる線幅についての評価が同時に可能となっている。
【００２２】ここで、上記配線層１８の各線幅として
は、製品で実際に用いられ、かつ、該評価ツールの製造
プロセスにおける配線不良を確実に防止することが可能
な寸法とするのが望ましい。
は、製品で実際に用いられ、かつ、該評価ツールの製造
プロセスにおける配線不良を確実に防止することが可能
な寸法とするのが望ましい。
【００２３】また、上記層間絶縁膜１７の周辺部には、
上記電極パッド１５を露出させるための開孔窓２０が形
成されている。
上記電極パッド１５を露出させるための開孔窓２０が形
成されている。
【００２４】なお、図３において、２１，２２はシリコ
ン酸化（ＳｉＯ2 ）膜であり、１７ａ〜１７ｄは上記層
間絶縁膜１７を構成する、それぞれ、ＳｉＯ2 膜、シリ
コン窒化（ＳｉＮ）膜、ＳｉＯ2 膜、ＳｉＮ膜である。
ン酸化（ＳｉＯ2 ）膜であり、１７ａ〜１７ｄは上記層
間絶縁膜１７を構成する、それぞれ、ＳｉＯ2 膜、シリ
コン窒化（ＳｉＮ）膜、ＳｉＯ2 膜、ＳｉＮ膜である。
【００２５】そして、上記配線層１８上を含む、全面に
は最上層保護膜（たとえば、ポリイミド膜）２３が形成
されて、該評価ツールの表面が保護されている。
は最上層保護膜（たとえば、ポリイミド膜）２３が形成
されて、該評価ツールの表面が保護されている。
【００２６】このような構成によれば、評価ツールの構
造を、Ａｌの二層配線を有する製品の段差構造と同等と
することができるため、該評価ツールにおいて、製品で
発生するパッシベーションクラックやＡｌスライドとい
った不良を忠実に再現させることが可能となる。
造を、Ａｌの二層配線を有する製品の段差構造と同等と
することができるため、該評価ツールにおいて、製品で
発生するパッシベーションクラックやＡｌスライドとい
った不良を忠実に再現させることが可能となる。
【００２７】また、製品の動作時に発生する熱的な不良
に関しても、ヒータ（ポリシリコン抵抗アレイ）と温度
モニタ・ユニットとによって実質的に評価することが可
能である。
に関しても、ヒータ（ポリシリコン抵抗アレイ）と温度
モニタ・ユニットとによって実質的に評価することが可
能である。
【００２８】さらに、評価の重要なパラメータの一つで
ある、評価ツールのサイズに関しては、１ｍｍ角〜１５
ｍｍ角まで、１ｍｍステップでラインアップ化すること
により、各種サイズの製品の評価に対応できる。特に、
単一のＳｉウェーハから同一サイズの複数の評価ツール
を製造するようにした場合（１ウェーハ−１チップサイ
ズ）には、ダイシング（Dicing）以降の工程を容易なも
のとすることができる。しかも、１チップサイズとする
ことにより、工程モニタとしても使用できるようにな
る。
ある、評価ツールのサイズに関しては、１ｍｍ角〜１５
ｍｍ角まで、１ｍｍステップでラインアップ化すること
により、各種サイズの製品の評価に対応できる。特に、
単一のＳｉウェーハから同一サイズの複数の評価ツール
を製造するようにした場合（１ウェーハ−１チップサイ
ズ）には、ダイシング（Dicing）以降の工程を容易なも
のとすることができる。しかも、１チップサイズとする
ことにより、工程モニタとしても使用できるようにな
る。
【００２９】また、上記配線層１８と上記電極パッド１
５との間を、たとえば、ロード接続用のポリシリコン抵
抗３１および上記１Ａｌ１６をそれぞれ介して接続する
ようにした場合には、発生した不良が、上記電極パット
１５よりも内部の上記配線層１８で発生したものである
のか、上記電極パット１５よりも外部で発生したもので
あるのかを容易に特定できるようになる。
５との間を、たとえば、ロード接続用のポリシリコン抵
抗３１および上記１Ａｌ１６をそれぞれ介して接続する
ようにした場合には、発生した不良が、上記電極パット
１５よりも内部の上記配線層１８で発生したものである
のか、上記電極パット１５よりも外部で発生したもので
あるのかを容易に特定できるようになる。
【００３０】上記したように、半導体集積回路装置で実
際に発生する不良をより忠実に再現できるようにしてい
る。
際に発生する不良をより忠実に再現できるようにしてい
る。
【００３１】すなわち、ピエゾ拡散抵抗ユニット、温度
モニタ・ユニット、ポリシリコン抵抗アレイと、その上
層に、Ａｌの配線層を配設した二層構造としている。こ
れにより、段差構造が形成されることによって、Ａｌの
二層配線を有する製品とほぼ同様な構造とすることがで
きる。したがって、製品と同様な構造での機械的応力、
放熱、耐湿性、熱ストレスなどによる不良の診断が実質
的に可能となり、製品ごとでの評価の必要がなくなると
ともに、半導体集積回路装置ごとの初期特性や信頼性の
定量的な評価が可能となるものである。
モニタ・ユニット、ポリシリコン抵抗アレイと、その上
層に、Ａｌの配線層を配設した二層構造としている。こ
れにより、段差構造が形成されることによって、Ａｌの
二層配線を有する製品とほぼ同様な構造とすることがで
きる。したがって、製品と同様な構造での機械的応力、
放熱、耐湿性、熱ストレスなどによる不良の診断が実質
的に可能となり、製品ごとでの評価の必要がなくなると
ともに、半導体集積回路装置ごとの初期特性や信頼性の
定量的な評価が可能となるものである。
【００３２】（第二の実施形態）図４は、本発明の第二
の実施形態にかかる評価ツールの概略構成を示すもので
ある。なお、図３と同一部分には同一符号を付し、その
詳細な説明については割愛する。
の実施形態にかかる評価ツールの概略構成を示すもので
ある。なお、図３と同一部分には同一符号を付し、その
詳細な説明については割愛する。
【００３３】本実施形態は、上述した第一の実施形態に
かかる構成において、さらに、最上層保護膜２３に対
し、選択的に、上記配線層１８に達する開孔部２４を設
けてなる構成となっている。開孔部２４は、基板面内の
角部付近に集中して設けられるようになっている。
かかる構成において、さらに、最上層保護膜２３に対
し、選択的に、上記配線層１８に達する開孔部２４を設
けてなる構成となっている。開孔部２４は、基板面内の
角部付近に集中して設けられるようになっている。
【００３４】このような構成とすることにより、耐湿性
に関しての感度アップを図ることが可能となる。具体的
には、半導体集積回路装置が吸湿して不良を発生させる
Ａｌコロージョンを、配線層１８を強制的に断ち切らせ
るようにすることによって、電気的に評価しようとする
ものである。
に関しての感度アップを図ることが可能となる。具体的
には、半導体集積回路装置が吸湿して不良を発生させる
Ａｌコロージョンを、配線層１８を強制的に断ち切らせ
るようにすることによって、電気的に評価しようとする
ものである。
【００３５】すなわち、配線層１８上の最上層保護膜２
３に開孔部２４を設けることによって、該評価ツール内
への水分の浸入を加速させることができる。こうして、
耐湿性に対する評価の感度をアップさせることにより、
評価にかかる時間とツール数とを削減することが可能と
なる。
３に開孔部２４を設けることによって、該評価ツール内
への水分の浸入を加速させることができる。こうして、
耐湿性に対する評価の感度をアップさせることにより、
評価にかかる時間とツール数とを削減することが可能と
なる。
【００３６】なお、上記した実施形態においては、基板
面内の中央部付近および角部付近にのみ、それぞれ、ピ
エゾ拡散抵抗ユニットと温度モニタ・ユニットとを配置
するようにした場合を例に説明したが、これに限らず、
たとえば中央部付近と角部付近とを含む、少なくとも２
以上の箇所に配置するようにすれば良い。
面内の中央部付近および角部付近にのみ、それぞれ、ピ
エゾ拡散抵抗ユニットと温度モニタ・ユニットとを配置
するようにした場合を例に説明したが、これに限らず、
たとえば中央部付近と角部付近とを含む、少なくとも２
以上の箇所に配置するようにすれば良い。
【００３７】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
おいて、種々変形実施可能なことは勿論である。
【００３８】
【発明の効果】以上、詳述したようにこの発明によれ
ば、半導体集積回路装置の初期特性や信頼性を定量的、
かつ、高精度に評価することが可能となり、実際の製品
を用いての評価を不要にできる評価用半導体装置を提供
できる。
ば、半導体集積回路装置の初期特性や信頼性を定量的、
かつ、高精度に評価することが可能となり、実際の製品
を用いての評価を不要にできる評価用半導体装置を提供
できる。
【図１】本発明の第一の実施形態にかかる、評価ツール
の構成例を示す要部の概略平面図。
の構成例を示す要部の概略平面図。
【図２】同じく、評価ツールの構成例を示す要部の概略
平面図。
平面図。
【図３】同じく、評価ツールの要部を示す概略断面図。
【図４】本発明の第二の実施形態にかかる、評価ツール
の要部を示す概略断面図。
の要部を示す概略断面図。
１１…Ｓｉ基板 １２…ピエゾ拡散抵抗ユニット １３…温度モニタ・ユニット １４…ポリシリコン抵抗アレイ １５…電極パッド １６…Ａｌ配線（１Ａｌ） １７…層間絶縁膜 １７ａ…シリコン酸化膜（ＳｉＯ2 膜） １７ｂ…シリコン窒化膜（ＳｉＮ膜） １７ｃ…ＳｉＯ2 膜 １７ｄ…ＳｉＮ膜 １８…配線層（２Ａｌ） １９ａ〜１９ｄ…エリア ２０…開孔窓 ２１…シリコン酸化膜（ＳｉＯ2 膜） ２２…ＳｉＯ2 膜 ２３…最上層保護膜 ２４…開孔部
Claims (12)
- 【請求項１】 半導体基板上にそれぞれ配置された、応
力センサ、温度センサおよび抵抗群と、 前記応力センサ、前記温度センサおよび前記抵抗群の上
層に、絶縁膜を介して配設された配線層とを具備したこ
とを特徴とする評価用半導体装置。 - 【請求項２】 前記応力センサおよび前記温度センサ
は、基板面内の中央部付近と角部付近とを含む少なくと
も２以上の箇所に、互いに近接させて配置されることを
特徴とする請求項１に記載の評価用半導体装置。 - 【請求項３】 前記抵抗群はアレイ状に構成され、か
つ、複数ブロックに分割された、それぞれのブロックご
とに電力の供給が可能に構成されることを特徴とする請
求項１に記載の評価用半導体装置。 - 【請求項４】 前記配線層は、櫛型の配線とスネーク状
の配線とを組合わせてなり、かつ、エリアごとに数μｍ
〜数１００μｍの異なる線幅を有して形成されることを
特徴とする請求項１に記載の評価用半導体装置。 - 【請求項５】 前記配線層は、保護膜によって覆われて
いることを特徴とする請求項１に記載の評価用半導体装
置。 - 【請求項６】 前記保護膜には、前記配線層に達する開
孔部が選択的に設けられていることを特徴とする請求項
５に記載の評価用半導体装置。 - 【請求項７】 前記抵抗群は、２０００オングストロー
ム〜３０００オングストローム程度の高さを有して形成
されることを特徴とする請求項１に記載の評価用半導体
装置。 - 【請求項８】 半導体基板と、 この半導体基板の中央部付近と角部付近とを含む、少な
くとも２以上の箇所に配置された応力センサと、 前記半導体基板の中央部付近と角部付近とを含む少なく
とも２以上の箇所に、前記応力センサに近接させて配置
された温度センサと、 前記応力センサおよび前記温度センサの配置箇所を除
く、前記半導体基板上にアレイ状に配置された抵抗群
と、 前記応力センサ、前記温度センサおよび前記抵抗群の上
層に、絶縁膜を介して配設され、かつ、エリアごとに数
μｍ〜数１００μｍの異なる線幅を有して形成された配
線層と、 この配線層を覆う保護膜とを具備したことを特徴とする
評価用半導体装置。 - 【請求項９】 前記抵抗群は、複数ブロックに分割さ
れ、それぞれのブロックごとに電力の供給が可能に構成
されることを特徴とする請求項８に記載の評価用半導体
装置。 - 【請求項１０】 前記配線層は、櫛型の配線とスネーク
状の配線とを組合わせてなることを特徴とする請求項８
に記載の評価用半導体装置。 - 【請求項１１】 前記保護膜には、前記配線層に達する
開孔部が選択的に設けられていることを特徴とする請求
項８に記載の評価用半導体装置。 - 【請求項１２】 前記抵抗群は、２０００オングストロ
ーム〜３０００オングストローム程度の高さを有して形
成されることを特徴とする請求項８に記載の評価用半導
体装置。
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| JP33170099A JP3715488B2 (ja) | 1999-11-22 | 1999-11-22 | 評価用半導体装置 |
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-
2000
- 2000-11-20 TW TW089124572A patent/TW465003B/zh active
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| JP2006148001A (ja) * | 2004-11-24 | 2006-06-08 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP4728628B2 (ja) * | 2004-11-24 | 2011-07-20 | パナソニック株式会社 | 半導体装置 |
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