JP2004228510A - 半導体装置および半導体製造工程管理方法 - Google Patents

Abstract

【課題】ビアの形成状態を半導体製造工程の途中段階で評価することを可能とする半導体装置および半導体製造工程管理方法を提供すること。
【解決手段】半導体基板５０８上に絶縁膜５１１〜５１２を介して積層された第１層目配線（下層配線）５０２−１等と第２層目配線（上層配線）５０１−１等とを電気的に接続するビアをなす導電性プラグ５０６−１等をモニタするための半導体装置において、半導体基板５０８と、第１層目配線５０２−１等との間の絶縁膜５１１に導電性プラグ５０４−１等を形成し、半導体基板５０８と第１層目配線５０２−１等とを電気的に接続する電流経路を形成する。これにより、導電性プラグ５０６−１のためのビアホールを形成する過程で、電子ビームを用いた検査装置による評価を可能とする。
【選択図】 図２

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置および半導体製造工程管理に関し、特に半導体装置の製造工程における微細構造の形成状態をモニタするための技術に関する。
【０００２】
【従来の技術】
半導体装置を製造する場合、製品チップと共にいわゆるＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）をウエハ上に形成し、このＴＥＧの電気的特性を評価することにより、チップ内の集積回路を形成する実デバイスの形成状態をモニタし、工程管理を行っている。この種のＴＥＧには、モニタの対象に応じて各種のものがあるが、その中に、多層の配線間を電気的に接続するビアやコンタクトの形成状態をモニタするためのＴＥＧとして、ビアチェーンやケルビンパターンが用いられる。
【０００３】
ビアチェーンに関しては、例えば特開平３−３６７４７号公報に開示された技術がある（特許文献１参照）。この技術は、半導体集積回路の開発設計に必要な多層配線層に関わる諸特性の測定、あるいは生産時の多層配線構造形成工程でのプロセス状況を把握をするためのものであって、図１８に示すように、絶縁膜１２０１を介して半導体基板１１００上に形成された第１層配線１３０１と、この第１層配線上に絶縁膜１２０２を介して形成された第２層配線１３０２とをビア１４００を介して鎖状に接続してビアチェーンを形成し、このビアチェーンの一端および他端を図示しない端子（電極もしくはプロービングパッド）にそれぞれ接続する。一連の半導体製造工程が終了した後に、上記端子を介して外部の測定器と接続して電気特性を測定することにより、多層配線層に関わる諸特性を推し量る。
【０００４】
また、ケルビンパターンは、同様に半導体集積回路の開発設計に必要な多層配線層に関わる諸特性の測定、あるいは生産時の多層配線構造形成のプロセス状況を把握するためのものであって、図１９に示すように、絶縁膜２２０１を介して半導体基板２１００上に形成された第１層配線２３０１と、この第１層配線上に絶縁膜２２０２を介して形成された第２層配線２３０２とをビア２４００を介して接続し、各配線に電流（または電圧）を印加するための端子と、電圧（または電流）をモニタするための端子に接続して構成される。この技術も、一連の半導体製造工程が終了した後に、上記端子を介して外部の測定器と接続して電気特性を測定することにより、多層配線層に関わる諸特性を推し量るものである。
【０００５】
【特許文献１】
特開平３−３６７４７号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上述の従来技術は、何れも半導体製造工程が終了した後でなければプロセス状態を評価することはできず、製造工程の途中で多層配線層に関わる諸特性を知ることができない。このため、製造工程が無駄になる場合があり、生産効率が低下するという問題がある。
【０００７】
これに対し、半導体製造工程の途中でプロセス状態を評価するための技術として、特開２００２−８３８４９号公報に開示された装置がある。この装置は、本願発明者らが提案したものであり、図２０に示すように、電子ビームＥＢの照射に伴って半導体基板３００１に誘起する基板電流Ｉｋを測定することにより、半導体製造工程の途中の段階で、半導体基板上の絶縁膜３００２に形成されたコンタクトホール等の形成状態をインラインで推し量ることを可能とする。しかし、この装置によれば、コンタクトホール３００３の底部が厚い絶縁膜で覆われていた場合、半導体基板３００１に誘起する基板電流Ｉｋが極めて小さくなり、この基板電流Ｉｋから得られる信号のＳ／Ｎ比が著しく低下する。そのため、例えば、半導体基板上に絶縁膜を介して形成された多層配線間を接続するビアホール等の形成状態を把握することは困難である。従って、同公報に開示された装置を用いたとしても、ビア等については製造工程の途中段階で形成状態を把握することはできない。
【０００８】
本発明は、上記したような従来技術が有する問題点を解決するためになされたものであり、多層配線間を接続するビアの形成状態を半導体製造工程の途中段階で評価することを可能とする半導体装置および半導体製造工程管理方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
即ち、請求項１に記載された発明に係る半導体装置は、半導体基板上に絶縁膜を介して積層された下層配線（例えば後述する第１層目配線５０２−１等に相当する構成要素）と上層配線（例えば後述する第２層目配線５０１−１等に相当する構成要素）とを電気的に接続するビア（例えば後述する導電性プラグ５０６−１等に相当する構成要素）の電気抵抗をモニタするためのパターン（例えば後述する図１に示すビアチェーンに相当する構成要素）が形成された半導体装置において、前記半導体基板と前記下層配線との間に形成された絶縁膜に、これら半導体基板と下層配線とを電気的に接続する電流経路を形成したことを特徴とする。
【００１０】
請求項２に記載された発明に係る半導体装置は、半導体基板上に絶縁膜を介して積層された多層配線のうち、下層側から第Ｎ（Ｎは任意の自然数）層目の下層配線と第Ｎ＋１層目の上層配線とを電気的に接続するビアの電気抵抗をモニタするためのパターンが形成された半導体装置において、前記半導体基板と前記パターンをなす第Ｎ層目の配線との間に形成された絶縁膜に、これら半導体基板と第Ｎ層目の下層配線とを電気的に接続する電流経路を形成したことを特徴とする。
【００１１】
上記半導体装置において、前記下層配線と前記ビアと前記上層配線とから形成される第１の電流経路の電気抵抗に対し、前記半導体基板と前記下層配線とを接続する電流経路と該半導体基板から形成される第２の電流経路の電気抵抗を高く設定したことを特徴とする。また、前記パターンがビアチェーンであることを特徴とする。また、前記パターンがケルビンパターンであることを特徴とする。また、前記パターンが、前記半導体基板をなすウエハのチップ領域に形成されたことを特徴とする。また、前記パターンが、前記半導体基板をなすウエハの外周領域に形成されたことを特徴とする。また、前記パターンが、前記半導体基板をなすウエハのスクライブライン領域に形成されたことを特徴とする。さらに、前記パターンが、前記チップ領域内に形成された入出力セルの領域のうち、未使用の入出力端子に接続された入出力セルの領域に形成されたことを特徴とする。
【００１２】
請求項１０に記載された発明に係る半導体製造工程管理方法は、上記半導体装置のウエハの製造工程の途中で前記ウエハに電子ビームを照射し、この電子ビームの照射に伴って前記半導体基板に発生する基板電流を測定する第１のステップと、前記半導体装置の製造工程の終了後に、前記下層配線と前記ビアと前記上層配線とから形成される第１の電流経路の電気抵抗を測定する第２のステップと、前記基板電流の測定値と前記第１の電流経路の電気抵抗の測定値から、これら基板電流と電気抵抗との対応関係を定義する第３のステップと、前記半導体基板上に形成されるべき集積回路の設計管理規格を基準として前記対応関係を参照することにより、前記基板電流の測定値に関する工程管理規格を決定する第４のステップと、を含むことを特徴とする。
【００１３】
上記半導体製造工程管理方法において、上記半導体装置のウエハの製造工程の途中で前記ウエハに電子ビームを照射し、この電子ビームの照射に伴って前記半導体基板に発生する基板電流を測定する第５のステップと、前記基板電流の測定値が前記工程管理規格を満足するか否かを判定する第６のステップと、前記基板電流の測定値が前記工程管理規格を満足しない場合に、前記ウエハの処理条件を補正する第７のステップと、をさらに含むことを特徴とする。
上記半導体製造工程管理方法の前記第１のステップでは、前記ウエハに対する処理条件として複数の水準を設けたことを特徴とする。
上記半導体製造工程管理方法の前記第３のステップでは、前記複数の水準の処理条件が適用された各ウエハに形成されたパターンを用いて、基板電流と電気抵抗との前記対応関係を決定することを特徴とする。
【００１４】
上記半導体製造工程管理方法の前記第７のステップでは、前記基板電流の測定値が前記工程管理規格を逸脱した方向とは逆方向に移動するように、前記処理条件を補正し、前記補正された処理条件を前記ウエハの処理装置に設定することを特徴とする。
上記半導体製造工程管理方法の前記第１のステップでは、ビアホール形成工程の後に前記半導体基板に発生する基板電流を測定することを特徴とする。
上記半導体製造工程管理方法の前記第１のステップでは、配線用のトレンチ形成工程の後に前記半導体基板に発生する基板電流を測定することを特徴とする。
上記半導体製造工程管理方法の前記第１のステップでは、配線形成工程の後に前記半導体基板に発生する基板電流を測定することを特徴とする。
【００１５】
【発明の実施の形態】
以下、図面を参照しながらこの発明の実施形態を説明する。
（第１の実施形態）
図１に、この発明の第１の実施形態に係る半導体装置に形成されたビアチェーンの上面パターンを示す。同図に示すビアチェーンは、半導体基板上に絶縁膜を介して積層された下層配線と上層配線とを電気的に接続するビアの電気抵抗をモニタするためのパターンであって、プロービングパッド４０１と４０２の間に、下層配線の第１層目配線５０２と上層配線の第２層目配線５０１とを、導電性プラグ５０６からなるビアを介して鎖状に繰り返し接続して構成される。また、このビアチェーンの第１層目配線５０２とその下層に位置する半導体基板（後述する半導体基板５０８）との間の絶縁膜（後述する第１絶縁膜５１１）には、これら第１層目配線５０２と半導体基板とを電気的に接続する導電性プラグ５０４からなる電流経路が形成されている。
なお、図１において、符号５０２−１，５０２−２が表す配線は第１層目配線５０２と同一層であり、符号５０１−１が表す配線は第２層目配線５０１と同一層であり、符号５０４−１，５０４−２が表す導電性プラグは導電性プラグ５０４と同一層であり、符号５０６−１，５０６−２が表す導電性プラグは導電性プラグ５０６と同一層である。
【００１６】
図２は、図１のＸ−Ｘ線における断面構造を示し、図３は、導電性プラグ５０６を埋め込むビアホール（もしくはスルーホールとも呼ぶ）ＶＨを形成する工程での断面構造を示す。図２に示すように、半導体基板５０８の上に、第１層絶縁膜５１１を介して第１層目配線５０２（５０２−１，５０２−２等）が形成され、この第１層目配線５０２は、第１層絶縁膜５１１に形成された導電性プラグ５０４（５０４−１，５０４−２等）を介して半導体基板５０８に電気的に接続されている。また、第１層目配線５０２の上には、第２層絶縁膜５１２を介して第２層目配線５０１（５０１−１，５０１−２等）が形成され、この第２層目配線５０１は導電性プラグ５０６（５０６−１，５０６−２等）を介して第１層目配線５０２に電気的に接続されている。さらに、第２層目配線５０１の上には、第３層絶縁膜５１３が形成されている。
【００１７】
図４（ａ）は、上述の図１および図２に示すビアチェーンの電気抵抗を従来手法を用いて測定するバイアス状態での等価回路を示す。この測定状態では、プロービングパッド４０１と４０２とに測定用の信号が印加されるので、この状態でのビアチェーンの等価回路は、図４（ａ）に示すように、プロービングパッド４０１と４０２との間に並列接続された抵抗２００１，２００２により表現される。ここで、抵抗２００１は、第１層目配線５０２と、導電性プラグ５０６と、第２層目配線５０１とからなる第１の電流経路の電気抵抗であり、抵抗２００２は、第１層目配線５０２と、半導体基板５０８と、導電性プラグ５０４からなる第２の電流経路の電気抵抗である。
【００１８】
ここで、図２において、第１層目配線５０２−１から、導電性プラグ５０６−１、第２層目配線５０１−１、導電性プラグ５０６−２を経て第１層目配線５０２−２へ至る第１の電気経路の電気抵抗に比べて、第１層目配線５０２−１から、導電性プラグ５０４−１、半導体基板５０８、導電性プラグ５０４−２を経て第１層目配線５０２−２へ至る第２の電流経路の電気抵抗の値が高く設定され、図４（ａ）に示す等価回路において、上述の第１の電気経路に対応する抵抗２００１に比べて、第２の電気経路に対応する抵抗２００２の下限値が高くなるように設計される。抵抗２００１の値を測定する場合、抵抗２００２は誤差の原因となるため、抵抗２００２の値は、基板電流を観測できる範囲で高く設定した方が望ましい。この抵抗２００２の値は、例えばビアホールの径や深さ、あるいはこのビアホールに埋め込まれる導電性プラグ自体の抵抗率、あるいは半導体基板の抵抗率によって制御される。導電性プラグの抵抗率は、例えば埋め込み材料の選択、あるいは該材料の成膜後の熱処理方法（温度等）によって制御することが可能である。また、半導体基板の抵抗率は、例えばドーパント種の選択により、あるいはドーパント濃度によって制御することが可能である。因みに、ドーパント濃度は、イオン注入工程時の打ち込みエネルギー、ドーズ量、あるいはイオン注入工程後の熱処理方法（温度等）によって決定される。なお、抵抗２００２を形成する構造についてのみ選択的に該抵抗率を制御するためには、リソグラフィ工程との組み合わせの容易性の観点から、後者の半導体基板の抵抗率制御手段を採用する方が好ましい。
【００１９】
参考までに、抵抗２００１の下限値および上限値の設定手法を説明する。抵抗２００２の下限値の設定手法としては、半導体回路設計で許容される抵抗値の変動値に基づく手法を用いることができる。即ち、通常、半導体回路設計において、マージン設計が行われ、信号のタイミング上のバラツキの原因となるクロックスキューの値は、設計値（シミュレーション値）にプロセス変動値を加味して見られる。具体的には、マージン設計では、ティピカル条件下でのクロックスキューの値にプロセス変動係数を乗じた値が用いられ、このプロセス変動係数としては、ワーストケースの条件下で例えば「１．２９３」が用いられ、ベストケースの条件下で例えば「０．７８１」が用いられる。このようにして見積もられたクロックスキューの値は、半導体プロセスのばらつきによる配線抵抗値の変動分を含んだものとなり、この変動分に対する動作マージンを確保するように回路のマージン設計が行われる。この例で示すプロセスの変動係数の場合、ビアチェーンやケルビンパターンの電気特性の測定は、測定値の３０パーセントの範囲内に収まる精度で行われる必要があり、抵抗２００１に比較して抵抗２００２の値を少なくとも１０に設定すればよい。もちろん、半導体回路設計において、該変動係数は小さい方が望ましいから、抵抗２００１に比較して抵抗２００２の値はより大きい方が望ましいことは言うまでもない。
【００２０】
これに対し、抵抗２００２の上限値は、基板電流の測定系の電気特性に依存する。即ち、前述の特開２００２−８３８４９号公報に開示された装置では、ホールへ電子ビームを照射した時にホール側面の帯電現象が基板電流信号へ与える影響を最小限とするために、照射電子ビーム電流量を数ｐＡ程度に制限している。従って、この時に誘起される基板電流は数１００ｆＡ〜数ｐＡのレンジとなり、このレンジの電流値を増幅するために必要とされるアンプの等価変換抵抗値は１ＧΩ程度になる。よって、このアンプで２０ｄＢ以上のＳ／Ｎ比を確保するものとした場合には、抵抗２００２の値を１００Ｍオーム以下に設定すれば、この検査装置に必要な入力信号としての基板電流を得ることができる。
【００２１】
このように抵抗２００１，２００２を設計することにより、後述するように、半導体装置の製造終了後の段階で、プロービングパッド４０１と４０２を介して外部の測定器により電気特性を測定するためにこれらプロービングパッド４０１と４０２との間に電圧を印加した際、電流のほとんどが第１の電流経路を流れ、実用上、第２の電流経路へは流れない。従って、導電性プラグ５０４（５０４−１，５０４−２等）を介して第１層目配線５０２（５０２−１，５０２−２等）が半導体基板５０８に接続されていても、導電性プラグ５０４が第１の電流経路に関わる総抵抗２００１の測定に実用上支障を与えることはないない。実際の測定では、プロービングパッド４０１と４０２との間に１０ｍＡ程度の定電流（Ｉ）を流して第１の電流経路での電圧降下（Ｖ）を測定し、総抵抗２００１の抵抗値（Ｒ）をＲ＝Ｖ／Ｉから算出し、これを多層配線層に関わる工程管理のための諸特性の一つとする。
【００２２】
また、図３（ｂ）に示すビアホールＶＨを形成する段階、即ち製造工程の途中段階で、ビアホールＶＨを含む所定の領域に電子ビームを照射した時に半導体基板５０８に誘起する基板電流も多層配線層に関わる工程管理のための諸特性の一つとされる。この場合、第１層目配線５０２に電子ビームが直接的に照射されるため、電子ビームによって第１層目配線５０２に発生する電流成分は、導電性プラグ５０４を介して半導体基板５０８へスムーズに流れ込むため、十分な基板電流が誘起され、Ｓ／Ｎ比が高い状態で基板電流を測定することが可能となる。このときの等価回路を図４（ｂ）に示す。この場合、第１層目配線５０２に誘起した電流成分は、基板電流として図４（ｂ）の抵抗２００３を介して半導体基板５０８に接続された測定端子に流れる。この電流経路は上述の第１の電流経路に対応する総抵抗２００１の値に比べて１０倍以上の大きな抵抗値を有するが、本発明者らの提案に係る特開２００２−８３８４９号公報に開示された検査装置で測定するには十分な大きさの基板電流が得られる。実際の測定では、電子ビームの照射エネルギを０．５ｋｅＶ程度、照射電流値を５ｐＡ程度に設定し、この時に例えば半導体基板の裏面に接触した測定電極から取り出した電流値を直接測定し、これを多層配線層に関わる諸特性の一つとする。
【００２３】
参考までに、前述の従来技術に係るビアチェーンの等価回路は、図４（ａ）に示す本発明に係る等価回路において抵抗２００３を取り除いたものに相当する。この従来例の等価回路と比較すると、図４（ａ），（ｂ）に示される本発明に係るビアチェーンは、半導体集積回路製造工程の途中段階で実施される基板電流の測定時には、抵抗２００３による電流経路を形成する。
尚、プロービングパッド４０１から上述の第１の電流経路を経てプロービングパッド４０２へと至るまでの総抵抗２００１の値は、半導体素子が正常に製造された場合、１０ｋオーム以下となるように設計されており、電気的測定で十分に精度良く測定できるものとなっている。一方、ビアホールＶＨから、第１層目配線５０２、導電性プラグ５０４、半導体基板５０８へと至る経路の総抵抗２００２，２００３の各値は、半導体素子が正常に製造された場合、１Ｍオーム以上かつ１Ｇオーム以下となるように設計されており、電気的測定で十分に精度良く測定できるものとなっている。
【００２４】
次に、図５および図６を参照して４層配線構造を用いたビアチェーンに対する本発明の適用例を説明する。図５は、４層配線構造を用いたビアチェーンの部分断面を示す。これら図に示す例では、半導体基板７０８の上に、第１層絶縁膜７２１、第２層絶縁膜７２２、第３層絶縁膜７２３、第４層絶縁膜７２４、第５層絶縁膜７２５を介して第１層目配線７１０、第２層目配線７０９、第３層目配線７０３、第４層目配線７０１が積層されている。ここで、第４層目配線７０１は導電性プラグ７０７を介して第３層目配線７０３に電気的に接続され、第３層目配線７０３、第２層目配線７０９、第１層目配線７１０、半導体基板７０８は、導電性プラグを介して互いに電気的に接続されている。すなわち、第３層目配線７０３は半導体基板７０８と電気的に接続され、前述の図１および図２に示す構造と同様に、図４に示す等価回路により表現される。
【００２５】
従って、図１および図２に示す例と同様に、第４層目配線７０１、導電性プラグ７０７、第３層目配線７０３により第１の電流経路（抵抗２００１に相当する電流経路）が形成され、プロービングパッド４０１，４０２を介して従来と同様の電気的諸特性の測定を行うことができる。また、第３層目配線７０３と半導体基板７０８との間に第２の電流経路（抵抗２００３に相当する電流経路）が形成される。従って、図６に示すように、ビアホールＶＨの形成工程の後に基板電流を測定すれば、上記第２の電流経路を介して電子ビームとして照射された電子が半導体基板７０８にスムーズに注入されるので、この基板電流による信号のＳ／Ｎ比が改善され、測定精度が向上する。
【００２６】
なお、上述の図５および図６に示す例を任意の層数の多層配線構造に拡張し、下層側から第Ｎ（Ｎは任意の自然数）層目の下層配線と、第（Ｎ＋１）層目の上層配線と、両配線を鎖状に繰り返し接続する導電性プラグと、第Ｎ層目配線とその下層に位置する半導体基板との間を電気的に接続する導電性プラグ（電流経路）からビアチェーンを構成してもよい。第Ｎ層目配線とその下層に位置する半導体基板との間を電気的に接続する電流経路は導電性プラグに限定されず、所望の抵抗値が得られる限度において、どのような手段を用いてもよい。
【００２７】
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置であるケルビンパターンを説明する。図７は、この実施形態に係るケルビンパターンの上面パターンを示し、図８は、図７に示すＸ−Ｘ線における断面構造を示す。図７に示すように、Ｌ字型の第１層導電性配線パターン１４０３の両端に端子電極（もしくはプロービングパッドとの呼ぶ）１４４３，１４４４が接続され、Ｌ字型の第２層目導電性配線パターン１４０４の両端に端子電極１４４１，１４４２が接続され、図８に示すように、これら第１層目導電性配線パターン１４０３と第２層目導電性配線パターン１４０４とは導電性プラグ１４０１を介して電気的に接続される。
【００２８】
そして、第１層目導電性配線パターン１４０３とその下層に位置する半導体基板１５０５との間に導電性プラグ１４０２が形成され、これら第１層目導電性配線パターン１４０３と半導体基板１５０５とが電気的に接続される。実際の測定では、プロービングパッド１４４１と１４４３の間に１０ｍＡ程度の定電流（Ｉ）を流し、このときにプロービングパッド１４４２と１４４４との間に現れる導電性プラグ１４０１での電圧降下（Ｖ）を電位測定により求め、導電性プラグ１４０１の抵抗値（Ｒ）をＲ＝Ｖ／Ｉにより算出し、これを多層配線層に関わる諸特性の一つとする。
【００２９】
一方、図９に示すように、図８に示す導電性プラグ１４０１を形成するためのビアホール（もしくはスルーホールとも呼ぶ）１６０１を形成する段階、即ち製造工程の途中段階で、ビアホール１６０１を含む所定の領域に電子ビームを照射した時に第１層目導電性配線パターン１４０３に注入された電子は、導電性プラグ１４０２を介して半導体基板１５０５へスムーズに流れ込むため、Ｓ／Ｎ比が高い状態で基板電流を測定することができる。実際の測定では、電子ビームの照射エネルギを０．５ｋｅＶ程度、照射電流値を５ｐＡ程度に設定し、この時、例えば半導体基板１５０５の裏面に接触した電極から取り出した電流値を直接測定し、これを多層配線層に関わる諸特性の一つとする。
【００３０】
この例でも、等価回路は前述の図４に示す等価回路と同様に表現することができ、プロービングパッド１４４１から、第２層目導電性配線パターン１４０４、導電性プラグ１４０１、第１層目導電性配線パターン１４０３からなる第１の電流経路を経てプロービングパッド１４４３へと至る抵抗値の総和（総抵抗２００１に相当する抵抗）は、この半導体装置が正常に製造された場合、１０ｋオーム以下となるように設計されており、電気的測定で十分に精度良く測定できるものとなっている。また、第１層目配線１４０３、導電性プラグ１４０２、半導体基板１５０５へと至る第２の電流経路の抵抗値の総和（抵抗２００２または２００３に相当する抵抗）は、この半導体素子が正常に製造された場合、例えば１Ｍオーム以上かつ１Ｇオーム以下となるように設計されており、電気的測定で十分に精度良く測定できるものとなっている。
【００３１】
次に、図１０および図１１を参照して４層配線構造を用いたケルビンパターンに対する本発明の適用例を説明する。図１０は、４層配線構造のケルビンパターンの部分断面を示す。この図に示す例では、半導体基板１７０５の上に、第１層絶縁膜１７２１〜１７２５を介して第１層目配線１７１０、第２層目配線１７０９、第３層目配線、第３層目配線１７０３、第４層目配線１７０４が積層されている。ここで、第４層目配線１７０４は導電性プラグ１７０１を介して第３層目配線１７０３に電気的に接続され、第３層目配線１７０３、第２層目配線１７０９、第１層目配線１７１０、半導体基板１７０５は、導電性プラグを介して互いに電気的に接続されている。すなわち、第３層目配線１７０３は半導体基板１７０５と電気的に接続され、前述の図１および図２に示す構造と同様に、図４に示す等価回路により表される。
【００３２】
従って、図１および図２に示す例と同様に第１の電流経路が形成され、プロービングパッド１４４１〜１４４４を介して従来と同様の電気的諸特性の測定を行うことができる。また、図１１に示すように、ビアホールＶＨの形成工程の後に基板電流を測定することで、この基板電流による信号のＳ／Ｎ比を改善することが可能になる。
なお、上述の図１０および図１１示す例を任意の層数の多層配線構造に拡張し、第Ｎ（Ｎは任意の自然数）層目配線と、第（Ｎ＋１）層目配線と、両配線を接続する導電性プラグと、第Ｎ層目配線とその下層に位置する半導体基板との間を電気的に接続する導電性プラグから構成された半導体装置についても、本発明を適用することができる。
【００３３】
（第３の実施形態）
以下、この発明の第３の実施形態として、上述の第１および第２の実施形態に係る半導体装置（ビアチェーン、ケルビンパターン）の半導体基板（ウエハ）上での第１の配置方法を説明する。図１２は、この実施形態に係る半導体基板であるウエハを示す。この例では、ウエハ上に、総数８８個の半導体チップ９０１，９０２，〜，９８８がマトリックス状に形成されている。これら半導体チップは、従来と同様に配置されたものである。そして、本発明に係る半導体装置は、半導体チップ９０１，９０２，〜，９８８が形成されている領域外のウエハ外周領域９９０に配置される。
【００３４】
ここで、多層配線のビアホール形成の例えばドライエッチング工程に代表されるような枚葉式（シングルウエハ処理式）のプラズマ処理工程では、その処理特性の擾乱は一般にウエハ周辺部から発生することが知られている。従って、本発明である半導体素子をウエハ外周部９９０に配置することにより、処理特性の擾乱を的確に早期に検出することが可能になり、プラズマ処理工程の工程管理が容易となる。しかも、本発明のビアチェーンまたはケルビンパターンを、半導体チップの形成に利用できないウエハ外周領域に配置したことにより、単位ウエハ当たりの半導体チップの取得数を損なうことなく、プラズマ処理工程の工程管理が可能となる。
なお、この第２の配置方法では、ウエハ外周領域の全面に本発明であるビアパターンやケルビンパターンを配置するようにしたが、これに限らず、例えばウエハ外周領域の一部にのみ配置するようにしてもよい。
【００３５】
次に、上述の第１および第２の実施形態に係る半導体素子の第２の配置方法を説明する。図１３は、本発明の実施形態に係るウエハを示す。この例では、ウエハ上に、総数８８個の半導体チップ１００１，１００２，〜，１０８８がマトリックス状に形成されている。これら半導体チップは、従来と同様に配置されたものである。そして、本発明に係る半導体装置は、半導体チップ１００１，１００２，〜，１０８８の境界部領域１０９０（スクライブ領域とも呼ばれる）に配置されている。この境界部領域１０９０は、本来、シリコンウエハ処理工程終了後、ダイシングにより半導体チップ１００１，１００２，〜、１０８８を切り離すためのスクライブ用の領域である。
【００３６】
ここで、多層配線のビアホール形成の例えばドライエッチング工程に代表されるような枚葉式（シングルウエハ処理式）のプラズマ処理において、ウエハ上の位置の違いから反応速度に差異が生ずることは一般に知られている。したがって、ウエハ面上で処理速度を管理することを目的として、当該境界部領域に半導体チップ上の同様な粗密をもつパターンを形成する。しかも当該ビアチェーンなどの半導体素子を、半導体チップの形成に利用できない半導体チップ間の境界部領域に配置するようにしたため、単位ウエハ当たりの半導体チップ取得数を損なうことなく、該プラズマ処理工程の工程管理が可能となる。
【００３７】
次に、上述の第１および第２の実施形態に係る半導体素子の第３の配置方法について説明する。図１４は、本発明の実施形態に係るウエハと部分拡大図を示す。ウエハ上に形成された半導体チップ１１０１には、内部セル領域１１０３の外側（即ち半導体チップ１１０１の外周領域）に、入出力セル１１０４、入出力端子（ボンディングパッド）１１０５などの各セルの領域が確保され、これらのセルと共に本発明に係る半導体装置１１０２が配置される。ここで、一般的に、半導体チップの設計においては、回路規模、コスト、出荷時期などを考慮しながら最適化を実施し、内部セルの最終的なレイアウト配置を決定する。その結果、入出力端子が配置されるべきチップ周辺では、必ずしも全領域が使用されるわけではなく、未使用の領域が存在することが多々ある。そこで、この未使用の領域に、本発明に係る上述のビアチェーンまたはケルビンパターンからなる半導体装置１１０２を配置する。
【００３８】
前述のように、多層配線のビアホール形成の例えばドライエッチング工程に代表されるような枚葉式（シングルウエハ処理式）のプラズマ処理工程では、ウエハ上のパターンの粗密の違いから反応速度に差異が生ずることは一般に知られている。したがって、未使用の内部セル領域に、実際の内部セル領域のパターンと同等の粗密をもつパターンを作り込むことによって、半導体チップの内部領域上で発生している現象が半導体素子１１０２に対しても同様に再現され、結果としてプラズマ処理工程の工程管理が可能となる。
【００３９】
（第４の実施形態）
以下、この発明の第４の実施形態として、上述の第１ないし第４の実施形態に係るビアチェーンまたはケルビンパターンを用いた半導体製造工程管理方法について、図１５ないし図１７を参照して説明する。ここでは、この発明に係るビアチェーンまはたケルビンパターンとして、第Ｎ層導電配線パターンと第（Ｎ＋１）層導電性パターンとを導電性プラグを介して接続し、この一端および他端をそれぞれ端子電極（プロービングパッド）に接続した構成からなるビアチェーンＴＥＧにおいて、前記第Ｎ層導電性パターンとその下層に位置する半導体基板との間にさらに導電性プラグおよび導電性配線パターンを備え、両者を電気的に接続したものを例として説明する。もちろん、例えばＮ＝１としたような具体的な構造について、同様に説明できることは言うまでもない。
【００４０】
第１に、図１５に示すフローに沿って、ウエハ処理によって基板電流信号と電気的特性値との関係特定を定義する。即ち、ステップＳ１２０１にて、半導体素子の製造工程の途中において、特開２００２−８３８４９号公報に開示されたインライン電子線評価装置を利用して、基板電流を測定する。具体的には、第Ｎ層導電性配線パターンとその下層に位置する半導体基板との間を電気的に接続するための導電性プラグおよび導電性配線パターンを作成し、続けて第Ｎ層導電性配線パターンと第（Ｎ＋１）層導電性配線パターンとの間に位置する層間絶縁膜を成膜し、続けて第Ｎ層導電性配線パターンと第（Ｎ＋１）層導電性配線パターンとの間を接続する導電性プラグを形成するためのビアホール（スルーホール）ＶＨを形成し、図６に示す構造を形成する。
【００４１】
そして、ビアホールＶＨを含む所定の領域に電子ビームを照射した時に半導体基板に誘起する基板電流を測定する。なお、図６に示したように、ここでは、第（Ｎ＋１）層導電性配線パターンとの間を接続する導電性プラグを形成するためのビアホールＶＨと同時に、第（Ｎ＋１）層導電性配線パターンを形成するための溝（トレンチ）も形成する。本発明においては、ビアホールＶＨのみが形成されていても構わないし、ビアホールと第（Ｎ＋１）層導電性配線パターン用の溝が同時に形成されていても構わない。
【００４２】
また、ステップＳ１２０１では、ビアホールＶＨを形成するための処理工程における制御パラメータを任意に選び、これの水準を複数設定する。例えば、ドライエッチング処理工程における処理時間に関して、５０ｓｅｃ、６０ｓｅｃ、７０ｓｅｃの３水準を設定し、このウエハ処理において、３枚のウエハそれぞれにおける処理時間３水準を割り当てる。なお、この例では、ドライエッチング処理工程における処理時間を例に挙げたが、それ以外に、プラズマ処理工程におけるチャンバの真空度（気圧）、上部電極入射電力、下部電極入射電力、ガス流量（Ｏ２など）や、チャンバ、ステージ、あるいは電極の温度、処理時間、あるいは洗浄工程における薬液流量、薬液温度、処理時間などといった制御パラメータに水準を設けてもよい。
【００４３】
次に、ステップＳ１２０２にて、図５に示すように、導電性プラグ、第（Ｎ＋１）層導電性配線パターンならびに端子電極（プロービングパッド）を作成し、続けて前記端子電極を介して外部の測定器と電気的に接続し電気特性を測定する。なお、図５には示されていないが、図１に示すようなプロービングパッド４０１，４０２も形成される。また、導電性プラグ、導電性配線パターン、層間絶縁膜、導電性プラグとの導電性配線パターンとの境界面については、前述した構造と同様である。いずれにしても、導電性プラグや導電性配線パターンは製品チップと同一の製造工程を経ることで形成される。実際の測定では、プロービングパッド４０１と４０２との間に１０ｍＡ程度の定電流（Ｉ）を流し、第１の電流経路での電圧降下（Ｖ）を電位測定により求め、第１の電流経路の抵抗値（Ｒ）を、Ｒ＝Ｖ／Ｉによりを算出し、これを多層配線層に関わる諸特性の一つとする。
【００４４】
次にステップＳ１２０３へ移行し、ステップＳ１２０１で測定された基板電流と、ステップＳ１２０２で算出された電気特性（抵抗値）との間の対応関係を表す関係特性を定義する。このステップでは、基板電流Ｉｋと抵抗値Ｒとの関係特性に加えて、基板電流ＩｋとステップＳ１２０１で設定された処理条件との関係特定も得る。図１６に、基板電流Ｉｋと抵抗値Ｒとの関係特性、および基板電流Ｉｋと処理条件（エッチング時間Ｔ）との関係特性を示す。そして、ステップＳ１２０４へ移行し、基板電流に関する工程管理規格を決定する。
【００４５】
前述のとおり、この半導体製造工程管理方法では、ステップＳ１２０１において、ビアホール形成のための処理工程制御パラメータに水準を設けてビアチェーンまたはケルビンパターンの半導体装置を作成し、基板電流Ｉｋと抵抗値Ｒとの関係特性を取得している。したがって、多層配線層に関わる諸特性の一つである抵抗値Ｒについて設定されている設計マージンから、後述する図１８に示すように、基板電流あるいはビアホール形成のための処理工程制御パラメータ（例えばドライエッチング処理時間）を把握することが可能である。以上で、基板電流と電気的特性値との関係特定が定義された。
【００４６】
なお、導電性プラグは、例えば、Ｗ、Ｃｕ、Ａｌ、多結晶シリコンといった材料で構成されており、導電性配線パターンはＣｕ、Ａｌ、Ｔｉ、Ａｕ、Ａｇといった材料で構成されている。もちろん、これらの材料が合金であってもよい。また、導電性プラグと導電性配線パターンとの境界面に、例えば、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｐｔ、Ｌｕ、Ｈｆ、ＴｉｘＯｙ、ＴｉｘＯｙＮｚ、ＴａｘＯｙ、ＣｕｘＯｙ（但し、ｘ＋ｙ＝１またはｘ＋ｙ＋ｚ＝１）といった薄膜が存在していても構わない。また、絶縁膜については、例えば、ＳｉＯ２、ＴＥＯＳ、ＳｉＬＫ、ＦＳＧ、ＢｌａｃｋＤｉａｍｏｎｄ、ＨＱＳなどの材料が用いられる。
【００４７】
次に、図１７に示すフローに沿って、ウエハ処理における具体的な半導体製造工程管理方法を説明する。先ず、ステップＳ１３０１にて、第Ｎ層導電性配線パターンとの下層に位置する半導体基板との間を電気的に接続するための導電性プラグおよび導電性配線パターン（ここでの仕様はステップＳ１２０１と同一であるものとする）を作成し、続けて第Ｎ層導電性配線パターンと第（Ｎ＋１）層導電性配線パターンとの間に位置する層間絶縁膜を成膜し、続けて第Ｎ層導電性配線パターンと第（Ｎ＋１）層導電性配線パターンとの間を接続する導電性プラグを形成するためのビアホール（もしくはスルーホールとも呼ぶ）ＶＨを形成する。これにより、図６に示すような構造を得る。そして、ステップＳ１２０１と同一の手段により、ビアホールＶＨを含む所定の領域に電子ビームを照射した時に半導体基板に誘起する基板電流を測定する。ここでは、ビアホールのみが形成されていても構わないし、図６に断面図を示したように、ビアホールと溝が同時に形成されていても構わない。
【００４８】
次に、ステップＳ１３０２へ移行し、ステップＳ１３０１で測定された基板電流が、ステップＳ１２０４にて定義された工程管理規格の範囲内に有るか否かを判定する。ここで、該基板電流が工程管理規格の範囲外である判断された場合（ステップＳ１３０２；ＮＯ）、ステップＳ１３０３へ移行し、工程管理規格の範囲内に対応するビアホール形成のための処理工程制御パラメータ（例えばドライエッチング処理時間Ｔ）を決定する。即ち、処理条件を補正する。図１６を参照して、この補正処理を具体的に説明する。いま、実測された抵抗ＲをＲｍとし、この抵抗値Ｒｍが設計上の下限値ＲＬと上限値ＲＵとの範囲外にあるものとする。この場合、図１６に示す関係特性から、目的とする抵抗値ＲＣと実測された抵抗値Ｒｍとに対応する処理条件であるドライエッチング時間ＴＣとＴｍを求め、これらドライエッチング時間の差分（ＴＣ−Ｔｍ）を打ち消すように、実際に設定された処理条件を補正する。そして、ステップＳ１３０４へ移行し、Ｓ１３０３にて決定したビアホール形成のための処理工程制御パラメータを該当する製造装置（例えばドライエッチング処理装置）に設定する。
【００４９】
なお、ここでは、ドライエッチング処理工程における処理時間Ｔを例に挙げたが、それ以外にもプラズマ処理工程におけるチャンバの真空度（気圧）、上部電極入射電力、下部電極入射電力、ガス流量（Ｏ２など）や、チャンバ、ステージ、あるいは電極の温度、処理時間、あるいは洗浄工程における薬液流量、薬液温度、処理時間などといったステップＳ１２０１にて水準設定したビアホール形成のための処理工程制御パラメータであれば構わない。また、ステップＳ１２０１あるいはＳ１３０１における基板電流の測定は、半導体素子の製造工程の途中であるビアホール形成後に実施するものとしているが、これに限らずトレンチ形成後あるいは配線パターン形成後であってもよい。
【００５０】
また、この半導体製造工程管理方法では、ビアチェーンの場合を用いて半導体製造工程管理方法の実施例を説明したが、ケルビンパターンを用いて上述の半導体製造工程管理方法を同様に適用することが可能である。その場合、ステップＳ１２０２における電気特性値の測定方法が、プロービングパッド１４４１と１４４３の間に１０ｍＡ程度の定電流（Ｉ）を流し、一連の第１の電流経路での電圧降下（Ｖ）を該プロービングパッド１４４２と１４４４との間の電位測定により求め、第１の電流経路の抵抗値（Ｒ）を、Ｒ＝Ｖ／Ｉにより算出し、これを多層配線層に関わる諸特性の一つとすればよい。
【００５１】
上述した実施形態によれば、製品となる半導体集積回路が形成される領域内に製品となる半導体集積回路と同じ製造方法で同時に形成したビアチェーン装置あるいはケルビンパターン装置から、半導体集積回路製造工程の途中の段階における該基板電流と、一連の半導体集積回路製造工程終了後における該電気特性を精度良く得ることができるため、両者の関係特性を精度良く定義することが可能である。したがって、半導体集積回路製造工程の途中の段階において測定した該ビアチェーン装置あるいはケルビンパターン装置に関する基板電流から、該関係特性に従って数値演算処理を実施することにより、本来は一連の半導体集積回路製造工程終了後に測定される多層配線層に関わる諸特性を事前に算出することが可能になる。これにより、従来に比べて早期に多層配線層に関わる諸特性を把握することが可能となる。また、電子ビームを照射することによって十分な基板電流を誘起させることができるので、特開２００２−８３８４９号公報に開示された装置を活用して基板電流を測定することが可能になる。
【００５２】
以上、この発明の実施の形態を説明したが、この発明は上述の実施の形態に限定されるものではなく、この発明の趣旨を逸脱しない範囲での設計変更等も含まれる。例えば、上述の各実施形態では、下層配線と半導体基板との間を結ぶ電流経路として導電性プラグを用い、抵抗２００２，２００３により表現されるものとしたが、この電流経路はコンデンサにより表されるものとしてもよい。この場合、半導体基板に誘起される基板電流は、過渡電流として観測されるので、この過渡電流と第１の電流経路の抵抗との関係特性を定義するものとしてもよい。この構成によれば、第２の電流経路には定常的な電流は流れないので、このコンデンサからなる電流経路（第２の電流経路）が、ビアチェーンやケルビンパターンの電気特性を測定する際の電流経路（第１の電流経路）の電気抵抗に与える影響を排除することができ、一層精度良くビアチェーンなどの電気特性（電気抵抗）を測定することが可能になる。
【００５３】
【発明の効果】
以上説明したように、本発明においては、次のような効果を奏する。
即ち、本発明によれば、半導体基板と下層配線との間に形成された絶縁膜に、これら半導体基板と下層配線とを電気的に接続する電流経路を形成したので、ビアを形成する過程で下層配線に電子ビームを照射することにより、基板電流を有効に誘起させることが可能になる。従って、多層配線間を接続するビアの形成状態を半導体製造工程の途中段階で精密に評価することが可能になる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るビアチェーンの構成を示すパターン図である。
【図２】この発明の第１の実施形態に係るビアチェーンの２層配線構造の断面構造（製造工程終了段階）を示す図である。
【図３】この発明の第１の実施形態に係るビアチェーンの２層配線構造の断面構造（製造工程途中段階）を示す図である。
【図４】この発明の第１の実施形態に係るビアチェーンの等価回路を示す回路図である。
【図５】この発明の第１の実施形態に係るビアチェーンの４層配線構造の断面構造（製造工程終了段階）を示す図である。
【図６】この発明の第１の実施形態に係るビアチェーンの４層配線構造の断面構造（製造工程途中段階）を示す図である。
【図７】この発明の第２の実施形態に係るケルビンパターンの構成を示すパターン図である。
【図８】この発明の第２の実施形態に係るケルビンパターンの２層配線構造の断面構造（製造工程終了段階）を示す図である。
【図９】この発明の第２の実施形態に係るケルビンパターンの２層配線構造の断面構造（製造工程途中段階）を示す図である。
【図１０】この発明の第２の実施形態に係るケルビンパターンの４層配線構造の断面構造（製造工程終了段階）を示す図である。
【図１１】この発明の第２の実施形態に係るケルビンパターンの４層配線構造の断面構造（製造工程途中段階）を示す図である。
【図１２】この発明の第３の実施形態に係る半導体装置のウエハ上の第１の配置方法を示す図である。
【図１３】この発明の第３の実施形態に係る半導体装置のウエハ上の第２の配置方法を示す図である。
【図１４】この発明の第３の実施形態に係る半導体装置のウエハ上の第３の配置方法を示す図である。
【図１５】この発明の第４の実施形態に係る半導体製造工程管理方法（テストウエハ処理）の流れを示すフローチャートである。
【図１６】この発明の第４の実施形態に係る管理方法における補正処理を説明するための図である。
【図１７】この発明の第４の実施形態に係る半導体製造工程管理方法（製品ウエハ処理）の流れを示すフローチャートである。
【図１８】従来技術に係るビアチェーンの構成を示す断面図である。
【図１９】従来技術に係るケルビンパターンの構成を示す断面図である。
【図２０】従来技術に係る基板電流による検査方法を説明するための図である。
【符号の説明】
４０１，４０２；プロービングパッド、５０１，５０１−１；第２層目配線、５０２，５０２−１，５０２−２；第１層目配線、５０４，５０４−１，５０４−２，５０６，５０６−１，５０６−２；導電性プラグ、５０８；半導体基板、５１１；第１層絶縁膜、５１２；第２層絶縁膜、５１３；第３層絶縁膜、７０８；半導体基板、７０１；第４層目配線、７０３；第３層目配線、７０７；導電性プラグ、７０９；第２層目配線、７１０；第１層目配線、７２１；第１層絶縁膜、７２２；第２層絶縁膜、７２３；第３層絶縁膜、７２４；第４層絶縁膜、７２５；第５層絶縁膜、９０１〜９８８；半導体チップ、９９０；ウエハ外周領域、１００１〜１０８８；半導体チップ、１０９０；境界部領域、１１０１；半導体チップ、１１０２；半導体装置（ビアチェーンまたはケルビンパターン）、１１０３；内部セル領域、１１０４；入出力セル、１１０５；入出力端子、１４０１，１４０２；導電性プラグ、１４０３；第１層導電性配線パターン、１４０４；第２層導電性破線パターン、１５０５；半導体基板、１６０１；ビアホール、１７０１；導電性プラグ、１７０５；半導体基板、１７１０；第１層目配線、１７０９；第２層目配線、１７０３；第３層目配線、１７０４；第４層目配線、１７２１；第１層絶縁膜、１７２２；第２層絶縁膜、１７２３；第３層絶縁膜、１７２４；第４層絶縁膜、１７２５；第５層絶縁膜、１４４１〜１４４４；プロービングパッド、２００１，２００２，２００３；抵抗。

Claims (17)

1. 半導体基板上に絶縁膜を介して積層された下層配線と上層配線とを電気的に接続するビアの電気抵抗をモニタするためのパターンが形成された半導体装置において、
   前記半導体基板と前記下層配線との間に形成された絶縁膜に、これら半導体基板と下層配線とを電気的に接続する電流経路を形成したことを特徴とする半導体装置。
2. 半導体基板上に絶縁膜を介して積層された多層配線のうち、下層側から第Ｎ（Ｎは任意の自然数）層目の下層配線と第Ｎ＋１層目の上層配線とを電気的に接続するビアの電気抵抗をモニタするためのパターンが形成された半導体装置において、
   前記半導体基板と前記パターンをなす第Ｎ層目の配線との間に形成された絶縁膜に、これら半導体基板と第Ｎ層目の下層配線とを電気的に接続する電流経路を形成したことを特徴とする半導体装置。
3. 前記下層配線と前記ビアと前記上層配線とから形成される第１の電流経路の電気抵抗に対し、前記半導体基板と前記下層配線とを接続する電流経路と該半導体基板から形成される第２の電流経路の電気抵抗を高く設定したことを特徴とする請求項１または２に記載された半導体装置。
4. 前記パターンがビアチェーンであることを特徴とする請求項１ないし３の何れか１項に記載された半導体装置。
5. 前記パターンがケルビンパターンであることを特徴とする請求項１ないし３の何れか１項に記載された半導体装置。
6. 前記パターンが、前記半導体基板をなすウエハのチップ領域に形成されたことを特徴とする請求項１ないし５の何れか１項に記載された半導体装置。
7. 前記パターンが、前記半導体基板をなすウエハの外周領域に形成されたことを特徴とする請求項１ないし５の何れか１項に記載された半導体装置。
8. 前記パターンが、前記半導体基板をなすウエハのスクライブライン領域に形成されたことを特徴とする請求項１ないし５の何れか１項に記載された半導体装置。
9. 前記パターンが、前記チップ領域内に形成された入出力セルの領域のうち、未使用の入出力端子に接続された入出力セルの領域に形成されたことを特徴とする請求項６に記載された半導体装置。
10. 請求項１ないし９の何れか１項に記載された半導体装置のウエハの製造工程の途中で前記ウエハに電子ビームを照射し、この電子ビームの照射に伴って前記半導体基板に発生する基板電流を測定する第１のステップと、
    前記半導体装置の製造工程の終了後に、前記下層配線と前記ビアと前記上層配線とから形成される第１の電流経路の電気抵抗を測定する第２のステップと、
    前記基板電流の測定値と前記第１の電流経路の電気抵抗の測定値から、これら基板電流と電気抵抗との対応関係を定義する第３のステップと、
    前記半導体基板上に形成されるべき集積回路の設計管理規格を基準として前記対応関係を参照することにより、前記基板電流の測定値に関する工程管理規格を決定する第４のステップと、
    を含むことを特徴とする半導体製造工程管理方法。
11. 請求項１ないし９の何れか１項に記載された半導体装置のウエハの製造工程の途中で前記ウエハに電子ビームを照射し、この電子ビームの照射に伴って前記半導体基板に発生する基板電流を測定する第５のステップと、
    前記基板電流の測定値が前記工程管理規格を満足するか否かを判定する第６のステップと、
    前記基板電流の測定値が前記工程管理規格を満足しない場合に、前記ウエハの処理条件を補正する第７のステップと、
    をさらに含むことを特徴とする請求項１０に記載された半導体製造工程管理方法。
12. 前記第１のステップでは、前記ウエハに対する処理条件として複数の水準を設けたことを特徴とする請求項１０または１１に記載された半導体製造工程管理方法。
13. 前記第３のステップでは、前記複数の水準の処理条件が適用された各ウエハに形成されたパターンを用いて、基板電流と電気抵抗との前記対応関係を決定することを特徴とする請求項１２に記載された半導体製造工程管理方法。
14. 前記第７のステップでは、前記基板電流の測定値が前記工程管理規格を逸脱した方向とは逆方向に移動するように、前記処理条件を補正し、前記補正された処理条件を前記ウエハの処理装置に設定することを特徴とする請求項１１ないし１３に記載された半導体製造工程管理方法。
15. 前記第１のステップでは、ビアホール形成工程の後に前記半導体基板に発生する基板電流を測定することを特徴とする請求項１０ないし１４の何れか１項に記載された半導体製造工程管理方法。
16. 前記第１のステップでは、配線用のトレンチ形成工程の後に前記半導体基板に発生する基板電流を測定することを特徴とする請求項１０ないし１４の何れか１項に記載された半導体製造工程管理方法。
17. 前記第１のステップでは、配線形成工程の後に前記半導体基板に発生する基板電流を測定することを特徴とする請求項１０ないし１４の何れか１項に記載された半導体製造工程管理方法。

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