JPH0290646A - 試験用半導体素子 - Google Patents

試験用半導体素子

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JPH0290646A
JPH0290646A JP24505288A JP24505288A JPH0290646A JP H0290646 A JPH0290646 A JP H0290646A JP 24505288 A JP24505288 A JP 24505288A JP 24505288 A JP24505288 A JP 24505288A JP H0290646 A JPH0290646 A JP H0290646A
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JP
Japan
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layer
test
semiconductor
layers
semiconductor element
Prior art date
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Pending
Application number
JP24505288A
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English (en)
Inventor
Toshihide Suzuki
俊秀 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
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Publication of JPH0290646A publication Critical patent/JPH0290646A/ja
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は試験用半導体素子に関し、特に多層配線構造−
の加速寿命試験に使用する試験用半導体素子に関する。
〔従来の技術〕
従来、5この種の試験用半導体素子(以下TEGと云う
)は、半導体基板上に耐エレクトロマイグレーション特
性を評価する対象の半導体装置と同一の多層配線構造を
有し、かつ同一の製造方法により形成された多層金属配
線構造及び表面にパッシベーション膜を有している。
第3図及び第4図は従来の試験用半導体素子の第1及び
第2の例の断面図である。
第3図に示すようにTEGは、P型シリコン基板1の上
に気相成長法で形成された0層3及びP+絶縁拡散層6
と、その表面に設けられたフィールド酸化膜10の表面
の第1 11層4と、層間絶縁ri3411の表面の第
2 Aff15と、チップ表面を覆うパッシベーション
層12とを有している。
第4図に示すようにTEGは、P型シリコン基板1.の
上のフィールド酸化膜10の表面に設けられた第1  
AI!層4.と、層間絶縁膜11の表面の第2A1層5
.と、その表面を覆うパッシベーション層12を有して
いる。
二こで、TEGの耐エレクトロマイグレーション特性の
試験は、対象半導体装置の実使用条件に較べて桁違いの
電流密度及び温度条件で寿命加速を加えて実施する。
〔発明が解決しようとする課題〕
一般に、高電流密度による寿命加速が著しい場合には、
試験される金属配線層の抵抗発熱による温度上昇分が無
視できなくなり、本来のTEGによる金属配線層の寿命
の予測に誤差を生じるので、適切な半導体製品の設計基
準を定めるのに支障をきたしていた。
すなわち、上述した従来の試験用半導体素子の場合は、
電流加速による配線自体の温度上昇分を推定することが
難しいので、TEGにより得られたデータに基く対象半
導体装置の寿命予測が短い方に誤差を生ずるという欠点
があった。
本発明の目的は、TEGの金属配線層の発熱による温度
上昇分を検出して確度のよい加速寿命試験のできる試験
用半導体素子を提供することにある。
〔課題を解決するための手段〕
本発明の試験用半導体素子は、表面が絶縁膜で覆われた
半導体基板の上層に形成される金属配線層と層間絶縁膜
とを有する多層配線構造素子の耐エレクトロマイグレー
ションの加速寿命試験をする試験用半導体素子において
、前記半導体基板あるいは前記金属配線層の近傍の絶縁
層に温度測定用素子を設けて構成されている。
〔実施例〕
次に、本発明について図面を参照して説明する。
第1図は本発明の第1の実施例の断面図である。
試験用半導体素子は、気相成長層である0層3の上層の
一部に9層2と、フィールド酸化膜10の二つの開孔部
にダイオード電極層4fl及び4pとコンタクトのn1
層8及びp+M9を設けたことが異る点以外は第3図の
従来の試験°相半導体素子と同様である。
温度測定用素子は、0層3と9層2とよりなるダイオー
ドであり、エレクトロマイグレーションの試験対象の第
1及び第21’屑4及び5の発熱温度は、pn接合部1
4の順電圧降下■Fの温度係数を利用してモニタするこ
とが出来る。
第2図は本発明の第2の実施例の断面図である。
試験用半導体素子は、パッシベーション膜12の表面に
両端が抵抗電極層16と接続する薄膜抵抗層15を設け
たことが異る点以外は第4図の従来の試験用半導体と同
一である。
本実施例は、薄膜抵抗15を温度測定用素子として利用
したものである。
〔発明の効果〕
以上説明したように本発明は、エレクトロマイグレーシ
ョン試験用のTEGとして半導体基板あるいは層間絶縁
膜の金属配線層の近傍あるいはパッシベーション膜上に
温度測定素子を設けたので、加速寿命評価時の金属配線
層の温度モニタが従来よりも正確に行うことができるた
め、TEGにより得られたデータに基く半導体装置の寿
命予測をより精度高〈実施できるという効果がある。
【図面の簡単な説明】
第1図は本発明の第1の実施例の断面図、第2図は本発
明の第2の実施例の断面図、第3図及び第4図は従来の
試験用半導体素子の第1及び第2の例の断面図である。 1.1.・・・p型シリコン基板、2・・・9層、4゜
4a・・・第1 1層層、4..4p・・・ダイオード
電極層、5,5.−・・第2 AI!層、8−n+層、
9・・・p+層、11・・・フィールド酸化膜、12・
・・パッシベーション層、14・・・pn接合部、15
・・・薄膜抵抗層、16・・・抵抗電極層。 代理人 弁理士  内 原  晋 第3図

Claims (1)

    【特許請求の範囲】
  1. 表面が絶縁膜で覆われた半導体基板の上層に形成される
    金属配線層及び層間絶縁膜を有する多層配線構造素子の
    エレクトロマイグレーションの加速寿命、試験をする試
    験用半導体素子において、前記半導体基板あるいは前記
    金属配線層の近傍の絶縁層に温度測定用素子を設けたこ
    とを特徴とする試験用半導体素子。
JP24505288A 1988-09-28 1988-09-28 試験用半導体素子 Pending JPH0290646A (ja)

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