KR100331843B1 - 반도체 소자의 금속 배선 테스트 패턴 - Google Patents
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Abstract
본 발명은 온도 변화에 따른 오차를 없애 금속 배선의 특성 평가를 효율적으로 할 수 있도록한 반도체 소자의 금속 배선 테스트 패턴에 관한 것으로,금속 배선 테스트에 사용되는 테스트 라인과,상기 테스트 라인 양단에 연결되어 금속 배선 테스트시에 전류를 인가하는 전류 인가 패드와,상기 전류 인가 패드와 상기 테스트 라인을 연결하는 연결단과,상기 테스트 라인의 양단에 연결되어 상기 테스트 라인의 전압을 센싱하는 전압 센서 패턴과,상기 테스트 라인상에 형성된 제 1 열방출막과,상기 전류 인가 패드상에 형성되고 상기 제 1 열방출막보다 열방출 효율이 떨어지는 제 2 열방출막과,상기 연결단 주변에 형성되고 상기 제 1, 제 2 열방출막의 열방출 효율 범위내에의 효율을 갖는 제 3 열방출막을 포함하여 구성된다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 금속 배선의 특성 평가를 효율적으로 할 수 있도록한 반도체 소자의 금속 배선 테스트 패턴에 관한 것이다.
반도체 소자의 금속 배선에서 일렉트로마이그레이션(Electromigration:EM)을 일으키는 주요 인자로는 전류,온도,온도 변화(Temperature Gradient),전류 변화(Current Gradient)등이 있다.
그러나 현재, 반도체 소자의 금속 배선의 특성(수명)평가시에는 전류,온도 등의 발생 인자만을 고려하여 평가가 이루어지고 있다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 금속 배선 테스트 패턴에 관하여 설명하면 다음과 같다.
도 1a와 도 1b는 종래 기술의 반도체 소자의 금속 배선 테스트 패턴의 레이 아웃도이다.
도 1a는 JEDEC 테스트 패턴을 나타낸 것으로, 전류 인가 패드(1)와 테스트 라인(2)의 연결 영역(3)을 그 너비가 변화되게(테스트 라인 방향으로 갈수록 너비가 좁아지도록)구성하여 테스트시에 발생하는 온도와 전류의 변화(Gradient)성분을 최대한 줄일 수 있도록한 것으로, 테스트 라인(2)의 끝단에 전압 센싱 영역(4)이 있다.
이와 같은 구조를 갖는 JEDEC 테스트 패턴을 이용한 금속 배선의 일렉트로마이그레이션 평가는 전류 인가 패드(1)에 전류를 인가한후 테스트 라인(2) 양단의 전압 센싱 영역(4)의 전압을 측정한다.
이와 같은 JEDEC 테스트 패턴은 테스트시의 온도 변화를 막기 위하여 연결 영역(3)을 경사지게 구성하였으나, 주울 히팅(Joulheating)에 의한 온도 변화(Temperature Gradient)를 완전히 막지는 못한다.
그리고 이와 같은 JEDEC 테스트 패턴은 전류 인가 패드(1)와 테스트 라인(2)을 연결하는 연결 영역(3)을 온도 변화를 막기위하여 경사지게(테스트 라인 방향으로 갈수록 너비가 좁아지도록) 구성하였으나, 상대적으로 테스트 라인(2)에 비해 연결 영역(3)의 선폭이 넓어 일렉트로마이그레이션이 발생할 가능성이 있다.
그리고 도 1b는 Liold 테스트 패턴을 나타낸 것으로,전류 인가 패드(1)와 테스트 라인(2)의 연결 영역(3)을 그 전체 너비가 변화되고(테스트 라인 방향으로 갈수록 너비가 좁아지도록)구성하여 테스트시에 발생하는 온도와 전류의 변화(Gradient)성분을 최대한 줄일 수 있도록한 것으로, 테스트 라인(2)의 끝단에 전압 센싱 영역(4)이 있다. 이때, 상기 연결 영역(3)이 여러 갈래의 좁은 라인이 연결되는 형태로 구성된다.
이와 같은 구조를 갖는 Lioyd 테스트 패턴을 이용한 금속 배선의 일렉트로마이그레이션 평가는 전류 인가 패드(1)에 전류를 인가한후 테스트 라인(2) 양단의 전압 센싱 영역(4)의 전압을 측정한다.
이와 같은 Lioyd 테스트 패턴은 전류 인가 패드(1)와 테스트 라인(2)의 연결 영역(3)을 그 전체 너비가 변화되고 여러 갈래의 좁은 라인 형태를 갖도록 구성하여 테스트시의 온도 변화,전류 변화 등을 최대한 줄일 수 있도록하여 JEDEC 테스트 패턴의 단점을 보완할 수 있도록한 것이다.
이와 같은 종래 기술의 테스트 패턴들은 금속 배선 테스트시에 온도 및 전류의 변화를 적절하게 막지 못하고, 특히 주울 히팅에 의한 온도 변화를 억제하지 못하여 금속 배선의 정확한 테스트가 이루어지지 않는 문제점이 있다.
본 발명은 상기와 같은 종래 기술의 금속 패키지레벨 테스트 패턴의 문제점을 해결하기 위한 것으로, 금속 배선의 특성 평가를 효율적으로 할 수 있도록한 반도체 소자의 금속 배선 테스트 패턴을 제공하는데 그 목적이 있다.
도 1a와 도 1b는 종래 기술의 반도체 소자의 금속 배선 테스트 패턴의 레이 아웃도
도 2는 본 발명의 반도체 소자의 금속 배선 테스트 패턴의 레이 아웃도
도 3은 본 발명의 반도체 소자의 금속 배선 테스트 패턴의 구조 단면도
도 4는 본 발명의 다른 반도체 소자의 금속 배선 테스트 패턴의 구조 단면도
도면의 주요부분에 대한 부호의 설명
21. 전류 인가 패드 22. 테스트 라인
23. 연결 영역 24. 전압 센싱 영역
25. 반도체 기판 26. 산화막층
27. 열 방출 산화막
금속 배선의 특성 평가를 효율적으로 할 수 있도록한 본 발명의 반도체 소자의 금속 배선 테스트 패턴은 금속 배선 테스트에 사용되는 테스트 라인과,상기 테스트 라인 양단에 연결되어 금속 배선 테스트시에 전류를 인가하는 전류 인가 패드와,상기 전류 인가 패드와 상기 테스트 라인을 연결하는 연결단과,상기 테스트 라인의 양단에 연결되어 상기 테스트 라인의 전압을 센싱하는 전압 센서 패턴과,상기 테스트 라인상에 형성된 제 1 열방출막과,상기 전류 인가 패드상에 형성되고 상기 제 1 열방출막보다 열방출 효율이 떨어지는 제 2 열방출막과,상기 연결단 주변에 형성되고 상기 제 1, 제 2 열방출막의 열방출 효율 범위내에의 효율을 갖는 제 3 열방출막을 포함하여 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 금속 배선 테스트 패턴에 관하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 반도체 소자의 금속 배선 테스트 패턴의 레이 아웃도이고,도 3은 본 발명의 반도체 소자의 금속 배선 테스트 패턴의 구조 단면도이다.
본 발명은 테스트 패턴에 인접하는 산화막의 두께에 따른 열 손실(Thermal Dissipation)특성을 이용하여 금속 배선 테스트시에 발생하는 주울 히팅에 의한 온도 상승이 평가에 영향을 주지 않도록 배제시킨 것이다.
산화막의 두께와 열손실은 반비례한다는 열손실 특성에 관해서는 HARRY A. SCHAFFT(MEMBER,IEEE)의 “Thermal Analysis of Electromigration Test Structures”의 논문에서 그 내용을 알 수 있다.(IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.ED-34, NO. 3, MARCH 1987)
본 발명의 반도체 소자의 금속 배선 테스트 패턴의 구성은 먼저, 금속 배선 테스트에 사용되는 테스트 라인(22)과, 상기 테스트 라인의 양단에 연결되어 금속 배선 테스트시에 전류를 인가하는 전류 인가 패드(21)와, 그 전체 너비가 변화되고 여러 갈래의 좁은 라인 형태를 갖도록 구성되어 테스트 라인(22)과 상기 전류 인가 패드(21)를 연결하는 연결 영역(23)과, 상기 테스트 라인(22)의 양 끝단에 구성되는 전압 센싱 영역(24)으로 구성된다.
이때, 상기와 같은 EM 평가용 테스트 패턴은 반도체 기판(25)상의 산화막층(26)상에 형성되는데, 본 발명은 이 산화막층(26)의 두께를 선택적으로 다르게 한 것이다.
즉, 주울 히팅에 의한 온도 상승에 따른 보상이 필요한 부분의 산화막을 다른 부분 보다 더 두껍게 형성하고 테스트 패턴을 형성한 것이다.
이와 같이 테스트 라인(22)의 온도 상승에 따른 보상이 필요한 부분은 전류 인가 패드(21)부분으로 상기의 산화막층(26)이 전류 인가 패드(21)영역에서 두껍게 형성되고 테스트 라인(22)영역에서는 그보다 얇게 형성된다.
이때, 상기 연결 영역(23)에서의 산화막층(26)은 전류 인가 패드(21)부분에서 테스트 라인(22)방향으로 완만한 경사를 갖고 구성된다.
그리고 상기 연결 영역(23)의 너비는 전류 인가 패드(21)에서 테스트 라인(22)으로 갈수록 좁게 형성되고 일정 선폭을 갖는 여러 갈래 형태로 구성된다.
그리고 상기 두꺼운 산화막층(26)에 의한 온도 보상이 정확하게 이루어졌는지를 확인하기 위하여 전류 인가 패드 영역에 온도 측정용 메탈 라인(도면에 도시하지 않음)을 더 구성하는 것도 가능하다.
이와 같이, 온도 측정용 메탈 라인을 더 구성할 경우에는 온도 보상시에 온도 측정용 메탈 라인의 저항 변화분을 측정하여 전류 인가 패드(21)의 온도 보상 상태를 정확하게 알아낼 수 있게된다.
그리고 도 4는 본 발명의 반도체 소자의 다른 금속 배선 테스트 패턴의 구조를 나타낸 것으로 그 구성은 다음과 같다.
본 발명의 반도체 소자의 다른 금속 배선 테스트 패턴의 구성은 먼저, 금속 배선 테스트에 사용되는 테스트 라인(22)과, 상기 테스트 라인의 양단에 연결되어 금속 배선 테스트시에 전류를 인가하는 전류 인가 패드(21)와, 그 전체 너비가 변화되고 여러 갈래의 좁은 라인 형태를 갖도록 구성되어 테스트 라인(22)과 상기 전류 인가 패드(21)를 연결하는 연결 영역(23)과, 상기 테스트 라인(22)의 양 끝단에 구성되는 전압 센싱 영역(24)과, 상기 테스트 라인(22)상에 형성되어 테스트시에 발생하는 주울 히팅에 의한 열을 방출하는 열 방출 산화막(27)으로 구성된다.
이때, 상기와 같은 EM 평가용 테스트 패턴은 반도체 기판(25)상의 산화막층(26)상에 형성되고 그 테스트 패턴상에 다시 주울 히팅에 의한 열을 방출시키기 위한 열 방출 산화막(27)을 구성하여 주울 히팅에 의한 온도 상승에 따른 보상을 한것이다.
이때의 온도 보상은 열 발생이 일어나지 않는 부분의 온도를 높이는 것이 아니라 온도 상승이 일어난 부분의 열을 방출시켜 금속 배선 테스트시에 온도 변화에 의한 부정확성을 없앤 것이다.
이와 같이 테스트시에 온도 상승에 따른 열 방출이 필요한 부분은 테스트 라인(22)으로 테스트 라인(22)상에 열 방출 산화막(27)이 형성된다.
상기 열방출 산화막(27)은 제 1,2,3 열방출 산화막으로 이루어지는데, 각각 제 1 두께를 갖는 산화막,상기 제 1 두께보다 두꺼운 제 2 두께를 갖는 산화막 그리고 상기 제 1,2 두께 사이에서 가변하는 두께를 갖는 산화막으로 이루어진다.
이는 산화막의 두께와 열손실은 반비례하므로 제 1 열방출 산화막이 제일 얇다면 제 2 열방출 산화막의 열방출 효율은 제 1 열방출 산화막의 열방출 효율보다 떨어지는 것을 나타내는 것이다.
이와 같은 본 발명의 금속 패키지레벨 테스트 패턴은 테스트시의 주울 히팅(Joulheating)에 의한 온도 변화(Temperature Gradient)를 완전히 막아 금속 배선의 EM 평가가 정확하게 이루어지도록한다.
이와 같은 본 발명의 반도체 소자의 금속 배선 테스트 패턴은 테스트 패턴에 인접하는 산화막의 열 손실 특성을 적절하게 이용하여 부분적인 온도 보상 또는 열 방출로 온도 변화에 의한 금속 평가의 부정확성을 막아 실제 양산에서의 금속 배선의 평가가 정확하게 이루어지도록하는 효과가 있다.
Claims (3)
- 금속 배선 테스트에 사용되는 테스트 라인과,상기 테스트 라인 양단에 연결되어 금속 배선 테스트시에 전류를 인가하는 전류 인가 패드와,상기 전류 인가 패드와 상기 테스트 라인을 연결하는 연결단과,상기 테스트 라인의 양단에 연결되어 상기 테스트 라인의 전압을 센싱하는 전압 센서 패턴과,상기 테스트 라인상에 형성된 제 1 열방출막과,상기 전류 인가 패드상에 형성되고 상기 제 1 열방출막보다 열방출 효율이 떨어지는 제 2 열방출막과,상기 연결단 주변에 형성되고 상기 제 1, 제 2 열방출막의 열방출 효율 범위내에의 효율을 갖는 제 3 열방출막을 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 금속 배선 테스트 패턴.
- 제 1 항에 있어서, 상기 제 1,제 2,제 3 열방출막은 각각 제 1 두께를 갖는 산화막,상기 제 1 두께보다 두꺼운 제 2 두께를 갖는 산화막 그리고 상기 제 1, 제 2 두께 사이에서 가변하는 두께를 갖는 산화막인 것을 특징으로 하는 반도체 소자의 금속 배선 테스트 패턴.
- 제 1 항에 있어서, 상기 제 1, 제 2, 제 3 열방출막은 각각 상기 테스트 라인,전류 인가 패드 그리고 연결단에서 일정하게 상부 또는 하부중에 한방향에 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 테스트 패턴.
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| KR1019980003064A KR100331843B1 (ko) | 1998-02-04 | 1998-02-04 | 반도체 소자의 금속 배선 테스트 패턴 |
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|---|---|---|---|---|
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1998
- 1998-02-04 KR KR1019980003064A patent/KR100331843B1/ko not_active IP Right Cessation
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| JPH0766201A (ja) * | 1993-08-27 | 1995-03-10 | Matsushita Electric Ind Co Ltd | 配線のエレクトロマイグレーション寿命試験用半導体装置及びその製造方法、並びにその試験方法 |
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