JP2974068B1 - エレクトロマイグレーション試験用半導体素子 - Google Patents
エレクトロマイグレーション試験用半導体素子Info
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Abstract
【要約】
【課題】 エレクトロマイグレーション信頼性試験にお
ける配線の温度勾配を低減すると共に、ボイドの発生箇
所の特定を容易にする。 【解決手段】 ストレス電流印加用パッドから１，７ス
トレス電流を印加した際に、被試験配線層から発生する
熱がストレス電流印加用パッド１，７、両端抵抗測定用
パッド２，６および放熱兼抵抗測定用パッド３，４，
５，８，９，１０から放熱される。これによって、従
来、被試験配線層の両端のストレス電流印加用パッドの
みで発生していた温度勾配が軽減される。ストレス電流
印加中もしくは印加後に各放熱兼抵抗測定用パッド間の
抵抗値を測定することにより、被試験配線層の抵抗変動
を部分的に調査することが可能となる。ボイドの発生し
た箇所は抵抗値が増大するため、ボイド発生箇所の特定
が容易になる。
ける配線の温度勾配を低減すると共に、ボイドの発生箇
所の特定を容易にする。 【解決手段】 ストレス電流印加用パッドから１，７ス
トレス電流を印加した際に、被試験配線層から発生する
熱がストレス電流印加用パッド１，７、両端抵抗測定用
パッド２，６および放熱兼抵抗測定用パッド３，４，
５，８，９，１０から放熱される。これによって、従
来、被試験配線層の両端のストレス電流印加用パッドの
みで発生していた温度勾配が軽減される。ストレス電流
印加中もしくは印加後に各放熱兼抵抗測定用パッド間の
抵抗値を測定することにより、被試験配線層の抵抗変動
を部分的に調査することが可能となる。ボイドの発生し
た箇所は抵抗値が増大するため、ボイド発生箇所の特定
が容易になる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩの配線のエ
レクトロマイグレーションによる抵抗の変化の評価を、
温度勾配の少ない状態で、かつ部分的に評価することの
出来るエレクトロマイグレーション試験用半導体素子に
関する。
レクトロマイグレーションによる抵抗の変化の評価を、
温度勾配の少ない状態で、かつ部分的に評価することの
出来るエレクトロマイグレーション試験用半導体素子に
関する。
【０００２】
【従来の技術】近年のＬＳＩにおいては、配線幅の微細
化に伴う電流密度の増大、高集積化による消費電力の増
大が要因となり、配線のエレクトロマイグレーションに
よる配線寿命の低下が大きな問題となっている。エレク
トロマイグレーションとは、配線に電流を流すことによ
って、配線を構成しているＡｌ（アルミニウム）の原子
が電子の流れる方向に移動した結果、ボイド（空孔）が
発生したり、ヒロック（隆起）やウィスカ（ひげ状の成
長）が発生する現象である。実際のＬＳＩではこの現象
により、配線の局所的な抵抗増加、配線間のショートな
どが発生し、ＬＳＩが誤動作することになる。
化に伴う電流密度の増大、高集積化による消費電力の増
大が要因となり、配線のエレクトロマイグレーションに
よる配線寿命の低下が大きな問題となっている。エレク
トロマイグレーションとは、配線に電流を流すことによ
って、配線を構成しているＡｌ（アルミニウム）の原子
が電子の流れる方向に移動した結果、ボイド（空孔）が
発生したり、ヒロック（隆起）やウィスカ（ひげ状の成
長）が発生する現象である。実際のＬＳＩではこの現象
により、配線の局所的な抵抗増加、配線間のショートな
どが発生し、ＬＳＩが誤動作することになる。
【０００３】したがって、信頼性の高いＬＳＩを製造す
るにためは、配線寿命を把握し、適切な設計を行う必要
がある。そのために、エレクトロマイグレーションによ
る配線抵抗の変化を観測する加速試験が実施されてい
る。この加速試験は、実際の配線構造を模したエレクト
ロマイグレーション試験用半導体素子（以下、単に試験
用半導体素子という）に対して、電流ストレスと温度ス
トレスを与えた状態で抵抗変動を計測することによって
行われる。図５に従来の試験用半導体素子の構造の一例
を示す。この図の（ａ）は平面図であり、（ｂ）は
（ａ）におけるＸ−Ｘ断面図である。同図に示されるよ
うに、基板２０１上に層間絶縁膜２０２を介して配線層
２０３を形成し、その両端にパッド２０４を形成する。
試験用半導体素子は、実際のデバイスの設計で用いられ
る構造である、様々な配線幅・配線層間電極形状を模し
て設計・製造される。その際、出来るだけ製品と同等の
長さと配置を持つ構造にする必要がある。これは、配線
長を長くすると配線中に不具合や欠陥を取り込む確率が
上がることに関係している。また、スルーホール間の配
線では、スルーホール間の距離が一定の範囲内において
はスルーホール間の距離が短くなるほど寿命が長くなる
ことが知られている。そこで、スルーホール間の配線で
は寿命が長さに依存しなくなる配線長を採用することが
多い。
るにためは、配線寿命を把握し、適切な設計を行う必要
がある。そのために、エレクトロマイグレーションによ
る配線抵抗の変化を観測する加速試験が実施されてい
る。この加速試験は、実際の配線構造を模したエレクト
ロマイグレーション試験用半導体素子（以下、単に試験
用半導体素子という）に対して、電流ストレスと温度ス
トレスを与えた状態で抵抗変動を計測することによって
行われる。図５に従来の試験用半導体素子の構造の一例
を示す。この図の（ａ）は平面図であり、（ｂ）は
（ａ）におけるＸ−Ｘ断面図である。同図に示されるよ
うに、基板２０１上に層間絶縁膜２０２を介して配線層
２０３を形成し、その両端にパッド２０４を形成する。
試験用半導体素子は、実際のデバイスの設計で用いられ
る構造である、様々な配線幅・配線層間電極形状を模し
て設計・製造される。その際、出来るだけ製品と同等の
長さと配置を持つ構造にする必要がある。これは、配線
長を長くすると配線中に不具合や欠陥を取り込む確率が
上がることに関係している。また、スルーホール間の配
線では、スルーホール間の距離が一定の範囲内において
はスルーホール間の距離が短くなるほど寿命が長くなる
ことが知られている。そこで、スルーホール間の配線で
は寿命が長さに依存しなくなる配線長を採用することが
多い。
【０００４】図５に示した試験用半導体素子における加
速試験は、配線層２０３の両端に形成されたパッド２０
４間に高電流密度の試験電流（以下、ストレス電流とい
う）を印加すると共に、試験用半導体素子の両端間抵抗
を測定することによって行われる。そして、ある一定時
間毎に抵抗値を測定し、その抵抗値があらかじめ設定し
た基準値に達した時点を故障時間とする。
速試験は、配線層２０３の両端に形成されたパッド２０
４間に高電流密度の試験電流（以下、ストレス電流とい
う）を印加すると共に、試験用半導体素子の両端間抵抗
を測定することによって行われる。そして、ある一定時
間毎に抵抗値を測定し、その抵抗値があらかじめ設定し
た基準値に達した時点を故障時間とする。
【０００５】
【発明が解決しようとする課題】前述した従来の試験用
半導体素子における加速試験の第１の問題点は、配線の
自己発熱による温度勾配が配線内部で生じ、エレクトロ
マイグレーションの発生箇所に偏りを生じる可能性があ
ることである。その理由は、パッド間にストレス電流を
流すと配線が発熱するが、配線の両端に設けられたパッ
ド（ボンディングまたは針立て用）は大面積であるた
め、配線で発生する熱のシンクとなる。この結果、パッ
ド近傍では温度が低下するためである。
半導体素子における加速試験の第１の問題点は、配線の
自己発熱による温度勾配が配線内部で生じ、エレクトロ
マイグレーションの発生箇所に偏りを生じる可能性があ
ることである。その理由は、パッド間にストレス電流を
流すと配線が発熱するが、配線の両端に設けられたパッ
ド（ボンディングまたは針立て用）は大面積であるた
め、配線で発生する熱のシンクとなる。この結果、パッ
ド近傍では温度が低下するためである。
【０００６】第２の問題点は、微細配線や微細スルーホ
ールチェーンの評価においては、エレクトロマイグレー
ションによって発生したボイドの位置を特定することが
困難であることである。すなわち、エレクトロマイグレ
ーションによるボイドの発生状態を知るには、集束イオ
ンビーム装置等による断面出し、層間絶縁膜をエッチン
グによって除去した上での走査型電子顕微鏡等による観
察が必須となる。そのためには、ボイドの発生箇所を特
定することが必要となるが、立体構造をなすスルーホー
ルのチェーン構造では、金属顕微鏡等による単純な外観
観察での位置特定が困難である。したがって、本発明の
課題は上述した従来技術の問題点を解決することであっ
て、その目的は、エレクトロマイグレーション信頼性試
験における配線の温度勾配を低減することの出来るエレ
クトロマイグレーション試験用半導体素子を提供するこ
とである。また、本発明の他の目的は、ボイドの発生箇
所を容易に特定することが可能な試験用半導体素子を提
供することである。
ールチェーンの評価においては、エレクトロマイグレー
ションによって発生したボイドの位置を特定することが
困難であることである。すなわち、エレクトロマイグレ
ーションによるボイドの発生状態を知るには、集束イオ
ンビーム装置等による断面出し、層間絶縁膜をエッチン
グによって除去した上での走査型電子顕微鏡等による観
察が必須となる。そのためには、ボイドの発生箇所を特
定することが必要となるが、立体構造をなすスルーホー
ルのチェーン構造では、金属顕微鏡等による単純な外観
観察での位置特定が困難である。したがって、本発明の
課題は上述した従来技術の問題点を解決することであっ
て、その目的は、エレクトロマイグレーション信頼性試
験における配線の温度勾配を低減することの出来るエレ
クトロマイグレーション試験用半導体素子を提供するこ
とである。また、本発明の他の目的は、ボイドの発生箇
所を容易に特定することが可能な試験用半導体素子を提
供することである。
【０００７】
【課題を解決するための手段】前述した本発明の課題
は、被試験配線層と、この被試験配線層に接続された２
個のストレス電流印加用パッドと、前記被試験配線層と
は異種の金属材料で構成された、ストレス電流の電流経
路とはならない第１種のスルーホールと、前記被試験配
線層に直接接続された第１種のスルーホールを介して該
被試験配線層に接続された放熱兼抵抗測定用パッドと、
を備えることを特徴とする試験用半導体素子により解決
することができる。
は、被試験配線層と、この被試験配線層に接続された２
個のストレス電流印加用パッドと、前記被試験配線層と
は異種の金属材料で構成された、ストレス電流の電流経
路とはならない第１種のスルーホールと、前記被試験配
線層に直接接続された第１種のスルーホールを介して該
被試験配線層に接続された放熱兼抵抗測定用パッドと、
を備えることを特徴とする試験用半導体素子により解決
することができる。
【０００８】
【作用】本発明に係る試験用半導体素子では、ストレス
電流印加用パッドからストレス電流を印加した際に、被
試験配線層から発生する熱がストレス電流印加用パッド
および放熱兼抵抗測定用パッドから放熱される。これに
よって、従来、被試験配線層の両端のストレス電流印加
用パッドのみで発生していた温度勾配が軽減され、エレ
クトロマイグレーション発生箇所の位置的偏りが緩和さ
れる。
電流印加用パッドからストレス電流を印加した際に、被
試験配線層から発生する熱がストレス電流印加用パッド
および放熱兼抵抗測定用パッドから放熱される。これに
よって、従来、被試験配線層の両端のストレス電流印加
用パッドのみで発生していた温度勾配が軽減され、エレ
クトロマイグレーション発生箇所の位置的偏りが緩和さ
れる。
【０００９】また、本発明に係る試験用半導体素子で
は、放熱兼抵抗測定用パッドの設置位置を調整すること
によって温度分布を制御することが可能である。さら
に、本発明に係る試験用半導体素子では、ストレス電流
印加中もしくは印加後に各放熱兼抵抗測定用パッド間の
抵抗値を測定することにより、被試験配線層の抵抗変動
を部分的に調査することが可能となる。そして、ボイド
の発生した箇所は抵抗値が増大するため、ボイド発生箇
所の特定が容易になる。また、本発明に係る試験用半導
体素子では、被試験配線層は、ストレス電流の電流経路
とはならない放熱兼抵抗測定用パッド接続スルーホール
（第１種のスルーホール）を介してのみ放熱兼抵抗測定
用パッドおよびこれに連なる配線に接続される。これに
より、放熱兼抵抗測定用パッドおよびこれに連なる配線
が、被試験配線層で起きるエレクトロマイグレーション
に影響を与えないようにすることができ、精度の高い評
価が可能になる。
は、放熱兼抵抗測定用パッドの設置位置を調整すること
によって温度分布を制御することが可能である。さら
に、本発明に係る試験用半導体素子では、ストレス電流
印加中もしくは印加後に各放熱兼抵抗測定用パッド間の
抵抗値を測定することにより、被試験配線層の抵抗変動
を部分的に調査することが可能となる。そして、ボイド
の発生した箇所は抵抗値が増大するため、ボイド発生箇
所の特定が容易になる。また、本発明に係る試験用半導
体素子では、被試験配線層は、ストレス電流の電流経路
とはならない放熱兼抵抗測定用パッド接続スルーホール
（第１種のスルーホール）を介してのみ放熱兼抵抗測定
用パッドおよびこれに連なる配線に接続される。これに
より、放熱兼抵抗測定用パッドおよびこれに連なる配線
が、被試験配線層で起きるエレクトロマイグレーション
に影響を与えないようにすることができ、精度の高い評
価が可能になる。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。 〔第１の実施の形態〕図１は本発明による試験用半導体
素子の第１の実施の形態の平面図であり、図２はその断
面図である。
て図面を参照しながら詳細に説明する。 〔第１の実施の形態〕図１は本発明による試験用半導体
素子の第１の実施の形態の平面図であり、図２はその断
面図である。
【００１１】基板２１上に形成された層間絶縁膜２０に
は、第１アルミ配線層３６，３７，３８と、第２アルミ
配線層３１，３２，３３，３４，３５が設けられてい
る。ここで、第１アルミ配線層３６，３８と第２アルミ
配線層３１，３３，３５が被試験配線層である。第２ア
ルミ配線層３１は被試験スルーホール１１により第１ア
ルミ配線層３６に接続され、第１アルミ配線層３６は被
試験スルーホール１３により第２アルミ配線層３３に接
続され、第２アルミ配線層３３は被試験スルーホール１
５により第１アルミ配線層３８に接続され、第１アルミ
配線層３８は被試験スルーホール１７により第２アルミ
配線層３５に接続されている。また、第２アルミ配線層
３２は放熱兼抵抗測定用パッド接続スルーホール１２に
より、被試験スルーホール１１，１３間の第１アルミ配
線層３６に接続され、第１アルミ配線層３７は放熱兼抵
抗測定用パッド接続スルーホール１４により、被試験ス
ルーホール１３，１５間の第２アルミ配線層３３に接続
され、第２アルミ配線層３４は放熱兼抵抗測定用パッド
接続スルーホール１６により、被試験スルーホール１
５，１７間の第１アルミ配線層３８に接続されている。
は、第１アルミ配線層３６，３７，３８と、第２アルミ
配線層３１，３２，３３，３４，３５が設けられてい
る。ここで、第１アルミ配線層３６，３８と第２アルミ
配線層３１，３３，３５が被試験配線層である。第２ア
ルミ配線層３１は被試験スルーホール１１により第１ア
ルミ配線層３６に接続され、第１アルミ配線層３６は被
試験スルーホール１３により第２アルミ配線層３３に接
続され、第２アルミ配線層３３は被試験スルーホール１
５により第１アルミ配線層３８に接続され、第１アルミ
配線層３８は被試験スルーホール１７により第２アルミ
配線層３５に接続されている。また、第２アルミ配線層
３２は放熱兼抵抗測定用パッド接続スルーホール１２に
より、被試験スルーホール１１，１３間の第１アルミ配
線層３６に接続され、第１アルミ配線層３７は放熱兼抵
抗測定用パッド接続スルーホール１４により、被試験ス
ルーホール１３，１５間の第２アルミ配線層３３に接続
され、第２アルミ配線層３４は放熱兼抵抗測定用パッド
接続スルーホール１６により、被試験スルーホール１
５，１７間の第１アルミ配線層３８に接続されている。
【００１２】第２アルミ配線層３１には、ストレス電流
印加用パッド１と両端抵抗測定用パッド２が一体的に設
けられている。第２アルミ配線層３２には放熱兼抵抗測
定用パッド３，８が一体的に設けられている。第２アル
ミ配線層３４には放熱兼抵抗測定用パッド５，１０が一
体的に設けられている。第２のアルミ配線層３５には両
端抵抗測定用パッド６とストレス電流印加用パッド７が
一体的に設けられている。また、第１アルミ配線層３７
にはスルーホール１８，１９を介して放熱兼抵抗測定用
パッド４，９が接続されている。
印加用パッド１と両端抵抗測定用パッド２が一体的に設
けられている。第２アルミ配線層３２には放熱兼抵抗測
定用パッド３，８が一体的に設けられている。第２アル
ミ配線層３４には放熱兼抵抗測定用パッド５，１０が一
体的に設けられている。第２のアルミ配線層３５には両
端抵抗測定用パッド６とストレス電流印加用パッド７が
一体的に設けられている。また、第１アルミ配線層３７
にはスルーホール１８，１９を介して放熱兼抵抗測定用
パッド４，９が接続されている。
【００１３】つまり、この試験用半導体素子は４個の被
試験スルーホール（１１，１３，１５，１７）を備えた
チェーン構造を有している。ここで、被試験スルーホー
ルおよび放熱兼抵抗測定用パッド接続スルーホールは２
層のアルミ配線層とは異種の金属、例えばタングステン
で構成されている。なお、この被試験スルーホールは特
許請求の範囲における第２種のスルーホールに相当し、
放熱兼抵抗測定用パッド接続スルーホールは第１種のス
ルーホールに相当する。また、ここでは便宜上、第２ア
ルミ配線層の幅を第１アルミ配線層の幅よりも狭く図示
したが、実際には幅は同一である。
試験スルーホール（１１，１３，１５，１７）を備えた
チェーン構造を有している。ここで、被試験スルーホー
ルおよび放熱兼抵抗測定用パッド接続スルーホールは２
層のアルミ配線層とは異種の金属、例えばタングステン
で構成されている。なお、この被試験スルーホールは特
許請求の範囲における第２種のスルーホールに相当し、
放熱兼抵抗測定用パッド接続スルーホールは第１種のス
ルーホールに相当する。また、ここでは便宜上、第２ア
ルミ配線層の幅を第１アルミ配線層の幅よりも狭く図示
したが、実際には幅は同一である。
【００１４】ストレス電流印加用パッド１，７はストレ
ス電流を印加するためのパッドである。両端抵抗測定用
パッド２，６は、この試験用半導体素子の被試験配線層
の両端の抵抗値を測定するためのパッドである。放熱兼
抵抗測定用パッド３，４，５，８，９，１０は、ストレ
ス電流印加時に被試験配線層から発生する熱を放熱し、
かつボイドの位置を特定する際に被試験配線層の抵抗を
部分的に測定するためのパッドである。これらの放熱兼
抵抗測定用パッドは、ストレス電流の経路となる配線層
とは必ずスルーホールを介して設置する。例えば放熱兼
抵抗測定用パッド３と放熱兼抵抗測定用パッド８は、放
熱兼抵抗測定用パッド接続スルーホール１２により、被
試験スルーホール１１と被試験スルーホール１３の間の
第１アルミ配線層３６に接続されている。
ス電流を印加するためのパッドである。両端抵抗測定用
パッド２，６は、この試験用半導体素子の被試験配線層
の両端の抵抗値を測定するためのパッドである。放熱兼
抵抗測定用パッド３，４，５，８，９，１０は、ストレ
ス電流印加時に被試験配線層から発生する熱を放熱し、
かつボイドの位置を特定する際に被試験配線層の抵抗を
部分的に測定するためのパッドである。これらの放熱兼
抵抗測定用パッドは、ストレス電流の経路となる配線層
とは必ずスルーホールを介して設置する。例えば放熱兼
抵抗測定用パッド３と放熱兼抵抗測定用パッド８は、放
熱兼抵抗測定用パッド接続スルーホール１２により、被
試験スルーホール１１と被試験スルーホール１３の間の
第１アルミ配線層３６に接続されている。
【００１５】次に、以上説明した試験用半導体素子にお
ける、エレクトロマイグレーション評価方法について説
明する。まず、ストレス電流を印加する前に、試験用半
導体素子の両端の抵抗値を測定する。すなわち、両端抵
抗測定用パッド２と両端抵抗測定用パッド６の間の抵抗
値を測定する。次に、ストレス電流印加用パッド１とス
トレス電流印加用パッド７の間に電圧をかけ、ストレス
電流を流す。ストレス電流の経路は「ストレス電流印加
用パッド１」―「第２アルミ配線層３１」−「被試験ス
ルーホール１１」―「第１アルミ配線層３６」−「被試
験スルーホール１３」−「第２アルミ配線層３３」−
「被試験スルーホール１５」−「第１アルミ配線層３
８」−「被試験スルーホール１７」−「第２アルミ配線
層３５」−「ストレス電流印加用パッド７」となる。こ
の時、両端抵抗測定用パッド２，６および放熱兼抵抗測
定用パッド３，４，５，８，９，１０をオープンにする
ことによって、これらのパッドの各々とそれらに接続さ
れた放熱兼抵抗測定用パッド接続スルーホール１２，１
４，１６にはストレス電流の経路に影響を与えないよう
にしている。ただし、この時、ストレス電流の経路上の
アルミ配線層から発熱は放熱兼抵抗測定用パッド接続ス
ルーホール１２，１４，１６を介して放熱兼抵抗測定用
パッド３、４、５、８、９、１０へ放熱されるので、ス
トレス電流印加時の温度勾配が軽減される。このため、
エレクトロマイグレーションの発生箇所に偏りを生じる
という従来技術の問題点が解決される。
ける、エレクトロマイグレーション評価方法について説
明する。まず、ストレス電流を印加する前に、試験用半
導体素子の両端の抵抗値を測定する。すなわち、両端抵
抗測定用パッド２と両端抵抗測定用パッド６の間の抵抗
値を測定する。次に、ストレス電流印加用パッド１とス
トレス電流印加用パッド７の間に電圧をかけ、ストレス
電流を流す。ストレス電流の経路は「ストレス電流印加
用パッド１」―「第２アルミ配線層３１」−「被試験ス
ルーホール１１」―「第１アルミ配線層３６」−「被試
験スルーホール１３」−「第２アルミ配線層３３」−
「被試験スルーホール１５」−「第１アルミ配線層３
８」−「被試験スルーホール１７」−「第２アルミ配線
層３５」−「ストレス電流印加用パッド７」となる。こ
の時、両端抵抗測定用パッド２，６および放熱兼抵抗測
定用パッド３，４，５，８，９，１０をオープンにする
ことによって、これらのパッドの各々とそれらに接続さ
れた放熱兼抵抗測定用パッド接続スルーホール１２，１
４，１６にはストレス電流の経路に影響を与えないよう
にしている。ただし、この時、ストレス電流の経路上の
アルミ配線層から発熱は放熱兼抵抗測定用パッド接続ス
ルーホール１２，１４，１６を介して放熱兼抵抗測定用
パッド３、４、５、８、９、１０へ放熱されるので、ス
トレス電流印加時の温度勾配が軽減される。このため、
エレクトロマイグレーションの発生箇所に偏りを生じる
という従来技術の問題点が解決される。
【００１６】以上のようにしてストレス電流を所定の時
間印加した後、再び両端抵抗測定用パッド２，６の間の
抵抗値を測定する。以後、所定時間のストレス電流印加
と両端抵抗測定を交互に繰り返す。そして、両端抵抗測
定用パッド２，６の間の抵抗値があらかじめ設定した基
準値に達した時点を故障時間とする。両端抵抗測定用パ
ッド２，６の間の抵抗値があらかじめ設定した基準値に
達した状態、すなわちエレクトロマイグレーションの発
生が確認されたら、次にそのボイドの位置を特定する。
周知のように、タングステンのスルーホールとＡｌの配
線層の境界面ような異種物質接続界面では、ストレス電
流によって発生するＡｌの原子流が遮断されるためにボ
イドやヒロックが起こる。一方、ストレス電流が印加さ
れないスルーホールと被試験配線層との接続界面は、ス
トレス電流によるＡｌの原子流に影響を与えることはな
く、またこの界面においてボイドやヒロックが発生する
こともない。すなわち、本実施の形態の場合には、被試
験スルーホール１１，１３，１５，１７はストレス電流
の経路上に存在するため、それらと第１のアルミ配線層
３６，３８、第２のアルミ配線層３３，３５との接続界
面にはボイドやヒロックが発生するが、放熱兼抵抗測定
用パッド接続スルーホール１２，１４，１６はストレス
電流の経路上に存在しないため、第１のアルミ配線層３
６，３８、第２のアルミ配線層３３との接続界面にはボ
イドやヒロックは発生しない。
間印加した後、再び両端抵抗測定用パッド２，６の間の
抵抗値を測定する。以後、所定時間のストレス電流印加
と両端抵抗測定を交互に繰り返す。そして、両端抵抗測
定用パッド２，６の間の抵抗値があらかじめ設定した基
準値に達した時点を故障時間とする。両端抵抗測定用パ
ッド２，６の間の抵抗値があらかじめ設定した基準値に
達した状態、すなわちエレクトロマイグレーションの発
生が確認されたら、次にそのボイドの位置を特定する。
周知のように、タングステンのスルーホールとＡｌの配
線層の境界面ような異種物質接続界面では、ストレス電
流によって発生するＡｌの原子流が遮断されるためにボ
イドやヒロックが起こる。一方、ストレス電流が印加さ
れないスルーホールと被試験配線層との接続界面は、ス
トレス電流によるＡｌの原子流に影響を与えることはな
く、またこの界面においてボイドやヒロックが発生する
こともない。すなわち、本実施の形態の場合には、被試
験スルーホール１１，１３，１５，１７はストレス電流
の経路上に存在するため、それらと第１のアルミ配線層
３６，３８、第２のアルミ配線層３３，３５との接続界
面にはボイドやヒロックが発生するが、放熱兼抵抗測定
用パッド接続スルーホール１２，１４，１６はストレス
電流の経路上に存在しないため、第１のアルミ配線層３
６，３８、第２のアルミ配線層３３との接続界面にはボ
イドやヒロックは発生しない。
【００１７】したがって、試験用半導体素子に設けた両
端抵抗測定用パッド２，６および放熱兼抵抗測定用パッ
ド３，４，５，６，８，９，１０の任意の２個の間の抵
抗値を測定し、局所的な抵抗変動を把握することによ
り、ボイドの位置を特定することが可能である。例えば
放熱兼抵抗測定用パッド３と放熱兼抵抗測定用パッド４
の間に電流を印加し（このとき流れる電流はエレクトロ
マイグレーション試験用のストレス電流に比較して桁違
いに小さい）、放熱兼抵抗測定用パッド８と放熱兼抵抗
測定用パッド９の間の電位差を測定するケルビン法によ
って、放熱兼抵抗測定用パッド接続スルーホール１２と
放熱兼抵抗測定用パッド接続スルーホール１４の間の抵
抗を測定する。ストレス電流印加前後の抵抗を比較する
ことによって、エレクトロマイグレーションによるボイ
ドの発生とそれに伴う抵抗増大の有無を確認する。そし
て、抵抗が増大していた場合には、被試験スルーホール
１３と第１アルミ配線層３６または第２アルミ配線層３
３との接続界面（どちらの界面かはストレス電流の印加
方向で決まる）にボイドが発生したことが分かる。
端抵抗測定用パッド２，６および放熱兼抵抗測定用パッ
ド３，４，５，６，８，９，１０の任意の２個の間の抵
抗値を測定し、局所的な抵抗変動を把握することによ
り、ボイドの位置を特定することが可能である。例えば
放熱兼抵抗測定用パッド３と放熱兼抵抗測定用パッド４
の間に電流を印加し（このとき流れる電流はエレクトロ
マイグレーション試験用のストレス電流に比較して桁違
いに小さい）、放熱兼抵抗測定用パッド８と放熱兼抵抗
測定用パッド９の間の電位差を測定するケルビン法によ
って、放熱兼抵抗測定用パッド接続スルーホール１２と
放熱兼抵抗測定用パッド接続スルーホール１４の間の抵
抗を測定する。ストレス電流印加前後の抵抗を比較する
ことによって、エレクトロマイグレーションによるボイ
ドの発生とそれに伴う抵抗増大の有無を確認する。そし
て、抵抗が増大していた場合には、被試験スルーホール
１３と第１アルミ配線層３６または第２アルミ配線層３
３との接続界面（どちらの界面かはストレス電流の印加
方向で決まる）にボイドが発生したことが分かる。
【００１８】〔第２の実施の形態〕図３は本発明による
試験用半導体素子の第２の実施の形態の平面図であり、
図４はその断面図である。なお、図４において基板およ
び層間絶縁膜は省略した。この試験用半導体素子は第１
の実施の形態と以下の点で相違する。まず、２つのスト
レス電流印加用パッド１０１と２つの両端抵抗測定用パ
ッド１０２間に接続された被試験配線層であるアルミ配
線層が第１アルミ配線層１３１、第２アルミ配線層１３
２および第３アルミ配線層１３３からなる３層構造とな
ったことである。次に、被試験スルーホール１１１が１
２個のチェーン構造であること、およびそれに伴って放
熱兼抵抗測定用パッド１０３の数と、放熱兼抵抗測定用
パッド接続スルーホールの数も多くなっていることであ
る。なお、この試験用半導体素子の構造の詳細、エレク
トロマイグレーション試験の手順およびボイド発生箇所
の特定方法は、前述した第１の実施の形態と同様なので
説明を省略する。
試験用半導体素子の第２の実施の形態の平面図であり、
図４はその断面図である。なお、図４において基板およ
び層間絶縁膜は省略した。この試験用半導体素子は第１
の実施の形態と以下の点で相違する。まず、２つのスト
レス電流印加用パッド１０１と２つの両端抵抗測定用パ
ッド１０２間に接続された被試験配線層であるアルミ配
線層が第１アルミ配線層１３１、第２アルミ配線層１３
２および第３アルミ配線層１３３からなる３層構造とな
ったことである。次に、被試験スルーホール１１１が１
２個のチェーン構造であること、およびそれに伴って放
熱兼抵抗測定用パッド１０３の数と、放熱兼抵抗測定用
パッド接続スルーホールの数も多くなっていることであ
る。なお、この試験用半導体素子の構造の詳細、エレク
トロマイグレーション試験の手順およびボイド発生箇所
の特定方法は、前述した第１の実施の形態と同様なので
説明を省略する。
【００１９】以上、２層の被試験配線層を有する試験用
半導体素子および３層の被試験配線層を有する試験用半
導体素子について説明したが、本発明は４層以上の被試
験配線層を有する試験用半導体素子についても同様に適
用することが可能である。
半導体素子および３層の被試験配線層を有する試験用半
導体素子について説明したが、本発明は４層以上の被試
験配線層を有する試験用半導体素子についても同様に適
用することが可能である。
【００２０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、温度勾配の要因となるパッドを試験用半導体素子
の被試験配線層の端部のみでなく、その途中にも配置し
たので、エレクトロマイグレーション試験時に問題とな
る温度勾配を軽減できる。また、本発明によれば、被試
験配線層の途中に設けたパッドにより、部分的に抵抗値
を測定することができるので、エレクトロマイグレーシ
ョンによって発生するボイドによる抵抗増大箇所を容易
に特定することができる。
れば、温度勾配の要因となるパッドを試験用半導体素子
の被試験配線層の端部のみでなく、その途中にも配置し
たので、エレクトロマイグレーション試験時に問題とな
る温度勾配を軽減できる。また、本発明によれば、被試
験配線層の途中に設けたパッドにより、部分的に抵抗値
を測定することができるので、エレクトロマイグレーシ
ョンによって発生するボイドによる抵抗増大箇所を容易
に特定することができる。
【図１】 本発明による試験用半導体素子の第１の実施
の形態の平面図。
の形態の平面図。
【図２】 本発明による試験用半導体素子の第１の実施
の形態の断面図。
の形態の断面図。
【図３】 本発明による試験用半導体素子の第２の実施
の形態の平面図。
の形態の平面図。
【図４】 本発明による試験用半導体素子の第２の実施
の形態の断面図。
の形態の断面図。
【図５】 従来の試験用半導体素子の構造の一例を示す
図。
図。
１，７，１０１ ストレス電流印加用パッド ２，６，１０２ 両端抵抗測定用パッド ３，４，５，８，９，１０，１０３ 放熱兼抵抗測定用
パッド １１，１３，１５，１７，１１１ 被試験スルーホール １２，１４，１６，１８，１９，１１２ 放熱兼抵抗測
定用パッド接続スルーホール ２０，２０２ 層間絶縁膜 ２１，２０１ 基板 ３１，３２，３３，３４，３５，１３２ 第２アルミ配
線層 ３６，３７，３８，１３１ 第１アルミ配線層 １３３ 第３アルミ配線層 ２０３ 配線層 ２０４ パッド
パッド １１，１３，１５，１７，１１１ 被試験スルーホール １２，１４，１６，１８，１９，１１２ 放熱兼抵抗測
定用パッド接続スルーホール ２０，２０２ 層間絶縁膜 ２１，２０１ 基板 ３１，３２，３３，３４，３５，１３２ 第２アルミ配
線層 ３６，３７，３８，１３１ 第１アルミ配線層 １３３ 第３アルミ配線層 ２０３ 配線層 ２０４ パッド
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/66 G01R 31/28 H01L 21/768
Claims (4)
- 【請求項１】 （ａ）被試験配線層と、 （ｂ）前記被試験配線層に接続された２個のストレス電
流印加用パッドと、 （ｃ）前記被試験配線層とは異種の金属材料で構成され
た、ストレス電流の電流経路とはならない第１種のスル
ーホールと、 （ｄ）前記被試験配線層に直接接続された第１種のスル
ーホールを介して該被試験配線層に接続された放熱兼抵
抗測定用パッドと、を備えたことを特徴とするエレクト
ロマイグレーション試験用半導体素子。 - 【請求項２】 前記被試験配線層は多層であり、各層の
間が該被試験配線層とは異種の金属材料で構成された第
２種のスルーホールにより接続されていることを特徴と
する請求項１記載のエレクトロマイグレーション試験用
半導体素子。 - 【請求項３】 ２個の第２種のスルーホールの間に前記
第１種のスルーホールが配置されていることを特徴とす
る請求項２記載のエレクトロマイグレーション試験用半
導体素子。 - 【請求項４】 被試験配線層の両端の抵抗を測定するた
めのパッドをさらに備えることを特徴とする請求項１記
載のエレクトロマイグレーション試験用半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10166508A JP2974068B1 (ja) | 1998-06-15 | 1998-06-15 | エレクトロマイグレーション試験用半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10166508A JP2974068B1 (ja) | 1998-06-15 | 1998-06-15 | エレクトロマイグレーション試験用半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2974068B1 true JP2974068B1 (ja) | 1999-11-08 |
| JP2000003947A JP2000003947A (ja) | 2000-01-07 |
Family
ID=15832654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10166508A Expired - Lifetime JP2974068B1 (ja) | 1998-06-15 | 1998-06-15 | エレクトロマイグレーション試験用半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2974068B1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110133413A (zh) * | 2019-06-04 | 2019-08-16 | 北京理工大学 | 一种用于焊锡接头的电迁移测试结构 |
| CN112379245A (zh) * | 2020-11-11 | 2021-02-19 | 上海华力集成电路制造有限公司 | 金属电迁移测试结构及其测试方法 |
| CN112864131A (zh) * | 2021-01-27 | 2021-05-28 | 武汉新芯集成电路制造有限公司 | 电迁移测试结构及电迁移测试方法 |
| CN113471173A (zh) * | 2021-06-29 | 2021-10-01 | 上海华力微电子有限公司 | 测试结构及测试方法 |
| CN114152862A (zh) * | 2021-11-19 | 2022-03-08 | 北京工业大学 | 避免线性焊点电迁移过程热影响的测试组件及其制作方法 |
| CN117054857A (zh) * | 2023-10-11 | 2023-11-14 | 江苏祥和电子科技有限公司 | 车规级封装电路焊点电迁移可靠性测试方法及系统 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10108915A1 (de) * | 2001-02-23 | 2002-09-12 | Infineon Technologies Ag | Elektromigrations-Teststruktur zur Erfassung einer Zuverlässigkeit von Verdrahtungen |
| JP4611602B2 (ja) | 2002-05-29 | 2011-01-12 | ルネサスエレクトロニクス株式会社 | 配線設計方法 |
| JP5449719B2 (ja) * | 2008-08-11 | 2014-03-19 | 日本特殊陶業株式会社 | 配線基板、ｉｃ電気特性検査用配線基板、及び配線基板の製造方法 |
| TWI439704B (zh) * | 2011-04-22 | 2014-06-01 | Univ Nat Chiao Tung | 凸塊接點之電阻測量結構及包含其之封裝基板 |
| JP6930486B2 (ja) * | 2018-04-18 | 2021-09-01 | 日本電信電話株式会社 | 検査用構造および検査方法 |
| CN110620058B (zh) * | 2019-09-23 | 2022-02-11 | 上海华力微电子有限公司 | 电迁移可靠性测试结构及电迁移可靠性测试方法 |
-
1998
- 1998-06-15 JP JP10166508A patent/JP2974068B1/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110133413A (zh) * | 2019-06-04 | 2019-08-16 | 北京理工大学 | 一种用于焊锡接头的电迁移测试结构 |
| CN112379245A (zh) * | 2020-11-11 | 2021-02-19 | 上海华力集成电路制造有限公司 | 金属电迁移测试结构及其测试方法 |
| CN112379245B (zh) * | 2020-11-11 | 2023-08-11 | 上海华力集成电路制造有限公司 | 金属电迁移测试结构及其测试方法 |
| CN112864131A (zh) * | 2021-01-27 | 2021-05-28 | 武汉新芯集成电路制造有限公司 | 电迁移测试结构及电迁移测试方法 |
| CN112864131B (zh) * | 2021-01-27 | 2024-04-16 | 武汉新芯集成电路制造有限公司 | 电迁移测试结构及电迁移测试方法 |
| CN113471173A (zh) * | 2021-06-29 | 2021-10-01 | 上海华力微电子有限公司 | 测试结构及测试方法 |
| CN113471173B (zh) * | 2021-06-29 | 2024-05-03 | 上海华力微电子有限公司 | 测试结构及测试方法 |
| CN114152862A (zh) * | 2021-11-19 | 2022-03-08 | 北京工业大学 | 避免线性焊点电迁移过程热影响的测试组件及其制作方法 |
| CN114152862B (zh) * | 2021-11-19 | 2024-01-12 | 北京工业大学 | 避免线性焊点电迁移过程热影响的测试组件及其制作方法 |
| CN117054857A (zh) * | 2023-10-11 | 2023-11-14 | 江苏祥和电子科技有限公司 | 车规级封装电路焊点电迁移可靠性测试方法及系统 |
| CN117054857B (zh) * | 2023-10-11 | 2023-12-22 | 江苏祥和电子科技有限公司 | 车规级封装电路焊点电迁移可靠性测试方法及系统 |
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|---|---|
| JP2000003947A (ja) | 2000-01-07 |
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