KR102463139B1 - 켈빈 저항 테스트 구조 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 의한 켈빈 저항 테스트 구조는, 반도체 기판의 제1 레이어에 위치한 테스트 소자(test element)와, 테스트 소자와 전기적으로 연결된 제1 패드와, 테스트 소자와 전기적으로 연결된 제2 패드와, 제1 레이어에 위치하고, 테스트 소자와 전기적으로 연결된 제1 금속배선 및 제1 레이어와 상이한 제2 레이어에 위치하고, 제1 금속배선과 전기적으로 연결된 제2 금속배선을 포함한다.

Description

켈빈 저항 테스트 구조 및 그 제조 방법{KELVIN RESISTANCE TEST STRUCTURE AND METHOD OF MANUFACTURING STRUCTURE INCLUDING THE SAME}
본 발명은 켈빈 저항 테스트 구조에 관한 것으로, 특히 반도체 웨이퍼(semiconductor wafer)의 스크라이브 영역(scribe area) 상에 형성되는 켈빈 저항 테스트 구조에 관한 것이다.
일반적으로, 웨이퍼라 불리는 순수한 반도체 기판 상에서 각각 독특한 특성을 갖는 반도체 박막 공정들을 수행함으로써 웨이퍼 상에 복수 개의 집적 회로(integrated circuit, IC) 칩들이 형성된다. 제조 공정이 완료된 후, 집적 회로 칩들을 개별화하기 위해서 웨이퍼가 절단된다. 이를 위해서, 집적 회로 칩과 집적 회로 칩 사이에는 빈공간이 마련된다. 즉, 인접한 집적 회로 칩들 사이에는 절단에 필요한 빈 공간이 형성되며, 이러한 빈 공간은 스크라이브 영역이라 불린다. 그러한 스크라이브 영역에는 집적 회로 칩을 구성하는 소자들은 형성되지 않는다.
집적 회로 칩을 구성하는 각종 소자들의 전기적인 특성들을 알아보기 위해서, 측정 소자들(measuring elements) 또는 테스트 소자들(test elements)의 소정의 구조(테스트 소자 그룹(test element group, TEG)이라 불림)가 반도체 웨이퍼의 스크라이브 영역 상에 형성된다. 그 다음에, 테스트 소자 그룹이 웨이퍼 상에 형성된 집적 회로 칩들 내의 소자들이 적절하게 형성되는 지의 여부를 결정하기 위해 전기적으로 테스트 된다.
테스트 소자 그룹의 집적 회로 칩들 내에 소자들을 형성하기 위해 사용되는 공정과 동일한 공정을 이용하여 형성되기 때문에, 테스트 소자 그룹의 전기적인 특성들(electric properties)을 측정하는 것은 집적 회로 칩들 내에 형성되는 소자들의 전기적인 특성들을 측정하는 것과 같은 것이다. 따라서, 집적 회로 칩들의 특성들은 테스트 소자 그룹을 테스트함으로써 정확하게 추론될 수 있다.
본 발명의 실시예는 한정된 스크라이브 영역에서 패드 숫자를 동일하게 유지하면서 더 많은 소자들을 테스트 할 수 있는 켈빈 저항 테스트 구조를 제공함을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명의 실시예에 따른 켈빈 저항 테스트 구조는, 반도체 기판의 제1 레이어에 위치한 테스트 소자(test element)와; 상기 테스트 소자와 전기적으로 연결된 제1 패드와; 상기 테스트 소자와 전기적으로 연결된 제2 패드와; 상기 제1 레이어에 위치하고, 상기 테스트 소자와 전기적으로 연결된 제1 금속배선과; 상기 제1 레이어와 상이한 제2 레이어에 위치하고, 상기 제1 금속배선과 전기적으로 연결된 제2 금속배선을 포함한다.
상기 켈빈 저항 테스트 구조는, 상기 제1 레이어에 위치하고, 상기 테스트 소자와 전기적으로 연결된 제3 금속배선와; 상기 제1 레이어와 상이한 제3 레이어에 위치하고, 상기 제3 금속배선과 전기적으로 연결된 제4 금속배선을 더 포함할 수 있다.
상기 제2 레이어는 상기 제3 레이어와 상이할 수 있다.
상기 켈빈 저항 테스트 구조는, 상기 제2 금속배선과 전기적으로 연결되어, 상기 테스트 소자로 유입되는 전류를 받아들이는 제3 패드와; 상기 제4 금속배선과 전기적으로 연결되어, 상기 테스트 소자로부터 상기 전류를 유출시키는 제4 패드를 더 포함할 수 있다.
상기 제3 패드, 상기 제2 금속배선 및 상기 제1 금속배선을 통해 상기 테스트 소자로 전류가 유입되고, 상기 제3 금속배선, 상기 제4 금속배선 및 상기 제4 패드를 통해 상기 테스트 소자로부터 전류가 유출된다.
상기 제1 금속배선은 비아(via)를 통해 상기 제2 금속배선과 연결되고, 상기 제3 금속배선은 비아를 통해 상기 제4 금속배선과 연결된다.
상기 테스트 구조는 스크라이브(scribe) 영역에 위치한다.
상기 스크라이브 영역은 인접한 반도체 소자들의 적어도 일부 사이에 위치하고, 상기 반도체 소자와 상기 테스트 소자는 동일한 제조 공정에 따라 형성되는 레이어를 포함한다.
상기 레이어는 금속(metal)을 포함한다.
상기 켈빈 저항 테스트 구조는 켈빈(Kelvin) 구조이다.
상기 켈빈 저항 테스트 구조에서 패드의 수와 테스트 소자의 수의 비는 2*n+2 : n 이다.
본 발명의 실시예에 따른 반도체 기판은, 제1 반도체 소자 영역과; 제2 반도체 소자 영역과; 상기 제1 반도체 소자 영역과 상기 제2 반도체 소자 영역 사이에 위치한, 켈빈 저항 테스트 구조를 포함하는 스크라이브 영역을 포함하되, 상기 켈빈 저항 테스트 구조는, 반도체 기판의 제1 레이어에 위치한 제1 테스트 소자와; 상기 제1 테스트 소자와 전기적으로 연결된 제1 패드와; 상기 제1 테스트 소자와 전기적으로 연결된 제2 패드와; 상기 제1 레이어에 위치하고, 상기 제1 테스트 소자와 전기적으로 연결된 제1 금속배선과; 상기 제1 레이어와 상이한 제2 레이어에 위치한 제2 테스트 소자와; 상기 제2 레이어에 위치하고, 상기 제2 테스트 소자 및 상기 제1 금속배선과 전기적으로 연결된 제2 금속배선과; 상기 제1 금속배선과 상기 제2 금속배선을 연결하는 비아(via)를 포함한다.
상기 반도체 기판에서 패드의 수와 상기 제1 테스트 소자 및 상기 제2 테스트 소자를 포함하는 테스트 소자 수의 비는 2*n+2 : n 이다.
본 발명의 실시예에 따른 반도체 소자 제조 방법은, 서로 인접한 반도체 소자들을 형성하는 단계와; 상기 반도체 소자들 사이에 테스트 구조를 형성하는 단계를 포함하되, 상기 테스트 구조를 형성하는 단계는, 반도체 기판의 제1 레이어에 위치한 테스트 소자를 형성하고; 상기 테스트 소자와 전기적으로 연결된 제1 패드를 형성하고; 상기 테스트 소자와 전기적으로 연결된 제2 패드를 형성하고; 상기 제1 레이어에 위치하고, 상기 테스트 소자와 전기적으로 연결된 제1 금속배선을 형성하고; 상기 제1 레이어와 상이한 제2 레이어에 위치하고, 상기 제1 금속배선과 전기적으로 연결된 제2 금속배선을 형성하고; 상기 제1 레이어에 위치하고, 상기 테스트 소자와 전기적으로 연결된 제3 금속배선을 형성하고; 상기 제1 레이어와 상이한 제3 레이어에 위치하고, 상기 제3 금속배선과 전기적으로 연결된 제4 금속배선을 형성하는 단계를 포함한다.
상기 테스트 구조는 켈빈(Kelvin) 구조이다.
상기 반도체 소자 제조 방법에서 패드의 수와 테스트 소자 수의 비는 2*n+2 : n 이다.
상기 테스트 구조는, 상기 제2 금속배선과 전기적으로 연결되어, 상기 테스트 소자로 유입되는 전류를 받아들이는 제3 패드와; 상기 제4 금속배선과 전기적으로 연결되어, 상기 테스트 소자로부터 상기 전류를 유출시키는 제4 패드를 더 포함하고, 상기 제2 레이어는 상기 제3 레이어와 상이할 수 있다.
상기 제1 금속배선은 비아(via)를 통해 상기 제2 금속배선과 연결되고, 상기 제3 금속배선은 비아를 통해 상기 제4 금속배선과 연결된다.
상기 테스트 소자는 상기 반도체 소자들의 전도성(conductive) 레이어와 동시에 형성된다.
상기 테스트 소자의 저항은, 상기 제1 패드와 상기 제2 패드 사이의 전압의 차와, 상기 제1 금속배선과 상기 제3 금속배선을 통해 흐르는 전류를 사용하여 산출한다.
이와 같은 본 발명의 실시예에 의하면, 금속 켈빈 저항 테스트 패턴에서 각 테스트 소자에 켈빈 저항 테스트를 위해 사용되는 패드의 수를 3개에서 2개로 줄임으로써, 한정된 스크라이브 영역에서 패드 모듈 또는 패드 갯수의 증가 없이 더 많은 수의 소자들을 테스트 할 수 있다.
도 1은 본 발명의 실시예에 따른 테스트 구조를 포함하는 반도체 기판을 개략적으로 나타낸 도면.
도 2a는 본 발명의 실시예에 따른 테스트 구조의 테스트 소자를 개략적으로 나타낸 도면.
도 2b는 켈빈 구조를 나타낸 회로도.
도 3은 켈빈 저항 테스트 구조의 회로도.
도 4는 도 3에 도시된 켈빈 저항 테스트 구조의 평면도.
도 5는 도 4에 도시된 켈빈 저항 테스트 구조의 단면도.
도 6은 본 발명의 실시예에 따른 켈빈 저항 테스트 구조의 평면도.
도 7은 본 발명의 실시예에 따른 켈빈 저항 테스트 구조의 회로도.
도 8은 본 발명의 실시예에 따른 도 7에 도시된 켈빈 저항 테스트 구조의 평면도.
도 9는 본 발명의 실시예에 따른 도 8에 도시된 켈빈 저항 테스트 구조의 단면도.
도 10은 본 발명의 실시예에 따른 테스트 구조를 포함하는 반도체 기판의 제조 방법을 나타내는 순서도.
위 발명의 배경이 되는 기술 란에 기재된 내용은 오직 본 발명의 기술적 사상에 대한 배경 기술의 이해를 돕기 위한 것이며, 따라서 그것은 본 발명의 기술 분야의 당업자에게 알려진 선행 기술에 해당하는 내용으로 이해될 수 없다.
아래의 서술에서, 설명의 목적으로, 다양한 실시예들의 이해를 돕기 위해 많은 구체적인 세부 내용들이 제시된다. 그러나, 다양한 실시예들이 이러한 구체적인 세부 내용들 없이 또는 하나 이상의 동등한 방식으로 실시될 수 있다는 것은 명백하다. 다른 예시들에서, 잘 알려진 구조들과 장치들은 장치는 다양한 실시예들을 불필요하게 이해하기 어렵게 하는 것을 피하기 위해 블록도로 표시된다.
도면에서, 레이어들, 필름들, 패널들, 영역들 등의 크기 또는 상대적인 크기는 명확한 설명을 위해 과장될 수 있다. 또한, 동일한 참조 번호는 동일한 구성 요소를 나타낸다.
명세서 전체에서, 어떤 소자 또는 레이어가 다른 소자 또는 레이어와 "연결되어 있다"고 서술되어 있으면, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 소자나 레이어를 사이에 두고 간접적으로 연결되어 있는 경우도 포함한다. 그러나, 만약 어떤 부분이 다른 부분과 "직접적으로 연결되어 있다"고 서술되어 있으면, 이는 해당 부분과 다른 부분 사이에 다른 소자가 없음을 의미할 것이다. "X, Y, 및 Z 중 적어도 어느 하나", 그리고 "X, Y, 및 Z로 구성된 그룹으로부터 선택된 적어도 어느 하나"는 X 하나, Y 하나, Z 하나, 또는 X, Y, 및 Z 중 둘 또는 그 이상의 어떤 조합 (예를 들면, XYZ, XYY, YZ, ZZ) 으로 이해될 것이다. 여기에서, "및/또는"은 해당 구성들 중 하나 또는 그 이상의 모든 조합을 포함한다.
여기에서, 첫번째, 두번째 등과 같은 용어가 다양한 소자들, 요소들, 지역들, 레이어들, 및/또는 섹션들을 설명하기 위해 사용될 수 있지만, 이러한 소자들, 요소들, 지역들, 레이어들, 및/또는 섹션들은 이러한 용어들에 한정되지 않는다. 이러한 용어들은 하나의 소자, 요소, 지역, 레이어, 및/또는 섹션을 다른 소자, 요소, 지역, 레이어, 및 또는 섹션과 구별하기 위해 사용된다. 따라서, 일 실시예에서의 첫번째 소자, 요소, 지역, 레이어, 및/또는 섹션은 다른 실시예에서 두번째 소자, 요소, 지역, 레이어, 및/또는 섹션이라 칭할 수 있다.
"아래", "위" 등과 같은 공간적으로 상대적인 용어가 설명의 목적으로 사용될 수 있으며, 그렇게 함으로써 도면에서 도시된 대로 하나의 소자 또는 특징과 다른 소자(들) 또는 특징(들)과의 관계를 설명한다. 이는 도면 상에서 하나의 구성 요소의 다른 구성 요소에 대한 관계를 나타내는 데에 사용될 뿐, 절대적인 위치를 의미하는 것은 아니다. 예를 들어, 도면에 도시된 장치가 뒤집히면, 다른 소자들 또는 특징들의 "아래"에 위치하는 것으로 묘사된 소자들은 다른 소자들 또는 특징들의 "위"의 방향에 위치한다. 따라서, 일 실시예에서 "아래" 라는 용어는 위와 아래의 양방향을 포함할 수 있다. 뿐만 아니라, 장치는 그 외의 다른 방향일 수 있다 (예를 들어, 90도 회전된 혹은 다른 방향에서), 그리고, 여기에서 사용되는 그런 공간적으로 상대적인 용어들은 그에 따라 해석된다.
여기에서 사용된 용어는 특정한 실시예들을 설명하는 목적이고 제한하기 위한 목적이 아니다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함한다" 고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 다른 정의가 없는 한, 여기에 사용된 용어들은 본 발명이 속하는 분야에서 통상적인 지식을 가진 자에게 일반적으로 이해되는 것과 같은 의미를 갖는다.
도 1은 본 발명의 실시예에 따른 테스트 구조를 포함하는 반도체 기판을 개략적으로 나타낸 도면이다.
도 1을 참조하면, 반도체 기판(1)은 반도체 칩(또는 소자)을 제조하기 위한 웨이퍼(wafer)일 수 있다. 반도체 기판(1)은 스크라이브 영역(4)에 의해 구별되는 반도체 칩 영역(2)을 포함한다. 반도체 기판(1)은 반도체 칩 영역(2) 내 반도체 칩을 생성하기 위한 과정의 일부로, 반도체 기판(1)으로부터 반도체 칩을 분리하기 위한 스크라이브 영역(4)을 따라 절단될 수 있다. 테스트 구조(6)는 적어도 관련된 반도체 칩의 일부를 형성하는 반도체 소자에 대응하는 하나 이상의 테스트 소자의 전기적 특성을 테스트하기 위해 스크라이브 영역(4)에 형성될 수 있다. 테스트 구조(6)는 하나 이상의 테스트 소자를 포함할 수 있다.
도 2a는 본 발명의 실시예에 따른 테스트 구조의 테스트 소자를 개략적으로 나타낸 도면이고, 도 2b는 켈빈 구조를 나타낸 회로도이다.
반도체 칩 영역(2) 내 형성된 반도체 칩은 다양한 레이어, 배선 등을 증착하는 것과 관련된 박막공정을 포함하는 다양한 프로세스를 통해 형성될 수 있다. 반도체 칩의 신뢰성의 향상을 위해 반도체 기판(1)에 수행된 각 프로세스(또는 그 결과)가 테스트 될 수 있다. 예를 들어, 반도체 칩 영역(2) 내 배치된 레이어, 배선 및 비아와 같은 반도체 소자의 전기적 특성은 스크라이브 영역(4) 내 테스트 소자를 동시에 배치하고 테스트 함으로써 테스트 될 수 있다.
도 2a를 참조하면, 테스트 구조(6)는 스크라이브 영역(4) 내에 형성될 수 있다. 테스트 구조(6)는 테스트 소자(410)와 테스트 소자(410)와 연결된 패드들(310, 320, 330)을 포함할 수 있다. 반도체 칩의 적어도 일부를 형성하는 반도체 소자들은 반도체 칩 영역(2) 내에 형성될 수 있다. 테스트 소자는 반도체 소자들 중 하나와 대응할 수 있다. 예를 들어, 테스트 소자(410)는 반도체 칩 영역(2) 내 위치한 가장 아래의 반도체 소자와 동일한 제조 환경(사용된 재료, 구조적 배치, 공정 테크닉 등)에 따라 형성될 수 있다. 이 경우, 테스트 소자(410)는 가장 아래의 반도체 소자의 전기적 특성과 실질적으로 동일한 전기적 특성을 가질 수 있다.
테스트 소자(410)와 연결된 패드들(310, 320, 330)은 복수개의 레이어를 포함할 수 있다. 설명의 편의를 위해, 패드들(310, 320, 330)은 3개의 레이어를 포함하는 것으로 설명된다. 각 레이어는 전도성이고, 예를 들어, 구리(Cu), 텅스텐(W), 알루미늄(AL) 및 그 합금과 같은 금속을 포함할 수 있다. 3개의 레이어 들은 두께 방향으로 실질적으로 서로 마주하도록 위치하고, 그 사이에 위치한 절연층(insulating layer, 도시되지 않음)에 의해 서로 절연될 수 있다. 예를 들어, 절연층은 실리콘 산화물 또는 실리콘 산화물의 유전율보다 낮은 유전율을 가지는 물질과 같은 유전체층(dielectric layer)을 포함할 수 있다. 실리콘 산화물의 유전율보다 낮은 유전율을 가지는 물질에는 SiOF(silicon flouroride oxide), SiOC(silicon oxycarbide), SiBN(silicon boron nitride), SiBCN(silicon boron cardon)이 있을 수 있다.
3개의 레이어는 적어도 하나 이상의 비아를 통해 서로 연결될 수 있다. 비아는 전도성 물질로 채워질 수 있고, 그에 따라, 3개의 레이어는 서로 실질적으로 동일한 전기적 특성을 가질 수 있다. 예를 들어, 3개의 레이어는 다마신(damascene) 공정, 금속 에칭 공정 등과 같은 방법으로 형성될 수 있다. 도시되지는 않았지만, 패드들(310, 320, 330)은 패드들을 각각 컨택하기 위해 사용되는 프로브 카드(probe card)의 프로브들과 연결될 수 있고, 프로브들을 이용하여 연결된 패드들(310, 320, 330)의 전기적 특성을 측정할 수 있다. 이 경우, 가장 아래의 반도체 소자의 전기적 특성은 패드들(310, 320, 330)을 통해 테스트 소자(410)의 전기적 특성을 측정함으로써 측정될 수 있다.
도 2b를 참조하면, 켈빈 구조에서, 반도체 소자와 대응하는 테스트 소자는 반도체 소자의 저항을 테스트하기 위해 4개의 패드와 연결될 수 있다. 도시되지는 않았지만, 프로브 카드(probe card)는 테스트 소자의 2개의 단과 연결된 2개의 패드를 통해 전류를 흘려보낼 수 있다. 전류 플로우(flow)로 인한 테스트 소자의 전위차는 테스트 소자의 2개의 단과 연결된 남은 2개의 패드들을 통해 측정될 수 있다. 이 경우, 테스트 소자의 저항은 측정된 전위차와 전류를 기초로 옴의 법칙에 따라 계산될 수 있다. 즉, 켈빈 구조를 이용하여 저항값을 구하기 위해서는 전압 측정을 위한 2개의 패드, 전류를 흘려보내기 위한 2개의 패드, 총 4개의 패드가 필요하다.
도 3은 켈빈 저항 테스트 구조의 회로도이다.
도 3을 참조하면, 3개의 테스트 소자들의 저항을 측정하기 위해 10개의 패드(310, 320, 330, 340, 350, 360, 370, 380, 390, 400)가 소자들에 연결된다. 3개의 테스트 소자들은 각각 적어도 반도체 칩의 일부를 형성하는 세개의 반도체 소자들과 대응할 수 있다. 즉, n개의 테스트 소자들의 저항 측정을 위해서는 3n+1개의 패드가 필요하다. 테스트 소자들과 패드간의 구체적인 연결 구조는 도 4, 도 5의 설명에서 상세하게 후술한다.
도 4는 도 3에 도시된 켈빈 저항 테스트 구조의 평면도이고, 도 5는 도 4에 도시된 켈빈 저항 테스트 구조의 단면도이다.
도 4를 참조하면, 테스트 소자들(410, 420, 430)은 그 켈빈 저항 측정을 위해 각각 4개의 패드들과 연결된다. 하나씩 살펴보면, 제1 테스트 소자(410)는 제1 패드(310), 제2 패드(320), 제3 패드(330), 제4 패드(340)와, 제2 테스트 소자(420)는 제4 패드(340), 제5 패드(350), 제6 패드(360), 제7 패드(370)와, 제3 테스트 소자(430)는 제7 패드(370), 제8 패드(380), 제9 패드(390), 제10 패드(400)와 전기적으로 연결된다. 즉, 제1 테스트 소자(410)와 제2 테스트 소자(420)의 저항 측정에 제4 패드(340)가 공통으로 사용되고, 제2 테스트 소자(420)와 제3 테스트 소자(430)의 저항 측정에 제7 패드(370)가 공통으로 사용된다.
각 패드들(310, 320, 330, 340, 350, 360, 370, 380, 390, 400)은 복수의 레이어를 포함할 수 있다. 설명의 편의를 위해, 각 패드는 3개의 레이어를 포함하는 것으로 설명된다. 도 5를 참조하면, 각 패드들(310, 320, 330, 340, 350, 360, 370, 380, 390, 400)은 3개의 레이어로 이루어져 있고, 각 레이어는 적어도 하나 이상의 비아(via)로 연결될 수 있다. 비아는 전도성 물질로 채워질 수 있고, 그에 따라 3개의 레이어는 서로 실질적으로 동일한 전기적 성격을 가질 수 있다. 또한, 제1 테스트 소자(410)는 가장 아래에 위치한 레이어, 제2 테스트 소자(420)는 중간에 위치한 레이어, 제3 테스트 소자(430)는 맨 위에 위치한 레이어에 존재한다.
제1 테스트 소자(410)의 저항을 측정하기 위해, 제1 패드(310), 제2 패드(320), 제3 패드(330), 제4 패드(340)는 가장 아래에 위치한 레이어를 통해 각각 제1 테스트 소자(410)와 전기적으로 연결될 수 있다. 제1 테스트 소자(410)에 전류가 제1 패드(310)를 통해 유입되고 제4 패드(340)를 통해 유출될 수 있고, 제1 테스트 소자(410) 양단의 전압 차는 제2 패드(320), 제3 패드(330)를 통해 측정될 수 있다.
제2 테스트 소자(420)의 저항을 측정하기 위해, 제4 패드(340), 제5 패드(350), 제6 패드(360), 제7 패드(370)는 중간에 위치한 레이어를 통해 각각 제2 테스트 소자(420)와 전기적으로 연결될 수 있다. 제2 테스트 소자(420)에 전류가 제4 패드(340)를 통해 유입되고 제7 패드(370)를 통해 유출될 수 있고, 제2 테스트 소자(420) 양단의 전압 차는 제5 패드(350), 제6 패드(360)를 통해 측정될 수 있다.
제3 테스트 소자(430)의 저항을 측정하기 위해, 제7 패드(370), 제8 패드(380), 제9 패드(390), 제10 패드(400)는 가장 위에 위치한 레이어를 통해 각각 제3 테스트 소자(430)와 전기적으로 연결될 수 있다. 제3 테스트 소자(430)에 전류가 제7 패드(370)를 통해 유입되고 제10 패드(400)를 통해 유출될 수 있고, 제3 테스트 소자(430) 양단의 전압 차는 제8 패드(380), 제9 패드(390)를 통해 측정될 수 있다.
공통으로 사용된 제4 패드(340), 제7 패드(370)는 각각의 테스트 소자와 서로 다른 레이어를 통해 연결된다. 일 예로, 제4 패드(340)는 제1 테스트 소자(410)와 가장 아래에 위치한 레이어를 통해 연결되고, 제4 패드(340)를 통해 제1 테스트 소자(410)의 저항 측정에 사용된 전류가 유출된다. 또한, 제4 패드(340)는 제2 테스트 소자(420)와 중간에 위치한 레이어를 통해 연결되어, 제2 테스트 소자(420)의 저항을 측정하기 위한 전류가 제4 패드(340)를 통해 제2 테스트 소자(420)로 유입된다. 제7 패드(370)는 제2 테스트 소자(420)와 중간에 위치한 레이어를 통해 연결되고, 제7 패드(370)를 통해 제2 테스트 소자(420)의 저항 측정에 사용된 전류가 유출된다. 또한, 제7 패드(370)는 제3 테스트 소자(430)와 가장 위에 위치한 레이어를 통해 연결되어, 제3 테스트 소자(430)의 저항을 측정하기 위한 전류가 제7 패드(340)를 통해 제3 테스트 소자(420)로 유입된다.
도 3, 도 4 및 도 5에 따르면, 켈빈 저항 테스트 구조는 n개의 테스트 소자의 저항 측정을 위해 3n+1개의 패드를 이용한다. 반도체 소자의 성능과 집적도가 높아지면서 사용되는 레이어의 수가 증가하여 많게는 10개 이상의 레이어가 사용되기 때문에. 레이어 각각에 대한 접촉 저항을 측정하려면 31개 이상의 패드가 필요하게 되어 테스트 패턴이 큰 면적을 차지하게 된다. 반도체 제조공정이 나노 공정으로 가면서 캘빈 저항을 측정하기 위한 테스트 패턴의 필요성은 높아지고 있으나, 한정된 스크라이브 영역에 켈빈 저항 테스트 패턴이 차지하는 면적이 이와 함께 증가하면 소자의 집적도를 떨어뜨린다는 단점이 있다.
본 발명의 실시예는 이와 같은 단점을 극복하는 켈빈 저항 테스트 구조로서, 각 테스트 소자에 켈빈 저항 테스트를 위해 사용되는 패드의 수를 줄임으로써, 한정된 스크라이브 영역에서 더 많은 테스트 소자의 저항을 측정할 수 있다.
도 6은 본 발명의 실시예에 따른 켈빈 저항 테스트 구조의 평면도이다.
도 6을 참조하면, 테스트 소자(610)의 저항, 온도 등의 전기적 특성을 측정하기 위한 켈빈 저항 테스트 구조(600)는, 테스트 소자(610)와, 테스트 소자 양단에 전기적으로 연결된 제1 패드(620), 제2 패드(630)를 포함할 수 있다. 켈빈 저항 테스트 구조(600)는 테스트 소자(610)가 위치한 레이어와 상이한 제1 레이어에 위치한 제3 금속배선(645)과 전기적으로 연결된 제1 금속배선(640)과, 테스트 소자(610)가 위치한 레이어와 상이한 제2 레이어에 위치한 제4 금속배선(655)와 전기적으로 연결된 제2 금속배선(650)을 더 포함할 수 있다. 제1 금속배선(640), 제2 금속배선(650), 제3 금속배선(645), 제4 금속배선(655)은 전도성이고, 예를 들어, 구리, 텅스텐, 알루미늄 및 그 합금과 같은 금속을 포함할 수 있다.
제1 금속배선(640), 제2 금속배선(650), 테스트 소자(610)는 동일한 레이어에 위치할 수 있고, 제1 패드(620)와 제2 패드(630)는 복수 개의 레이어를 포함할 수 있다. 그러나, 설명의 편의를 위해 각 패드는 3개의 레이어를 포함하는 것으로 설명된다. 본 발명의 실시예에 따르면, 제3 금속배선(645)과 제4 금속배선(655)은 테스트 소자(610)이 위치한 레이어와는 상이한, 동일한 레이어에 위치할 수 있다. 도 6에서는 제3 금속배선(645)이 제1 금속배선(640)의 아래에 위치하고, 제4 금속배선(655)이 제2 금속배선(650)의 위에 위치하는 것을 보여주지만, 제1 금속배선(640), 제2 금속배선(650), 제3 금속배선(645) 및 제4 금속배선(655)의 상대적인 배치는 달라질 수 있다. 예를 들어, 제3 금속배선(645)은 제1 금속배선(640)의 위에 위치하고, 제4 금속배선(655)은 제2 금속배선(650) 아래에 위치할 수 있다. 다른 예로, 제3 금속배선(645)과 제4 금속배선(655)은 테스트 소자(610)가 위치한 레이어와는 상이한, 동일한 레이어에 위치할 수 있다.
테스트 소자(610)에 공급되는 전류와 테스트 소자(610) 양단에 걸리는 전압차를 측정하기 위해 4개의 포트가 테스트 소자(610)와 연결될 수 있다. 이 경우, 테스트 소자(610)의 전기적 특성(예를 들어, 저항)은 측정된 전류와 전압차를 기초로 옴의 법칙을 사용하여 계산될 수 있다. 제1 패드(620)와 제2 패드(630)는 테스트 소자(610) 양단 사이의 전압차를 측정하기 위해 테스트 소자(610)와 연결될 수 있다. 전류는 제1 금속배선(640)과 제3 금속배선(645)을 통해 테스트 소자(610)에 유입될 수 있고, 제2 금속배선(650)과 제4 금속배선(655)을 통해 유출될 수 있다. 그렇지 않으면(또는 추가적으로), 전류는 제2 금속배선(650)과 제4 금속배선(655)을 통해 테스트 소자(610)에 유입될 수 있고, 제1 금속배선(640)과 제3 금속배선(645)을 통해 유출될 수 있다. 이 경우, 테스트 소자(610)의 저항은 측정된 전류와 전압차를 기초로 계산될 수 있다.
테스트 소자(610)는 집적 회로 칩을 형성하는 반도체 소자와 동일한 제조 환경(사용된 재료, 구조적 배치, 공정 테크닉 등)에 따라 형성될 수 있다. 반도체 소자는 레이어, 배선, 비아 등 집적 회로 칩의 적어도 일부를 형성하는 어떤 구성 소자도 될 수 있다. 반도체 소자(그리고 테스트 소자(610))는 전도성 물질(금속, 그래핀, 탄소나노튜브, 전도성 폴리머 등), 반도체성 물질, 및 비전도성 물질 등과 같은 다양한 재료를 포함할 수 있다.
테스트 소자(610)와 동일한 레이어에 위치한 제1 금속배선(640)과 제1 레이어에 위치한 제3 금속배선(645)은 서로 하나 이상의 비아를 통해 연결될 수 있다. 테스트 소자(610)와 동일한 레이어에 위치한 제2 금속배선(650)과 제2 레이어에 위치한 제4 금속배선(655)은 서로 하나 이상의 비아를 통해 연결될 수 있다. 비아는 서로 상이한 레이어에 위치한 금속배선들을 전기적으로 연결하기 위해 전도성 물질로 채워질 수 있다.
도 7은 본 발명의 실시예에 따른 켈빈 저항 테스트 구조의 회로도이다.
도 7을 참조하면, 3개의 테스트 소자들의 저항을 측정하기 위해 8개의 패드(710, 720, 730, 740, 750, 760, 770, 780)가 소자들에 연결된다. 즉, n개의 테스트 소자들의 저항 측정을 위해서는 2*n+2개의 패드가 필요하다. 테스트 소자들과 패드간의 구체적인 연결 구조는 도 9, 도 10의 설명에서 상세하게 후술한다.
도 8은 본 발명의 실시예에 따른 도 7에 도시된 켈빈 저항 테스트 구조의 평면도이고, 도 9는 본 발명의 실시예에 따른 도 8에 도시된 켈빈 저항 테스트 구조의 단면도이다.
도 8을 참조하면, 테스트 소자들(910, 920, 930)은 각각 전압 측정을 위해 2개의 패드들과 연결된다. 즉, 제1 테스트 소자(910)는 제2 패드(720), 제3 패드(730)와, 제2 테스트 소자(920)는 제4 패드(740), 제5 패드(750)와, 제3 테스트 소자(930)는 제6 패드(760), 제7 패드(770)와 전압 측정을 위해 전기적으로 연결되어 있다. 또한, 제1 테스트 소자(910)에는 전류의 유입을 위한 제1 패드(710)가, 제3 테스트 소자(930)에는 전류의 유출을 위한 제8 패드(780)가 전기적으로 연결된다. 제1 테스트 소자(910)와 제2 테스트 소자(920), 제2 테스트 소자(920)와 제3 테스트 소자(930)는 각각 서로 상이한 레이어에 위치한 금속배선을 통해 전기적으로 연결된다.
도 9를 참조하면, 각 패드들(710, 720, 730, 740, 750, 760, 770, 780)은 복수개의 레이어를 포함할 수 있다. 설명의 편의를 위해, 각 패드들(710, 720, 730, 740, 750, 760, 770, 780)은 3개의 레이어를 포함하는 것으로 설명된다. 3개의 레이어는 적어도 하나 이상의 비아를 통해 연결될 수 있다. 비아는 전도성 물질로 채워질 수 있고, 그에 따라, 3개의 레이어는 서로 실질적으로 동일한 전기적 특성을 가질 수 있다. 제1 테스트 소자(910)는 가장 아래에 위치한 레이어, 제2 테스트 소자(920)는 중간에 위치한 레이어, 제3 테스트 소자(930)는 맨 위에 위치한 레이어에 존재한다.
전류는 제1 패드(710)를 통해 제1 테스트 소자(910)에 유입되고, 가장 아래 레이어에 위치한 제1 금속배선(735)과 중간 레이어에 위치한 제2 금속배선(745)을 통해 제1 테스트 소자(910)로부터 제2 테스트 소자(920)로 유입된다. 전류는 중간 레이어에 위치한 제3 금속배선(755)과 맨 위 레이어에 위치한 제4 금속배선(765)을 통해 제2 테스트 소자(920)로부터 제3 테스트 소자(930)로 유입된다. 전류는 제8 패드(780)을 통해 유출될 수 있다. 제1 금속배선(735)과 제2 금속배선(745)은 적어도 하나 이상의 비아를 통해 서로 연결될 수 있고, 제3 금속배선(755)과 제4 금속배선(765)은 적어도 하나 이상의 비아를 통해 서로 연결될 수 있다. 여기에서 비아는 전도성 물질로 채워질 수 있다. 제1 금속배선(735), 제2 금속배선(745) 및 제3 금속배선(755)은 테스트 구조의 위 표면에 노출되지 않을 수 있따.
전류의 흐름에 따라 테스트 소자들(910, 920, 930) 양단에 전위차가 생기고, 제1 테스트 소자(910)는 제2 패드(820), 제3 패드(830)를 이용하여, 제2 테스트 소자(920)는 제4 패드(840), 제5 패드(850)를 이용하여, 제3 테스트 소자(930)는 제6 패드(860), 제7 패드(870)를 이용하여 전압 측정을 한다. 테스트 소자들(910, 920, 930)의 켈빈 저항은 전류와 측정된 전압을 사용하여 산출한다. 제1 금속배선(735), 제2 금속배선(745), 제3 금속배선(755) 및 제4 금속배선(765)의 상대적인 배치는 달라질 수 있다. 예를 들어, 제1 금속배선(735)과 제4 금속배선(765)은 제2 금속배선(745)과 제3 금속배선(755)이 위치하는 레이어와 상이한, 동일한 레이어에 위치할 수 있다.
도 10은 본 발명의 실시예에 따른 테스트 구조를 포함하는 반도체 기판의 제조 방법을 나타내는 순서도이다.
도 10을 참조하면, S10 단계에서, 반도체 칩 영역과 적어도 하나의 스크라이브 영역을 포함하는 반도체 기판이 준비된다. 전술한 것과 같이, 스크라이브 영역은 테스트 구조를 포함한다. S20 단계에서, 반도체 칩 제조 공정 중 일부로서 반도체 소자들이 반도체 칩 영역들에 형성된다. 반도체 칩 영역은 스크라이브 영역에 의해 서로 분리될 수 있다. S30 단계에서, 반도체 소자에 대응하는 적어도 하나의 테스트 소자를 포함하는 테스트 구조가 스크라이브 영역에 동시에 형성될 수 있다. 테스트 구조는 테스트 소자의 저항, 온도 등과 같은 전기적 특성을 측정하기 위한 켈빈 구조를 포함할 수 있다.
S40 단계에서, 반도체 소자의 형성이 완료되었는지 결정된다. 형성이 완료되지 않은 경우, 반도체 소자와 테스트 구조의 형성을 계속하기 위해 S20 단계와 S30 단계의 프로세스가 계속 된다. 형성이 완료된 경우, S50 단계에서, 테스트 구조가 테스트 소자들을 테스트 하기 위해 사용된다. 각 반도체 칩 영역을 위한 각 테스트 소자의 테스트 결과는 데이터베이스에 저장되어, 생산 라인에 개선을 위해 전달될 수 있다. S60 단계에서, 데이터베이스에 저장된 테스트 결과는 테스트 단계를 통과한/실패한 테스트 구조들에 대응하는 반도체 칩들을 스크리닝 하기 위해 검색 된다. S70 단계에서, 테스트를 통과한 테스트 구조에 대응하는 반도체 칩들은 패키징 된다. 패키징 단계는 반도체 칩들을 분리하기 위해 스크라이브 영역을 따라 반도체 기판을 절단(dicing)하는 것을 포함할 수 있다. S80 단계에서, 테스트를 통과하지 못한 테스트 구조에 대응하는 반도체 칩들은 평가(evaluation), 레이저 트리밍(trimming) 등과 같은 재작업(rework)이 더 수행되거나, 버려질 수 있다. 반도체 기판을 절단하는 것은 테스트를 통과하지 못한 테스트 구조에 대응하는 반도체 칩들을 재작업하고 난 후 수행될 수 있다. S60 단계에서, 반도체 칩들은 다양한 방법을 사용하여 테스트 될 수 있고, 그 결과들은 제조 단계의 일부로 사용될 수 있다. 반도체 칩들을 테스트하는 다양한 방법의 상세한 설명과 단계는 본 발명의 실시예의 설명을 흐리게 하는 것을 피하기 위해 생략한다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
1: 반도체 기판 2: 반도체 칩 영역
4: 스크라이브 영역 6: 테스트 구조
310, 320, 330: 패드 410: 테스트 소자
600: 켈빈 저항 테스트 구조 610: 테스트 소자
620: 제1 패드 630: 제2 패드
640: 제1 금속배선 645: 제3 금속배선
650: 제2 금속배선 655: 제4 금속배선

Claims (10)

  1. 반도체 기판의 제1 레이어에 위치한 테스트 소자(test element);
    상기 테스트 소자와 전기적으로 연결된 제1 패드;
    상기 테스트 소자와 전기적으로 연결된 제2 패드;
    상기 제1 레이어에 위치하고, 상기 테스트 소자와 전기적으로 연결된 제1 금속배선; 및
    상기 제1 레이어와 상이한 제2 레이어에 위치하고, 상기 제1 금속배선과 제1 비아를 통해 전기적으로 연결된 제2 금속배선을 포함하며,
    상기 제1 비아는 평면 상에서 상기 제1 패드 및 제2 패드와 이격되어 위치하는 켈빈 저항 테스트 구조.
  2. 제 1항에 있어서, 상기 테스트 구조는
    상기 제1 레이어에 위치하고, 상기 테스트 소자와 전기적으로 연결된 제3 금속배선; 및
    상기 제1 레이어와 상이한 제3 레이어에 위치하고, 상기 제3 금속배선과 전기적으로 연결된 제4 금속배선을 더 포함하는 것을 특징으로 하는 켈빈 저항 테스트 구조.
  3. 제 2항에 있어서, 상기 제2 레이어는 상기 제3 레이어와 상이한 것을 특징으로 하는 켈빈 저항 테스트 구조.
  4. 제 2항에 있어서, 상기 테스트 구조는
    상기 제2 금속배선과 전기적으로 연결되어, 상기 테스트 소자로 유입되는 전류를 받아들이는 제3 패드; 및
    상기 제4 금속배선과 전기적으로 연결되어, 상기 테스트 소자로부터 상기 전류를 유출시키는 제4 패드를 더 포함하는 것을 특징으로 하는 켈빈 저항 테스트 구조.
  5. 제 4항에 있어서,
    상기 제3 패드, 상기 제2 금속배선 및 상기 제1 금속배선을 통해 상기 테스트 소자로 전류가 유입되고,
    상기 제3 금속배선, 상기 제4 금속배선 및 상기 제4 패드를 통해 상기 테스트 소자로부터 전류가 유출되는 것을 특징으로 하는 켈빈 저항 테스트 구조.
  6. 제 2항에 있어서,
    상기 제3 금속배선은 제2 비아를 통해 상기 제4 금속배선과 연결되는 것을 특징으로 하는 켈빈 저항 테스트 구조.
  7. 제 1항에 있어서,
    상기 테스트 구조는 스크라이브 영역 내에 형성됨을 특징으로 하는 켈빈 저항 테스트 구조.
  8. 제 7항에 있어서,
    상기 스크라이브 영역은 인접한 반도체 소자들의 적어도 일부 사이에 위치하고,
    상기 반도체 소자와 상기 테스트 소자는 동일한 제조 공정에 따라 형성되는 레이어를 포함하는 것을 특징으로 하는 켈빈 저항 테스트 구조.
  9. 삭제
  10. 제1 반도체 소자 영역;
    제2 반도체 소자 영역; 및
    상기 제1 반도체 소자 영역과 상기 제2 반도체 소자 영역 사이에 위치한, 켈빈 저항 테스트 구조를 포함하는 스크라이브 영역을 포함하되,
    상기 켈빈 저항 테스트 구조는,
    반도체 기판의 제1 레이어에 위치한 제1 테스트 소자;
    상기 제1 테스트 소자와 전기적으로 연결된 제1 패드;
    상기 제1 테스트 소자와 전기적으로 연결된 제2 패드;
    상기 제1 레이어에 위치하고, 상기 제1 테스트 소자와 전기적으로 연결된 제1 금속배선;
    상기 제1 레이어와 상이한 제2 레이어에 위치한 제2 테스트 소자;
    상기 제2 레이어에 위치하고, 상기 제2 테스트 소자 및 상기 제1 금속배선과 전기적으로 연결된 제2 금속배선; 및
    상기 제1 금속배선과 상기 제2 금속배선을 연결하는 비아(via)를 포함하는 반도체 기판.
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