TWI418014B - Semiconductor integrated circuit - Google Patents

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TWI418014B
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Takeshi Iwamoto
Shigeki Obayashi
Masashi Arakawa
Kazushi Kono
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Renesas Electronics Corp
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Description

半導體積體電路
本發明係關於半導體積體電路之發明，尤其係關於具備熔絲之半導體積體電路者。
藉由於半導體積體電路中設置熔絲，而進行使熔絲切斷以調整電阻值、或者將不良元件置換為正常元件等補救處理。並且，作為先前補救處理中所使用之熔絲，一般使用藉由自外部照射雷射光而切斷之雷射熔絲。
然而，雷射熔絲因自外部照射雷射而切斷熔絲，故鑄模後無法進行補救處理。又，因記憶體或SOC(System On a Chip，系統晶片)中使記憶體容量大容量化，或利用SIP(System in Package，系統級封裝)，故為了提前提高良率必須於鑄模後進行補救處理。然而，因藉由自外部照射雷射而切斷雷射熔絲，故僅可於裸晶圓上進行補救處理。
因此，將如下電熔絲用於半導體積體電路中，該電熔絲當然可於晶圓上進行補救，亦可於鑄模後或現場進行補救，並通過流通電流而切斷。又，雷射熔絲藉由自外部照射雷射而切斷，因此必須具備微調專用裝置與補救處理步驟，可使用測試器在測試後立即對電熔絲進行微調，因此無須再具備微調裝置與補救處理步驟。該電熔絲記載於專利文獻1或專利文獻2中。
[專利文獻1]日本專利特開2005－39220號公報[專利文獻2]日本專利特開2005－57186號公報
將電熔絲用於半導體積體電路時，必須盡可能地使包含電熔絲的補救電路之面積最小化。尤其，為了生成電熔絲之切斷所必須的電流，則必須具有電源電路，為了盡可能地使該電源電路之面積最小化，則必須使切斷所需要的電流最小化。
又，切斷電熔絲時，會產生如下問題，即，自切斷部產生龜裂、或者切斷部之配線材料飛散而對周邊部造成污染，從而降低半導體積體電路之可靠性。
因此，本發明之目的在於提供一種使用電熔絲進行可靠性較高之補救處理的半導體積體電路。
本發明之解決手段為具備：熔絲配線，其藉由流通特定電流值以上之電流而切斷；第1電極墊，其與熔絲配線之其中一方連接；第2電極墊，其與熔絲配線之另一方連接；污染防止層，其介隔絕緣層形成於熔絲配線之上層以及下層；一對第1通孔配線，其等介隔絕緣層而形成於熔絲配線之側面，且與上述污染防止層連接並包圍熔絲配線；以及一對第2通孔配線，其等以包圍第1通孔配線值方式，相對於熔絲配線而形成於第1通孔配線之外側。
本發明之半導體積體電路具備與污染防止層連接並包圍熔絲配線之一對第1通孔配線、以及以包圍第1通孔配線之方式而形成的一對第2通孔配線，因此，當切斷電熔絲時，可防止切斷部之配線材料飛散而對周邊部造成污染，並具有提高半導體積體電路之可靠性之效果。又，藉由於本發明之半導體積體電路中配置污染防止層，而可抑制熔絲切斷時對熔絲配線之上下層所造成之影響，因此可於上述上下層進行配線，且可縮小晶片尺寸。
(實施形態1)首先，利用圖1對用於半導體積體電路之電熔絲之用途加以說明。圖1係模式性表示晶圓測試(WT)101以後之處理的圖。圖1中，藉由於晶圓測試(WT)101後進行電熔絲微調102，而可於1個步驟中完成測試與補救處理。另一方面，當係使用雷射熔絲之半導體積體電路之情形時，必須於晶圓測試(WT)101後於另一步驟進行雷射微調103，從而必須進行測試與補救處理之2個步驟。因此，藉由於半導體積體電路中使用電熔絲，而可省略1個步驟。即，藉由使電熔絲與BIST(built in self－test，內建式自我測試)組合，可內建自我修復測試且可削減測試之成本。
又，圖1中，於半導體積體電路之鑄模後所進行之最終測試(FT)104中，對良品、非良品進行選別後，若為電熔絲則可藉由位元補救處理105而使非良品良品化。即，藉由將電熔絲用於半導體積體電路可進行預燒後之補救等，從而提高生產性。
本實施形態之半導體積體電路中，使用配線熔斷型電熔絲。該電熔絲至今為止一般使用多晶矽作為熔絲配線材料，今後金屬配線之使用頻率增加，因此使用Cu、Al、Ti、Ta等作為熔絲配線材料。因此，本實施形態中，就使用Cu作為熔絲配線材料之電熔絲加以說明。再者，即使使用Cu以外之熔絲配線材料，亦可獲得與以下所述之效果相同的效果。
圖2表示本實施形態之電熔絲之立體圖，圖3表示包含本實施形態之電熔絲之半導體積體電路之剖面圖。圖2中，電源供給用電極墊2與熔絲配線1之其中一方連接，GND(ground，接地)供給用電極墊3熔絲配線1之另一方連接。為了使該電源供給用電極墊2與電源電路(未圖示)電性連接，於電源供給用電極墊2上設置有複數個電源供給用插座4。又，為了使GND供給用電極墊3與電源電路(未圖示)電性連接，於GND供給用電極墊3上設置有複數個GND供給用插座5。再者，熔絲長度為自電源供給用電極墊2至GND供給用電極墊3為止之熔絲配線1的長度。
自熔絲之構造設計觀點考慮，所必須的是設計補救率為100%、且使切斷電流為最小之熔斷型電熔絲的構造。然而，以最小切斷電流而可穩定地切斷之熔絲配線1，根據熔絲寬度、熔絲厚度以及材質等而不同。再者，圖2所示之熔絲配線1中，將熔絲寬度設為0.12 μm、熔絲厚度設為250 nm、材質設為Cu。
又，本實施形態之電熔絲中，因切斷部位總是產生於熔絲配線1之中央部，因此使電源供給用插座4之數量與GND供給用插座5之數量相同。再者，電源供給用插座4以及GND供給用插座5之各剖面積相同。藉此，向電熔絲施加電流而切斷時，因施加電流而產生之熔絲配線1之熱量均等地自電源供給用插座4以及GND供給用插座5散發，從而可於熔絲配線1之大致中央部切斷。
然而，電源供給用插座4之數量與GND供給用插座5之數量並不限於相同數量，複數個電源供給用插座4與電源供給用電極墊2之接觸剖面積之總計、及複數個GND供給用插座5與GND供給用電極墊3之接觸剖面積之總計可相同。又，於以全局(global)層約為1000 nm、半局(semiglobal)層約為350 nm、精細層約為200 nm而構成的半導體積體電路中，本實施形態之電熔絲形成於精細層。再者，本實施形態中，將精細層設為約200 nm，一般將約為300 nm~約為100 nm左右之層稱作精細層。圖3所示之剖面圖中，表示了自M1層至M5層之精細層。並且，熔絲配線1可形成於自圖3所示之M1層至M5層中任一層上，本實施形態中形成於M3層上。
圖3中於矽基板6上介隔TEOS(Tetraethyl orthosilicate，矽酸乙酯)層7形成有自M1層至M5層之配線層。並且，各配線層之間藉由SiCN層而分離，同一配線層中的各配線之間藉由SiOC而分離。又，圖3中表示了與圖2之A－A'面相對應至熔絲配線1之放大圖，該放大圖中，於Cu之熔絲配線1與絕緣膜之SiOC之間設置有位障金屬層8。該位障金屬層8由Ta或TaN而形成。
再者，為了切斷熔絲配線1，必須使熔絲配線1之材料由固體變為液體。亦即，電流流入熔絲配線1中，即使熔絲配線1自身之溫度為最低亦必須上升直至上述材料之熔點(材質為Cu時，熔點約為1100℃)為止。
其次，圖4表示電熔絲之SEM(Scanning Electron Microscope，掃描電子顯微鏡)照片。圖4中表示切斷正中間之熔絲配線1使配線材料之析出部擴展至上述切斷部附近之情形。該熔絲配線1之切斷時所產生的析出部，若產生於電源供給用電極墊2或GND供給用電極墊3之附近，則可能會導致與鄰接之其他配線短路等不良影響。因此，本實施形態之電熔絲中，使與電源供給用電極墊2連接之電源供給用插座4之數量、及與GND供給用電極墊3連接之GND供給用插座5之數量相同，且控制切斷部產生於熔絲配線1之中央部。
模擬電源供給用插座4之數量與GND供給用插座5之數量相同時、與不同時，模擬熔絲配線1所產生之熱量。其結果，可知當電源供給用插座4之數量與GND供給用插座5之數量相同時，相比於數量不相同時，熔絲配線1內達到熔點以上之部分變短，且熔點溫度以上之部分集中於熔絲配線1之中央部。
再者，本實施形態之半導體積體電路中，設置有圖5之SEM照片所示之複數個電熔絲。圖5中，電熔絲於橫方向上排列複數個，本發明並不限於此，亦可為於縱方向上排列之結構。又，圖5所示之幾個電熔絲於熔絲配線之中央部被切斷。
(實施形態2)圖6表示熔絲配線1之切斷部分之SEM照片，圖7表示熔絲配線1之切斷部分之剖面SEM照片。圖6以及圖7中，表示了當以高電流切斷熔絲配線1時，達到高溫之熔絲配線1之切斷部之Cu成分從上層氧化膜中作為Cu龜裂而析出之情形。再者，圖7中，利用FIB(Focused Ion Beam，聚焦離子束)等自熔絲配線1之切斷部切出剖面並進行SEM觀察。
圖6以及圖7所示之Cu龜裂藉由溫度或偏壓等之應力施加而伸展，可能會對半導體積體電路之可靠性造成不良影響。又，於切斷熔絲配線1時向周邊飛散之Cu，可能向熔絲之周邊擴散，從而可帶來金屬污染並導致附近之電晶體之誤動作等。
因此，本實施形態之電熔絲中，作為龜裂伸展防止對策，設置有圖8至圖10所示之龜裂伸展防止層10。該龜裂伸展防止層10如圖9或圖10所示，於熔絲配線1之上下層(圖3所示之層構造中M2層以及M4層)，以與熔絲配線1之短邊平行的方式配置有多個寬度為0.10 μm左右之配線，來作為龜裂伸展防止層10。即，龜裂伸展防止層10係於熔絲配線1之配線方向為不連續之層。又，為了使該龜裂伸展防止層10形成於配線層上而由Cu等配線材料來形成。
再者，圖8表示本實施形態之電熔絲之平面圖。並且，圖9係圖8所示之電熔絲之B－B'面之剖面圖，圖10係圖8所示之電熔絲之C－C'面之剖面圖。又，圖9以及圖10中右側所示之M1~M5之記載與圖3所示之層構造相對應。
又，本實施形態之電熔絲中，作為因熔絲配線1之Cu飛散而導致金屬污染之對策，設置有圖8至圖10所示之污染防止層11以及通孔配線12、13。該污染防止層11如圖9或圖10所示般，以板狀設置於龜裂伸展防止層10之更上層(圖3所示之層構造中M5層)以及更下層(圖3所示之層構造中M1層)。並且，以使M5層之污染防止層11與M1層之污染防止層11連接且包圍熔絲配線1之方式形成有通孔配線12。
進而，本實施形態之電熔絲中，如圖8或圖9所示，相對於熔絲配線1於通孔配線12之外側設置有通孔配線13。藉此，本實施形態之電熔絲中，於熔絲配線1之水平方向上設置有2層污染防止層。再者，通孔配線12、13係連接自M5層至M1層之配線層的配線，由Cu等配線材料而形成。
又，本實施形態之電熔絲中，通孔配線12之一端接近電源供給用電極墊2，且通孔配線13之另一端接近GND供給用電極墊3。此處，所謂通孔配線12之一端接近電源供給用電極墊2，係指於通孔配線12與電源供給用電極墊2之間介隔絕緣膜，成為以為了防止飛散之Cu之程度而接近的狀態。通孔配線13之另一端接近GND供給用電極墊3亦相同。
藉此，因熔絲配線1之切斷而飛散之Cu，若未通過通孔配線12與GND供給用電極墊3之間，未通過夾著通孔配線12與通孔配線13之部分則無法向電熔絲外飛散。即，藉由使圖8所示通孔配線12與通孔配線13為彼此不同之構造，可保證所飛散之Cu到達電熔絲外之距離，從而提高半導體積體電路之可靠性。
再者，本實施形態之電熔絲中，使通孔配線12與通孔配線13為如圖8所示之彼此不同之構造，但本發明不限於此，亦可為與圖8相反之彼此不同之構造(通孔配線13之一部分介隔絕緣膜而與電源供給用電極墊2物理性連接，且通孔配線12之一部分介隔絕緣膜而與GND供給用電極墊3物理性連接)。又，本發明中並非必須使通孔配線12與通孔配線13為彼此不同之構造，可使電源供給用電極墊2以及GND供給用電極墊3與通孔配線12、13之兩端接近，亦可不接近。
其次，龜裂伸展防止層10如圖8或圖10所示般，成為於熔絲配線1之配線方向上不連續之構造。此是為了避免於熔絲配線1之切斷時與龜裂伸展防止層10之短路而引起的補救率降低，且可防止龜裂伸展的構造。圖11表示龜裂伸展防止層10於熔絲配線1之配線方向為連續構造的情形。圖11中，切斷熔絲配線1之部分所產生的龜裂14與龜裂伸展防止層10接觸，龜裂伸展防止層10於配線方向上為連續，因此應切斷之熔絲配線1經由龜裂14以及龜裂伸展防止層10而導通。因此，龜裂伸展防止層10於熔絲配線1之配線方向上連續時，電熔絲之補救率降低。
另一方面，圖12表示與本實施形態相同，龜裂伸展防止層10於熔絲配線1之配線方向上為不連續之構造的情形。圖12中，即使切斷熔絲配線1之部分所產生的龜裂14與龜裂伸展防止層10接觸，因龜裂伸展防止層10於配線方向上為不連續，故不會經由龜裂14以及龜裂伸展防止層10而導通。因此，為圖12所示之不連續之龜裂伸展防止層10時，不會降低電熔絲之補救率，且可防止龜裂伸展。
其次，本實施形態之電熔絲如圖8以及圖10所示，龜裂伸展防止層10、污染防止層11以及通孔配線12、熔絲配線1之距離，至少空開400 nm以上(精細層時為2層以上)。藉此，本實施形態之電熔絲可避免補救率之降低。
就龜裂伸展防止層10、污染防止層11以及通孔配線12與熔絲配線1之距離加以具體說明。圖13表示於第M4層設置污染防止層11、且將與第M3層之熔絲配線1之距離設為200 nm時之電熔絲之剖面圖。圖14表示於第M2層設置污染防止層11、且將與第M3層之熔絲配線1之距離設為200 nm時之電熔絲之剖面圖。圖15表示於第M1以及第M5層設置污染防止層11、且將與第M3層之熔絲配線1之距離設為400 nm時之電熔絲之剖面圖。
並且，圖16至圖18分別表示對於圖13至圖15所示之構造之電熔絲，測定切斷處理(用以切斷而施加特定之電流值以上之電流的處理)前後之熔絲電流的結果。再者，圖16至圖18所示之結果為，圖13至圖15所示之構造之電熔絲分別存在1000個，測定對各電熔絲實施切斷處理前後之熔絲電流。因此，圖16至圖18之橫軸為1~1000之熔絲編號。
圖16所示之結果係使用圖13所示之構造之電熔絲之結果。圖16之結果中，電熔絲之切斷處理前熔絲電流以0.02 A左右流通，但於電熔絲之切斷處理後，大部分熔絲電流為1.0E－07 A或1.0E－08 A左右，為1.0E－04 A至1.0E－06 A左右中包含不均一者，為1.0E－03 A以上而包含流通切斷不良者。即，圖16之結果表示當第M4層之污染防止層11與熔絲配線1之距離為200 nm時，電熔絲之補救率降低。
同樣，圖17所示之結果係使用圖14所示之構造之電熔絲之結果。圖17之結果中，電熔絲之切斷處理前熔絲電流以0.02 A左右流通，電熔絲之切斷處理後，大部分熔絲電流為1.0E－07 A左右，當為1.0E－03 A以上則包含流通切斷不良。即，圖17所示之結果表示，第M2層之污染防止層11與熔絲配線1之距離為200 nm時，電熔絲之補救率降低。
另一方面，圖18所示之結果係使用了圖15所示之構造之電熔絲之結果。圖18之結果中，電熔絲之切斷處理前熔絲電流以0.02 A左右流通，電熔絲之切斷處理後，大部分熔絲電流為1.0E－08 A左右比較穩定。即，圖18所示之結果表示，第M1、M5層之污染防止層11與熔絲配線1之距離為400 nm時，電熔絲之補救率並未降低。
根據圖16至圖18所示之結果，若污染防止層11過於接近熔絲配線1，則熔絲配線1之切斷處理時所產生之熱量會向污染防止層11散發，切斷時熔絲配線1之溫度無法達到熔點從而產生切斷不良。因此，本實施形態之電熔絲中，為了使施加電流最小並穩定地切斷，必須保證污染防止層11與熔絲配線1之距離最低為400 nm。
自使熔絲配線1之切斷處理時所產生之熱量散發之觀點考慮，亦同樣必須保證龜裂伸展防止層10及通孔配線12、與熔絲配線1之距離最低為400 nm。藉此，本實施形態之電熔絲可避免補救率之降低。
再者，圖15等所示之配線層形成於精細層時，1層為200 nm左右，因此必須自熔絲配線1離開至少2層以上而形成龜裂伸展防止層10或污染防止層11。
又，本實施形態之電熔絲，係設置圖8所示之龜裂伸展防止層10與污染防止層11以及通孔配線12、13之構成，但本發明並不限於此，若不考慮防止因配線材料之飛散而導致之污染，則可僅設置龜裂伸展防止層10。又，本發明中，若不考慮龜裂伸展，則可僅設置污染防止層11以及通孔配線12、13。
(實施形態3)實施形態2中，作為因圖10所示熔絲配線1之Cu飛散而引起之金屬污染之對策，設置污染防止層11。該污染防止層11介隔構件20，以板狀設置於龜裂伸展防止層10之更上層(圖3所示之層構造中M5層)以及更下層(圖3所示之層構造中M1層)。
為圖10所示之構造時，為了使熔絲配線1獲得圖16至圖18所示之電熔絲之特性，前提為使熔絲配線1與龜裂伸展防止層10之間的構件20、以及龜裂伸展防止層10與污染防止層11之間之的構件20中的至少1個絕緣。再者，作為確保構件20之絕緣之方法，並不限於使構件20之材料自身使用絕緣材料之情形，亦可為於構件20與污染防止層11之間等設置絕緣膜的構成。
另一方面，本實施形態之電熔絲中，如圖19所示，於構件20間之污染防止層11上形成有切斷部21。此處，所謂構件20間之污染防止層11，係位於自圖中之右側之構件20直至左側之構件20為止的污染防止層11，且係指與作為電熔絲而發揮功能的熔絲配線1相對應之位置的污染防止層11。
圖19所示之切斷部21並不限於物理性切斷之情形，亦可電性切斷。本實施形態中，於污染防止層11設置切斷部21，藉此無須使構件20具有絕緣性，以與圖9所示之通孔配線12、13相同製程即可形成構件20。因此，本實施形態之電熔絲具有簡化製程並降低成本之特有效果。
又，圖19所示之切斷部21之構成為，分別於左右兩處設置於上層以及下層之污染防止層11上，但本發明並不限於此，可如圖20所示，於各污染防止層11上形成1處切斷部21。圖20所示之構成中，於圖中右側之上層以及下層之污染防止層11上分別設置1處切斷部21。再者，切斷部21必須設置於上層以及下層之污染防止層11上的相同位置或相同側。
1．．．熔絲配線
2．．．電源供給用電極墊
3．．．GND供給用電極墊
4．．．電源供給用插座
5．．．GND供給用插座
6．．．矽基板
7．．．TEOS層
8．．．位障金屬層
10．．．龜裂伸展防止層
11．．．污染防止層
12,13．．．通孔配線
14．．．龜裂
20．．．構件
21．．．切斷部
101．．．晶圓測試
102．．．電熔絲微調
103．．．雷射微調
104．．．最終測試
105．．．位元補救處理
圖1係說明用於半導體積體電路之電熔絲之用途的方塊圖。
圖2係本發明之實施形態1之電熔絲之立體圖。
圖3係本發明之實施形態1之半導體積體電路之剖面圖。
圖4係本發明之實施形態1之電熔絲之SEM照片。
圖5係排列有複數個本發明之實施形態1之電熔絲之SEM照片。
圖6係本發明之實施形態2之電熔絲之SEM照片。
圖7係本發明之實施形態2之電熔絲之剖面SEM照片。
圖8係本發明之實施形態2之電熔絲之平面圖。
圖9係本發明之實施形態2之電熔絲之剖面圖。
圖10係本發明之實施形態2之電熔絲之剖面圖。
圖11係說明本發明之實施形態2之電熔絲之龜裂伸展防止層與龜裂之關係的圖。
圖12係說明本發明之實施形態2之電熔絲之龜裂伸展防止層與龜裂之關係的圖。
圖13係說明本發明之實施形態2之電熔絲之污染防止層與熔絲配線之距離的圖。
圖14係說明本發明之實施形態2之電熔絲之污染防止層與熔絲配線之距離的圖。
圖15係用以說明本發明之實施形態2之電熔絲之污染防止層與熔絲配線之距離的圖。
圖16係表示本發明之實施形態2之電熔絲之切斷處理前後之熔絲電流的圖。
圖17係表示本發明之實施形態2之電熔絲之切斷處理前後之熔絲電流的圖。
圖18係表示本發明之實施形態2之電熔絲之切斷處理前後之熔絲電流的圖。
圖19係本發明之實施形態3的電熔絲之剖面圖。
圖20係本發明之實施形態3的電熔絲之剖面圖。
1．．．熔絲配線
2．．．電源供給用電極墊
3．．．GND供給用電極墊
10．．．龜裂伸展防止層
12,13．．．通孔配線

Claims (12)

  1. 一種半導體積體電路，其具備：熔絲配線，其藉由流通特定電流值以上之電流而切斷；第1電極墊，其與上述熔絲配線之其中一方連接；第2電極墊，其與上述熔絲配線之另一方連接；污染防止層，其介隔絕緣層而形成於上述熔絲配線之上層以及下層；一對第1通孔配線，其等係相對於上述熔絲配線之側面而介隔上述絕緣層地形成，且與上述污染防止層連接並平面地包圍上述熔絲配線；及一對第2通孔配線，其等以平面地包圍上述第1通孔配線之方式相對於上述熔絲配線而形成於上述第1通孔配線之外側。
  2. 如請求項1之半導體積體電路，其中上述第1通孔配線之一端接近上述第1電極墊，且上述第2通孔配線之另一端接近上述第2電極墊。
  3. 如請求項1或請求項2之半導體積體電路，其中將上述污染防止層以及上述第1通孔配線與上述熔絲配線之距離確保為400nm以上。
  4. 如請求項1或請求項2之半導體積體電路，其中於上述污染防止層與上述熔絲配線之間，至少設置2層以上之精細層。
  5. 如請求項1或請求項2之半導體積體電路，其中 進而具備複數個龜裂伸展防止層，其等形成於於上述熔絲配線與上述污染防止層之間，介隔上述絕緣層而形成於上述熔絲配線之上層以及下層，且於上述熔絲配線之配線方向上不連續地配置；上述複數個龜裂伸展防止層分別形成於與上述熔絲配線平面地重疊之位置。
  6. 如請求項1之半導體積體電路，其中進而具備：複數個第1插座，其等與上述第1電極墊電性連接；以及複數個第2插座，其等與上述第2電極墊電性連接；且上述複數個第1插座與上述第1電極墊之接觸剖面積之總計、以及上述複數個第2插座與上述第2電極墊之接觸剖面積之總計為相同。
  7. 如請求項1之半導體積體電路，其中進而具備：複數個第1插座，其等與上述第1電極墊電性連接；以及複數個第2插座，其等與上述第2電極墊電性連接；上述第1插座之剖面積與上述第2插座之剖面積相同，且上述第1插座之數量與上述第2插座之數量相同。
  8. 如請求項1之半導體積體電路，其中上述熔絲配線係形成於精細層上。
  9. 如請求項1之半導體積體電路，其中上述污染防止層於與作為電熔絲而發揮功能的熔絲配線相對應的位置上，具有至少1處被電性切斷的部分。
  10. 一種半導體積體電路，其具備： 熔絲配線，其藉由流通特定電流值以上之電流而切斷；第1電極墊，其與上述熔絲配線之其中一方連接；第2電極墊，其與上述熔絲配線之另一方連接；及複數個龜裂伸展防止層，其等介隔絕緣層而形成於上述熔絲配線之上層以及下層，且於上述熔絲配線之配線方向上不連續地配置；上述複數個龜裂伸展防止層分別形成於與上述熔絲配線平面地重疊之位置。
  11. 如請求項10之半導體積體電路，其中將上述複數個龜裂伸展防止層之各者與上述熔絲配線之距離確保為400nm以上。
  12. 如請求項10之半導體積體電路，其中於上述複數個龜裂伸展防止層之各者與上述熔絲配線之間，至少設置2層以上之精細層。
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