KR20080014601A - 반도체 집적회로 - Google Patents

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KR20080014601A
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

[과제]
본 발명은, 전기퓨즈를 이용하여, 신뢰성이 높은 구제 처리를 행할 수 있는 반도체 집적회로를 제공하는 것을 목적으로 한다.
[해결 수단]
본 발명은, 퓨즈 배선(1)과, 제1 전극 패드(2)와, 제2 전극 패드(3)와, 오염 방지층(11)과, 제1 비어 배선(via hole wiring)(12)과 제2 비어 배선(13)을 구비한다. 그리고, 퓨즈 배선(1)은, 소정의 전류치 이상을 흘림으로써 절단된다. 제1 전극 패드(2)는, 퓨즈 배선(1)의 한쪽에 접속된다. 제2 전극 패드(3)는, 퓨즈 배선(1)의 다른 한쪽에 접속된다. 오염 방지층(11)은, 절연층을 사이에 두고 퓨즈 배선(1)의 상층 및 하층에 형성된다. 한 쌍의 제1 비어 배선(12)은, 퓨즈 배선(1)의 측면에 대하여 절연층을 통해서 형성되며, 오염 방지층(11)과 접속해서 퓨즈 배선(1)을 둘러싼다. 한 쌍의 제2 비어 배선(13)은, 퓨즈 배선(1)에 대하여 제1 비어 배선(12)의 외측에, 제1 비어 배선(12)을 둘러싸도록 형성된다.
퓨즈 배선, 비어 배선, 오염 방지층

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
도 1은, 반도체 집적회로에 이용하는 전기퓨즈의 사용 용도를 설명하는 블록 도이다.
도 2는, 본 발명의 실시형태 1에 관한 전기퓨즈의 사시도이다.
도 3은, 본 발명의 실시형태 1에 관한 반도체 집적회로의 단면도이다.
도 4는, 본 발명의 실시형태 1에 관한 전기퓨즈의 SEM사진이다.
도 5는 본 발명의 실시형태 1에 관한 전기퓨즈가 복수배열한 SEM사진이다.
도 6은, 본 발명의 실시형태 2에 관한 전기퓨즈의 SEM사진이다.
도 7은, 본 발명의 실시형태 2에 관한 전기퓨즈의 단면SEM사진이다.
도 8은, 본 발명의 실시형태 2에 관한 전기퓨즈의 평면도이다.
도 9는, 본 발명의 실시형태 2에 관한 전기퓨즈의 단면도이다.
도 10은, 본 발명의 실시형태 2에 관한 전기퓨즈의 단면도이다.
도 11은, 본 발명의 실시형태 2에 관한 전기퓨즈의 크랙 신전(伸展) 방지층과 크랙 과의 관계를 설명하는 도이다.
도 12는, 본 발명의 실시형태 2에 관한 전기퓨즈의 크랙 신전 방지층과 크랙 과의 관계를 설명하는 도이다.
도 13은, 본 발명의 실시형태 2에 관한 전기퓨즈의 오염 방지층과 퓨즈 배선 과의 거리를 설명하는 도이다.
도 14는, 본 발명의 실시형태 2에 관한 전기퓨즈의 오염 방지층과 퓨즈 배선과의 거리를 설명하는 도이다.
도 15는, 본 발명의 실시형태 2에 관한 전기퓨즈의 오염 방지층과 퓨즈 배선과의 거리를 설명하는 도이다.
도 16은, 본 발명의 실시형태 2에 관한 전기퓨즈의 절단 처리 전후의 퓨즈 전류를 나타내는 도이다.
도 17은, 본 발명의 실시형태 2에 관한 전기퓨즈의 절단 처리 전후의 퓨즈 전류를 나타내는 도이다.
도 18은, 본 발명의 실시형태 2에 관한 전기퓨즈의 절단 처리 전후의 퓨즈 전류를 나타내는 도이다.
도 19는, 본 발명의 실시형태 3에 관한 전기 퓨즈의 단면도이다.
도 20은, 본 발명의 실시형태 3에 관한 전기 퓨즈의 단면도이다.
[부호의 설명]
1 퓨즈 배선
2 전원공급용 전극 패드
3 GND공급용 전극 패드
4 전원공급용 플러그
5 GND공급용 플러그
6 Si기판
7 TEOS층
8 배리어 메탈층
10 크랙 신전(伸展) 방지층
11 오염 방지층
12,13 비어 배선(via hole wiring)
14 크랙(crack)
101 웨이퍼 테스트
102 전기퓨즈 트리밍
103 레이저 트리밍
104 파이널 테스트
105 비트 구제 처리
본 발명은, 반도체 집적회로에 관한 발명이며, 특히, 퓨즈를 구비하는 반도체 집적회로에 관한 것이다.
반도체 집적회로에 있어서 퓨즈를 설치함으로써 퓨즈를 절단하여 저항의 값을 조정하거나, 불량소자를 정상소자로 바꿔 놓는 등의 구제(救濟) 처리가 행하여지고 있었다. 그리고, 종래 구제 처리에 이용되는 퓨즈로서, 외부로부터의 레이저광조사(光照射)에 의해 절단하는 레이저퓨즈가 일반적으로 이용되고 있었다.
그러나, 레이저퓨즈는, 외부로부터 레이저를 조사하여 퓨즈 절단하기 때문에, 몰드(mold) 후에 구제 처리를 하는 것은 불가능했다. 또한, 메모리나 SOC(System On a Chip)에 있어서 메모리 용량이 대용량화하고 있는 것이나 SIP(System in Package)가 이용되기 때문에, 수율을 빠른 시기에 향상시키기 위해서는 몰드 후에 구제 처리가 필요해지고 있다. 단지, 레이저퓨즈에서는 외부로부터의 레이저조사에 의해 절단되기 때문에, 베어 웨이퍼(bare wafer) 상에서만 구제 처리를 행할 수 있었다.
그 때문에, 웨이퍼 상(上)은 물론, 몰드 후나 온 사이트(on site)에서도 구제가 가능한 전류를 흘려서 절단하는 전기퓨즈가 반도체 집적회로에 이용되고 있다. 또한, 레이저퓨즈에서는 외부로부터 레이저 조사함으로써 절단하기 때문에, 트리밍 전용 장치와 구제 처리 공정이 필요했지만, 전기퓨즈에서는 테스터를 이용해서 테스트 직후에 트리밍이 가능하기 때문에, 새롭게 트리밍 장치나 구제 처리 공정이 필요 없다. 이 전기퓨즈에 대해서는, 특허문헌 1 또는 특허문헌 2에 기재되어 있다.
[특허문헌 1]
특개 2005-39220호 공보
[특허문헌 2]
특개 2005-57186호 공보
[발명이 해결하려고 하는 과제]
전기퓨즈를 반도체 집적회로에 이용할 경우, 전기퓨즈를 포함하는 구제 회로 의 면적을 될 수 있는 한 최소화 해야 한다. 특히, 전기퓨즈의 절단에 필요한 전류를 생성하기 위해서 전원회로가 필요하며, 이 전원회로의 면적을 될 수 있는 한 최소화하기 위해서는, 절단에 필요한 전류를 최소화해야 한다.
또한, 전기퓨즈를 절단했을 경우, 절단부에서 크랙이 발생하거나, 절단부의 배선 재료가 비산(飛散)해서 주변부를 오염시키고, 반도체 집적회로의 신뢰성을 저하시키는 문제가 있다.
그러므로, 본 발명은, 전기퓨즈를 이용하여, 신뢰성이 높은 구제 처리를 행할 수 있는 반도체 집적회로를 제공하는 것을 목적으로 한다.
[과제를 해결하기 위한 수단]
본 발명에 관한 해결 수단은, 소정의 전류치 이상을 흘림으로써 절단되는 퓨즈 배선과, 퓨즈 배선의 한쪽에 접속된 제1 전극 패드와, 퓨즈 배선의 다른 한쪽에 접속된 제2 전극 패드와, 절연층을 사이에 두고 퓨즈 배선의 상층 및 하층에 형성되는 오염 방지층과, 퓨즈 배선의 측면에 대하여 절연층을 사이에 두고 형성되며, 오염 방지층과 접속해서 퓨즈 배선을 둘러싸는 한 쌍의 제1 비어 배선과, 퓨즈 배선에 대하여 제1 비어 배선의 외측에, 제1 비어 배선을 둘러싸도록 형성되는 한 쌍의 제2 비어 배선을 구비한다.
[발명을 실시하기 위한 최선의 형태]
(실시형태 1)
우선, 반도체 집적회로에 이용되는 전기퓨즈의 사용 용도에 대해서, 도 1을 이용해서 설명한다. 도 1은, 웨이퍼 테스트(WT)(101) 이후의 처리를 모식적으로 나타낸 도이다. 도 1에 있어서, 웨이퍼 테스트(WT)(101) 후에 전기퓨즈 트리밍(103)을 행함으로써 하나의 공정에서, 테스트와 구제 처리를 완결시킬 수 있다. 한편, 레이저퓨즈를 이용한 반도체 집적회로의 경우, 웨이퍼 테스트(WT)(101) 후에 별도 공정인 레이저 트리밍(103)을 행할 필요가 있으며, 테스트와 구제 처리를 하는데도 두 가지 공정이 필요하게 된다. 그러므로, 반도체 집적회로에 전기퓨즈를 이용함으로써 하나의 공정을 생략할 수가 있다. 즉, 전기퓨즈와 BIST(built in self-test)를 조합시킴으로써, 셀프 리페어 테스트(self repair test)를 구축하는 것이 가능해져 테스트의 비용을 삭감할 수 있다.
또한, 도 1에서는, 반도체 집적회로의 몰드 후에 행하여지는 파이널 테스트(FT)(104)로 양품, 불량품을 선별했을 경우, 전기퓨즈이면 비트 구제 처리(105)에 의해 불량품을 양품화 할 수가 있다. 즉, 전기퓨즈를 반도체 집적회로에 이용함으로써 번인(burn-in) 후의 구제 등이 가능해지고, 생산성이 향상된다.
본 실시형태에 관한 반도체 집적회로에서는, 배선 용단형(配線 溶斷型) 전기퓨즈를 이용하고 있다. 이 전기퓨즈는, 지금까지 퓨즈 배선 재료로서 일반적으로 폴리 실리콘을 이용하고 있었지만, 금후 메탈 배선의 사용 빈도가 늘어 갈 것이므로, 퓨즈 배선 재료로서 Cu, Al, Ti, Ta 등이 이용되게 된다. 그러므로, 본 실시형태에서는, 퓨즈 배선 재료로서 Cu를 이용한 전기퓨즈에 대해서 설명한다. 또, Cu 이외의 퓨즈 배선 재료를 이용해도, 이하에서 설명하는 효과로 동등한 효과를 얻을 수 있다.
도 2에, 본 실시형태에 관한 전기퓨즈의 사시도를, 도 3에, 본 실시형태에 관한 전기퓨즈를 포함하는 반도체 집적회로의 단면도를 각각 나타낸다. 도 2에서는, 퓨즈 배선(1)의 한쪽에 전원공급용 전극 패드(2)가 접속되며, 다른 한쪽에 GND공급용 전극 패드(3)가 접속되어 있다. 이 전원공급용 전극 패드(2)와 전원 회로(도시하지 않음)를 전기적으로 접속하기 위해서, 전원 공급용 전극 패드(2)에는 복수의 전원 공급용 플러그(4)가 설치되어 있다. 또한, GND공급용 전극 패드(3)와 전원 회로(도시하지 않음)를 전기적으로 접속하기 위해서, GND공급용 전극 패드(3)에는 복수의 GND공급용 플러그(5)가 설치되어 있다. 또, 퓨즈 길이는, 전원 공급용 전극 패드(2)로부터 GND공급용 전극 패드(3)까지의 퓨즈 배선(1)의 길이다.
퓨즈 구조설계의 관점으로부터 필요한 것은 구제율(救濟率) 100%로, 또한 절단 전류를 최소로 하는 용단형 전기퓨즈의 구조를 설계하는 것이다. 그러나, 최소절단 전류에서 안정적으로 절단할 수 있는 퓨즈 배선(1)은, 퓨즈 폭, 퓨즈 두께 및 재질 등에 따라 다르다. 또, 도 2에 나타내는 퓨즈 배선(1)에서는, 퓨즈 폭을 0.12㎛, 퓨즈 두께를 250nm, 재질을 Cu로 설정했다.
또한, 본 실시형태에 관한 전기퓨즈에서는, 절단 개소를 항상 퓨즈 배선(1)의 중앙부에서 발생시키기 위해서, 전원 공급용 플러그(4)의 수(數)와 GND공급용 플러그(5)의 수를 같게 하고 있다. 또, 전원 공급용 플러그(4) 및 GND공급용 플러그(5) 개개의 단면적은 동일하다. 이로 인해, 전기퓨즈에 전류를 인가해서 절단할 경우, 전류의 인가로 생기는 퓨즈 배선(1)의 열이 전원 공급용 플러그(4) 및 GND공 급용 플러그(5)로부터 균등하게 빠져나가며, 퓨즈 배선(1)의 대략 중앙부에서 절단할 수 있다.
단지, 전원 공급용 플러그(4)의 수와 GND공급용 플러그(5)의 수는, 반드시 같은 수에 한정되지 않고, 복수의 전원 공급용 플러그(4)의 전원공급용 전극 패드(2)과의 접촉 단면적의 합계가, 복수의 GND공급용 플러그(5)의 GND공급용 전극 패드(3)와의 접촉 단면적의 합계와 같으면 된다.
또한, 글로벌층이 약 1000nm, 세미 글로벌층이 약 350nm, 파인층이 약 200nm로 구성되는 반도체 집적회로에 있어서, 본 실시형태에 관한 전기퓨즈는, 파인층에 형성된다. 또, 본 실시형태에서는, 파인층을 약200nm로 하고 있지만, 일반적으로는 약 300nm ∼ 약 100nm 정도의 층을 파인층이라 한다. 도 3에 나타내는 단면도에서는, M1층으로부터 M5층에 달하는 파인층이 도시되어 있다. 그리고, 퓨즈 배선(1)은, 도 3에 나타내는 M1층으로부터 M5층의 어느 층에 형성해도 좋지만, 본 실시형태에서는 M3층에 형성하고 있다.
도 3에서는, Si기판(6) 상에, TEOS층(7)을 통해서 M1층으로부터 M5층까지의 배선층이 형성되어 있다. 그리고, 각 배선층 사이는 SiCN층으로 분리되며, 동일 배선층에 있어서의 각 배선 사이는 SiOC로 분리되어 있다. 또한, 도 3에서는, 도 2의 A-A'면에 대응하는 퓨즈 배선(1)의 확대도가 도시되어 있으며, 이 확대도에서는, Cu의 퓨즈 배선(1)과, 절연막의 SiOC와의 사이에 배리어 메탈층(8)을 설치하고 있다. 이 배리어 메탈층(8)은, Ta 또는 TaN으로 형성되어 있다.
또, 퓨즈 배선(1)을 절단하기 위해서는, 퓨즈 배선(1)의 재료를 고체에서부 터 액체로 변화시킬 필요가 있다. 즉, 퓨즈 배선(1)에 전류를 흘리고, 퓨즈 배선(1) 자체 온도를, 아무리 낮아도 해당 재료의 융점(재질이 Cu의 경우, 융점은 약 1100℃)까지 상승시킬 필요가 있다.
다음으로, 전기퓨즈의 SEM(Scanning Electron Microscope)사진을 도 4에 나타낸다. 도 4에서는, 한가운데의 퓨즈 배선(1)이 절단되어, 해당 절단부 근방에 배선 재료의 석출부(析出部)가 퍼져 있는 모양이 나타내져 있다. 이 퓨즈 배선(1)의 절단시에 발생하는 석출부가, 전원 공급용 전극 패드(2)나 GND공급용 전극 패드(3)의 근방에서 발생하면, 인접하는 다른 배선과 쇼트(단락(短絡))하는 등의 악영향을 생기게 할 우려가 있다. 그러므로, 본 실시형태에 관한 전기퓨즈에서는, 전원 공급용 전극 패드(2)에 접속하는 전원 공급용 플러그(4)의 개수와, GND공급용 전극 패드(3)에 접속하는 GND공급용 플러그(5)의 개수를 같게 하여, 절단부가 퓨즈 배선(1)의 중앙부에서 생기도록 컨트롤하고 있다.
전원 공급용 플러그(4)의 개수와 GND공급용 플러그(5)의 개수를 같게 했을 경우와, 다르게 했을 경우로, 퓨즈 배선(1)에 생기는 열을 시뮬레이션한다. 그 결과, 전원 공급용 플러그(4)의 개수와 GND공급용 플러그(5)의 개수를 같게 했을 경우는, 다르게 했을 경우에 비해서 퓨즈 배선(1) 내로 융점 이상에 달하는 부분이 짧아지며, 또한 퓨즈 배선(1)의 중앙부에 융점온도 이상의 부분이 집중하는 것을 알았다.
또, 본 실시형태에 관한 반도체 집적회로에서는, 도 5의 SEM사진에 나타낸 바와 같이 복수의 전기퓨즈가 설치되어 있다. 도 5에서는, 전기퓨즈가 가로방향으 로 복수 나열되어 있지만, 본 발명은 이것에 한정되지 않고, 세로방향으로 나열되는 구성이어도 좋다. 또한, 도 5에 나타낸 전기퓨즈의 몇 개는, 퓨즈 배선의 중앙부에서 절단되어 있다.
(실시형태 2)
도 6에, 퓨즈 배선(1) 절단 부분의 SEM사진을, 도 7에, 퓨즈 배선(1) 절단 부분의 단면 SEM사진을 각각 나타낸다. 도 6 및 도 7에서는, 퓨즈 배선(1)을 고전류로 절단했을 때, 고온이 된 퓨즈 배선(1) 절단부의 Cu성분이 상층 산화막에 Cu크랙으로서 석출되고 있는 상황을 나타내고 있다. 또, 도 7에서는, FIB(Focused Ion Beam)등으로, 퓨즈 배선(1)의 절단부에서 단면을 잘라내어 SEM관찰을 행하고 있다.
도 6 및 도 7에 나타낸 Cu크랙은, 온도나 바이어스 등의 스트레스 인가에 의해 신전(伸展)하고, 반도체 집적회로의 신뢰성에 악영향을 미치게 할 우려가 있다.또한, 퓨즈 배선(1)의 절단시에 주변에 비산한 Cu는, 퓨즈의 주변으로 확산하고, 금속오염을 초래하여 근방의 트랜지스터 오동작 등을 일으킬 가능성이 있다.
그러므로, 본 실시형태에 관한 전기퓨즈에서는, 크랙 신전(伸展) 방지 대책으로서 도 8 내지 도 10에 나타낸 크랙 신전 방지층(10)을 설치하고 있다. 이 크랙 신전 방지층(10)은, 도 9 또는 도 10에 도시한 바와 같이, 퓨즈 배선(1)의 상하층(도 3에 나타낸 층 구조에서는 M2층 및 M4층)에 크랙 신전 방지층(10)으로서 폭 0.10㎛정도의 배선을 퓨즈 배선(1)의 단변(短邊)에 대하여 평행으로 다수 배치하고 있다.즉, 크랙 신전 방지층(10)은, 퓨즈 배선(1)의 배선 방향에 대하여 불연속층을 형성하고 있다. 또한, 이 크랙 신전 방지층(10)은, 배선층에 형성되기 때문에 Cu등 의 배선 재료로 형성된다.
또, 도 8은, 본 실시형태에 관한 전기퓨즈의 평면도를 나타내고 있다. 그리고, 도 8에 나타내는 전기퓨즈의 B-B'면에서의 단면도가 도 9이며, 도 8에 나타낸 전기퓨즈의 C-C'면에서의 단면도가 도 10이다. 또한, 도 9 및 도 10의 우측에 나타낸 M1∼M5의 기재는, 도 3에 나타낸 층구조와 대응하고 있다.
또한, 본 실시형태에 관한 전기퓨즈에서는, 퓨즈 배선(1)의 Cu비산(飛散)에 의한 금속오염 대책으로서, 도 8 내지 도10에 나타낸 오염 방지층(11) 및 비어 배선 (12,13)을 설치하고 있다. 이 오염 방지층(11)은, 도 9 또는 도 10에 도시한 바와 같이, 크랙 신전 방지층(10)의 더욱 상층(도 3에 나타내는 층구조에서는 M5층) 및 더욱 하층(도 3에 나타내는 층구조에서는 M1층)에 판모양으로 설치되어 있다. 그리고, M5층의 오염 방지층(11)과 M1층의 오염 방지층(11)을 잇고, 또한 퓨즈 배선(1)을 둘러싸도록 비어 배선(12)이 형성되어 있다.
더군다나, 본 실시형태에 관한 전기퓨즈에서는, 도 8 또는 도 9에 나타낸 바와 같이, 퓨즈 배선(1)에 대하여 비어 배선(12)의 외측에 비어 배선(13)을 설치하고 있다. 이로 인해, 본 실시형태에 관한 전기퓨즈에서는, 퓨즈 배선(1)의 수평방향에 대하여 2중 오염 방지층을 설치한 것이 된다. 또, 비어 배선(12,13)은, M5층으로부터 M1층에 달하는 배선층을 잇는 배선이며, Cu등의 배선 재료로 형성되어 있다.
또한, 본 실시형태에 관한 전기퓨즈에서는, 비어 배선(12)의 일단(一端)이 전원공급용 전극 패드(2)에 근접하고, 또한 비어 배선(13)의 타단(他端)이 GND공급 용 전극 패드(3)에 근접하고 있다. 여기에서, 비어 배선(12)의 일단이 전원공급용 전극 패드(2)에 근접한다는 것은, 비어 배선(12)과 전원공급용 전극 패드(2) 간에 절연막을 사이에 두고 있지만, 비산한 Cu를 막을 수 있는 정도로 접근하고 있는 상태를 말한다. 비어 배선(13)의 타단이 GND공급용 전극 패드(3)에 근접하는 것도 마찬가지이다.
이로 인해, 퓨즈 배선(1)의 절단에 의해 비산한 Cu는, 비어 배선(12)과 GND공급용 전극 패드(3)의 사이를 통하여, 비어 배선(12)과 비어 배선(13)으로 끼워진 부분을 통과하지 않으면 전기퓨즈 밖으로 나갈 수 없어진다. 즉, 도 8에 나타낸 바와 같이 비어 배선(12)과 비어 배선(13)을 엇갈림 구조로 함으로써 비산한 Cu가 전기퓨즈에 이르기까지의 거리를 확보하여, 반도체집적회로의 신뢰성을 높이고 있다.
또, 본 실시형태에 관한 전기퓨즈에서는, 비어 배선(12)과 비어 배선(13)이 도 8과 같은 엇갈림 구조를 취한다고 했지만, 본 발명은 이것에 한정되지 않고, 도 8과는 반대 엇갈림 구조(비어 배선(13)의 일부가 절연막을 통해서 전원공급용 전극 패드(2)에 물리적으로 접하고, 또한 비어 배선(12)의 일부가 절연막을 통해서 GND공급용 전극 패드(3)에 물리적으로 접한다)여도 좋다. 또한, 본 발명에서는 반드시 비어 배선(12)과 비어 배선(13)이 엇갈림 구조가 될 필요는 없고, 전원공급용 전극 패드(2) 및 GND공급용 전극 패드(3)에 비어 배선(12,13)의 양단에 근접하고 있어도 좋고, 근접하지 않고 있어도 좋다.
다음으로, 크랙 신전 방지층(10)은, 도 8이나 도 10에 나타낸 바와 같이 퓨즈 배선(1)의 배선 방향에 불연속 구조로 되어 있다. 이것은, 퓨즈 배선(1)의 절단 시에, 크랙 신전 방지층(10)과의 단락에 의한 구제율 저하를 회피하고, 크랙 신전을 방지할 수 있는 구조로 하기 위해서다. 도 11에, 크랙 신전 방지층(10)이 퓨즈 배선(1)의 배선 방향에 연속한 구조의 경우를 나타내고 있다. 도 11에서는, 퓨즈 배선(1)을 절단한 부분에 생긴 크랙(14)이 크랙 신전 방지층(10)에 접하면, 크랙 신전 방지층(10)이 배선 방향에 연속하고 있으므로 절단했을 퓨즈 배선(1)이 크랙(14) 및 크랙 신전 방지층(10)을 통해서 도통하게 된다. 그러므로, 크랙 신전 방지층(10)이 퓨즈 배선(1)의 배선 방향으로 연속한 경우, 전기퓨즈의 구제율이 저하하게 된다.
한편, 도 12에, 본 실시형태와 같이 크랙 신전 방지층(10)이 퓨즈 배선(1)의 배선 방향에 불연속 구조인 경우를 나타내고 있다. 도 12에서는, 퓨즈 배선(1)을 절단한 부분에 생긴 크랙(14)이 크랙 신전 방지층(10)에 접해도, 크랙 신전 방지층 (10)이 배선 방향에 불연속이므로 크랙(14) 및 크랙 신전 방지층(10)을 통해서 도통하는 일은 없다. 따라서, 도 12에 나타내는 불연속 크랙 신전 방지층(10)의 경우는, 전기퓨즈의 구제율이 저하하는 일 없이, 크랙 신전을 방지할 수 있다.
다음으로, 본 실시형태에 관한 전기퓨즈는, 도 8 및 도 10에 나타낸 바와 같이, 크랙 신전 방지층(10), 오염 방지층(11) 및 비어 배선(12)과 퓨즈 배선(1)의 거리는, 적어도 400nm 이상(파인층의 경우는 2층 이상) 간격을 두고 있다. 이로 인해, 본 실시형태에 관한 전기퓨즈는, 구제율의 저하를 회피할 수가 있다.
크랙 신전 방지층(10), 오염 방지층(11) 및 비어 배선(12)과, 퓨즈 배선(1)과의 거리에 대해서 구체적으로 설명한다. 도 13은, M4층에 오염 방지층(11)을 설 치하고, M3층 퓨즈 배선(1)과의 거리가 200nm 라고 했을 경우의 전기퓨즈 단면도를 나타내고 있다. 도 14는, M2층에 오염 방지층(11)을 설치하고, M3층 퓨즈 배선(1)과의 거리가 200nm 라고 했을 경우의 전기퓨즈의 단면도를 나타내고 있다. 도 15는, M1 및 M5층에 오염 방지층(11)을 설치하고, M3층 퓨즈 배선(1)과의 거리가 400nm 라고 했을 경우의 전기퓨즈 단면도를 나타내고 있다.
그리고, 도 13 내지 도 15에 나타낸 구조의 전기퓨즈에 대하여, 절단 처리(절단을 위해 소정의 전류치 이상의 전류를 인가하는 처리)전후의 퓨즈 전류를 측정한 결과를 도 16 내지 도 18에 각각 나타낸다. 또, 도 16 내지 도 18에 나타내는 결과는, 도 13 내지 도 15에 나타낸 구조의 전기퓨즈가 각각 1000개 존재하며, 각각의 전기퓨즈에 대하여 절단 처리 전후의 퓨즈 전류를 측정하고 있다. 그러므로, 도 16 내지 도 18의 가로축(橫軸)은, 1∼1000까지의 퓨즈 번호로 되어 있다.
도 16에 나타낸 결과는, 도 13에 나타내는 구조의 전기퓨즈를 이용한 결과이다. 도 16의 결과에서는, 전기퓨즈의 절단 처리 전(前) 퓨즈 전류는 0.02A 정도 흐르고 있지만, 전기퓨즈의 절단 처리 후, 대부분의 퓨즈 전류가 1.0E-07A 또는 1.0E-08A 정도이지만, 1.0E-04A 로부터 1.0E-06A 정도로 변동하는 것이나, 1.0E-03A이상 흐르는 절단 불량인 것이 포함된다. 즉, 도 16의 결과는, M4층의 오염 방지층(11)과 퓨즈 배선(1)의 거리가 200nm인 경우, 전기퓨즈에서의 구제율이 저하하는 것을 뜻하고 있다.
마찬가지로, 도 17에 나타낸 결과는, 도 14에 나타내는 구조의 전기퓨즈를 이용한 결과이다. 도 17의 결과에서는, 전기퓨즈의 절단 처리 전(前) 퓨즈 전류는 0.02A 정도 흐르고 있지만, 전기퓨즈의 절단 처리 후, 대부분의 퓨즈 전류가 1.0E-07A 정도이지만, 1.0E-03A 이상 흐르는 절단 불량이 포함된다. 즉, 도 17에 나타내는 결과는, M2층의 오염 방지층(11)과 퓨즈 배선(1)의 거리가 200nm인 경우, 전기퓨즈에서의 구제율이 저하하는 것을 뜻하고 있다.
한편, 도 18에 나타낸 결과는, 도 15에 나타내는 구조의 전기퓨즈를 이용한 결과이다. 도 18의 결과에서는, 전기퓨즈의 절단 처리 전 퓨즈 전류는 0.02A 정도 흐르고 있지만, 전기퓨즈의 절단 처리 후, 대부분의 퓨즈 전류가 1.0E-08A 정도로 안정되고 있다. 즉, 도 18에 나타내는 결과는, M1, M5층의 오염 방지층(11)과 퓨즈 배선(1)의 거리가 400nm인 경우, 전기퓨즈에서의 구제율이 저하하지 않는 것을 뜻하고 있다.
도 16 내지 도 18에 나타낸 결과로, 오염 방지층(11)이 퓨즈 배선(1)에 지나치게 근접하면, 퓨즈 배선(1)의 절단 처리시에 생기는 열이 오염 방지층(11)을 타고 빠져나가며, 절단시 퓨즈 배선(1)의 온도가 융점까지 달하지 않아 절단 불량이 생긴다고 생각된다. 그러므로, 본 실시형태에 관한 전기퓨즈에서는, 인가전류를 최소로 하여 안정적으로 절단하기 위해서 오염 방지층(11)과 퓨즈 배선(1)의 거리를 최저 400nm로 유지할 필요가 있다.
퓨즈 배선(1)의 절단 처리시에 생기는 열을 피하는 관점으로부터 생각하면, 마찬가지로 크랙 신전 방지층(10)이나 비어 배선(12)과, 퓨즈 배선(1)과의 거리도 최저 400nm로 유지할 필요가 있다. 이로 인해, 본 실시형태에 관한 전기퓨즈는, 구제율의 저하를 회피할 수가 있다.
또, 도 15 등에 나타낸 배선층을 파인층으로 형성할 경우는, 한 층이 200nm정도이므로, 크랙 신전 방지층(10) 또는 오염 방지층(11)을 퓨즈 배선(1)으로부터 적어도 두 층 이상 떨어뜨려 형성해야 한다.
또한, 본 실시형태에 관한 전기퓨즈에서는, 도 8에 나타낸 바와 같이 크랙 신전 방지층(10)과, 오염 방지층(11) 및 비어 배선(12,13)을 설치한 구성이었지만, 본 발명은 이것에 한정되지 않고, 배선 재료의 비산에 의한 오염 방지를 무시할 수 있는 것이라면 크랙 신전 방지층(10)만을 설치해도 좋다. 또한, 본 발명에서는, 크랙 신전을 무시할 수 있는 것이라면, 오염 방지층(11) 및 비어 배선(12,13)만을 설치해도 좋다.
(실시형태 3)
실시형태 2에서는, 도 10에 도시한 바와 같이 퓨즈 배선(1)의 Cu 비산(飛散)에 의한 금속오염 대책으로서, 오염 방지층(11)을 설치하고 있다. 이 오염 방지층(11)은, 크래크 신전 방지층(10)의 더욱 상층(도 3에 나타내는 층구조에서는 M5층) 및 더욱 하층(도 3에 나타내는 층구조에서는 M1층)에 부재(20)을 개재하여 판 모양으로 설치되어 있다.
도 10에 나타낸 구조의 경우, 퓨즈 배선(1)이 도 16 내지 도 18에 나타낸 바와 같이 전기 퓨즈의 특성을 얻기 위해서는, 퓨즈 배선(1)과 크랙 신전 방지층 (10) 사이의 부재(20) 및 크랙 신전 방지층(10)과 오염 방지층(11) 사이의 부재 (20) 중 적어도 1개가 절연되어 있는 것이 전제이었다. 또, 부재(20)의 절연을 확보하는 방법으로서는, 부재(20)의 재료 차체에 절연 재료를 이용할 경우에 한정되 지 않고, 부재(20)와 오염 방지층(11)의 사이 등에 절연막을 설치하는 구성이어도 좋다.
한편, 본 실시형태에 관한 전기 퓨즈에서는, 도 19에 나타낸 바와 같이 부재 (20)사이의 오염 방지층(11)에 절단부(21)를 형성하고 있다. 여기에서, 부재(20) 사이의 오염 방지층(11)이란, 도면 중의 우측 부재(20)에서부터 좌측 부재(20)까지 위치하는 오염 방지층(11)이며, 전기 퓨즈로서 기능하는 퓨즈 배선(1)에 대응하는 위치의 오염 방지층(11)을 말한다.
도 19에 나타내는 절단부(21)는, 물리적으로 절단되어 있을 경우에 한정되지 않고, 전기적으로 절단되어 있으면 된다. 본 실시형태에서는, 오염 방지층(11)에 절단부(21)를 설치함으로써 부재(20)에 절연성을 갖게 할 필요성이 없으며, 부재(20)를 도 9에 나타낸 비어 배선(12,13)과 같은 프로세스에서 형성하는 것이 가능해진다. 그러므로, 본 실시형태에 관한 전기 퓨즈는, 프로세스를 간략화하고, 비용을 저감하는 특유한 효과를 갖고 있다.
또한, 도 19에 나타낸 절단부(21)는, 상층 및 하층의 오염 방지층(11) 각각에 대하여, 좌우 두 군데 설치하는 구성이었지만, 본 발명은 이것에 한정되지 않고 도 20에 도시한 바와 같이 각 오염 방지층(11)에 한 군데의 절단부(21)를 형성하면 된다. 도 20에 나타내는 구성에서는, 도면 중 우측의 상층 및 하층의 오염 방지층(11)에 절단부(21)가 한 군데씩 설치되어 있다. 또, 절단부(21)는, 상층 및 하층의 오염 방지층(11)과 같은 위치 또는 같은 측에 설치할 필요는 없다.
본 발명에 기재된 반도체 집적회로는, 오염 방지층과 접속해서 퓨즈 배선을 둘러싸는 한 쌍의 제1비어 배선과, 제1비어 배선을 둘러싸도록 형성되는 한 쌍의 제2비어 배선을 구비하므로, 전기퓨즈를 절단했을 경우, 절단부의 배선 재료가 비산하여 주변부를 오염시키는 것을 방지하고, 반도체 집적회로의 신뢰성을 향상시키는 효과를 갖고 있다. 또한, 본 발명에 기재된 반도체 집적회로에서는, 오염 방지층을 배치함으로써 퓨즈 절단시 퓨즈 배선의 상하층으로의 영향을 억제할 수 있으므로, 해당 상하층에 배선할 수가 있고, 칩 사이즈의 축소가 가능해진다.

Claims (12)

  1. 소정의 전류치 이상을 흘림으로써 절단되는 퓨즈 배선과, 상기 퓨즈 배선의 한쪽에 접속된 제1 전극 패드와, 상기 퓨즈 배선의 다른 한쪽에 접속된 제2 전극 패드와, 절연층을 사이에 두고 상기 퓨즈 배선의 상층 및 하층에 형성되는 오염 방지층과, 상기 퓨즈 배선의 측면에 대하여 상기 절연층을 사이에 두고 형성되며, 상기 오염 방지층과 접속해서 상기 퓨즈 배선을 둘러싸는 한 쌍의 제1 비어 배선(via hole wiring)과, 상기 퓨즈 배선에 대하여 상기 제1 비어 배선의 외측에, 상기 제1 비어 배선을 둘러싸도록 형성되는 한 쌍의 제2 비어 배선을 구비하는 반도체 집적회로.
  2. 제1 항에 있어서,
    상기 제1 비어 배선의 일단(一端)이, 상기 제1 전극 패드에 근접하고, 또한 상기 제2 비어 배선의 타단(他端)이, 상기 제2 전극 패드에 근접하고 있는 것을 특징으로 하는 반도체 집적회로.
  3. 제1 항 또는 제2 항에 있어서,
    상기 오염 방지층 및 상기 제1 비어 배선과 상기 퓨즈 배선과의 거리를 400nm 이상 확보하는 것을 특징으로 하는 반도체 집적회로.
  4. 제1 항 또는 제2 항에 있어서,
    상기 오염 방지층과 상기 퓨즈 배선과의 사이에, 적어도 파인층을 2층 이상 설치하는 것을 특징으로 하는 반도체 집적회로.
  5. 제1 항 내지 제4 항 중 어느 한 항에 있어서,
    상기 퓨즈 배선과 상기 오염 방지층과 사이에서, 또한 상기 절연층을 사이에 두고 상기 퓨즈 배선의 상층 및 하층에 형성되는 상기 퓨즈 배선의 배선 방향에 불연속인 크랙 신전(伸展) 방지층을 더 구비하는 것을 특징으로 하는 반도체 집적회로.
  6. 소정의 전류치 이상을 흘림으로써 절단되는 퓨즈 배선과, 상기 퓨즈 배선의 한쪽에 접속된 제1 전극 패드와, 상기 퓨즈 배선의 다른 한쪽에 접속된 제2 전극 패드와, 절연층을 사이에 두고 상기 퓨즈 배선의 상층 및 하층에 형성되는 상기 퓨즈 배선의 배선 방향에 불연속인 크랙 신전 방지층을 구비하는 반도체 집적회로.
  7. 제5 항 또는 제6 항에 있어서,
    상기 크랙 신전 방지층과 상기 퓨즈 배선과의 거리를 400nm 이상 확보하는 것을 특징으로 하는 반도체 집적회로.
  8. 제5 항 또는 제6 항에 있어서,
    상기 크랙 신전 방지층과 상기 퓨즈 배선과의 사이에, 적어도 파인층(fine layer)을 2층 이상 설치하는 것을 특징으로 하는 반도체 집적회로.
  9. 제1 항 내지 제8 항 중 어느 한 항에 있어서,
    상기 제1 전극 패드와 전기적으로 접속되는 복수의 제1 플러그와, 상기 제2전극 패드와 전기적으로 접속되는 복수의 제2 플러그를 더 구비하며, 상기 복수의 제1 플러그의 상기 제1 전극 패드와의 접촉 단면적의 합계가, 상기 복수의 제2 플러그의 상기 제2 전극 패드와의 접촉 단면적의 합계와 같은 것을 특징으로 하는 반도체 집적회로.
  10. 제1 항 내지 제8 항 중 어느 한 항에 있어서,
    상기 제1 전극 패드와 전기적으로 접속되는 복수의 제1 플러그와, 상기 제2전극 패드와 전기적으로 접속되는 복수의 제2 플러그를 더 구비하며, 상기 제1 플러그의 단면적과 상기 제2 플러그의 단면적이 같으며, 또한 상기 제1 플러그의 개수(個數)와 상기 제2 플러그의 개수가 같은 것을 특징으로 하는 반도체 집적회로.
  11. 제1 항 내지 제10 항 중 어느 한 항에 있어서,
    상기 퓨즈 배선은, 파인층(fine layer)에 형성되는 것을 특징으로 하는 반도체 집적회로.
  12. 제1 항 내지 제11 항 중 어느 한 항에 있어서,
    상기 오염 방지층은, 전기퓨즈로서 기능하는 퓨즈 배선에 대응하는 위치에 적어도 한 군데 전기적으로 절단된 부분을 갖는 것을 특징으로 하는 반도체 집적회로.
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