TW202312528A - 半導體裝置及其製造方法 - Google Patents

Abstract

電熔絲元件具有第一部分、被佈置在該第一部分的一端上的第二部分以及被佈置在該第一部分的另一端上的第三部分。電阻器元件與該電熔絲元件分開佈置。該電熔絲元件和該電阻器元件中的每一者的材料具有矽金屬或鎳鉻。該電熔絲元件和該電阻器元件被佈置在該第一佈線的上層中和該第二佈線的下層中。該第二部分的佈線寬度和該第三部分的佈線寬度大於該第一部分的佈線寬度。

Description

半導體裝置及其製造方法

[相關申請的交叉引用]於2021年9月2日提交的包括說明書、附圖和摘要的日本專利申請號2021-143192的公開內容通過引用全部併入本文。

本實施例涉及一種半導體裝置及其製造方法。

下面列舉了所公開的技術。

[專利檔1] 日本特開第2011-155192號公報 例如，專利檔1公開了一種半導體裝置，該半導體裝置具有即使在受到應力時電阻率也不變化的配置。在專利檔1中，金屬電阻器元件層被形成在鈍化膜與最上層鋁佈線之間的區域中。因此，在封裝過程後由於模具應力引起的電阻值波動較小的高精度電阻器元件可以被實現，可以形成高精度的類比電路。

然而，在各種元件被混合的半導體裝置中，需要特點的進一步穩定化和小型化。

通過本說明書的描述和附圖，其他目的和新穎特徵將變得顯而易見。

根據一個實施例的半導體裝置，第一金屬膜包括：第一部分、第二部分和第三部分；該第二部分被佈置在第一部分的一端上；該第三部分被佈置在第一部分的另一端上。第二金屬膜與第一金屬膜分開佈置。第一金屬膜和第二金屬膜中的每個金屬膜的材料包括矽金屬或鎳鉻。第一金屬膜和第二金屬膜被佈置在第一佈線的上層中和第二佈線的下層中。第二部分中的至少一部分和第三部分中的至少一部分中的每個部分具有比第一部分的佈線寬度更大的佈線寬度。

根據其他實施例的半導體裝置，當利用冗餘電路部分替代特定電路部分時可以成為熔斷移除目標的電熔絲元件的材料包括矽金屬膜或鎳鉻。

根據製造根據一個實施例的半導體裝置的方法，它包括以下步驟。形成第一佈線。在第一佈線的上層中形成第一金屬膜，該第一金屬膜具有第一部分、第二部分和第三部分、該第二部分被佈置在第一部分的一端上，該第三部分被佈置在第一部分的另一端上。在第一佈線的上層中形成第二金屬膜，該第二金屬膜與第一金屬膜分開。在第一金屬膜和第二金屬膜的上層中形成第二佈線。第一金屬膜和第二金屬膜中的每個金屬膜的材料包括矽金屬或鎳鉻。第一金屬膜被形成為使得第二部分中的至少一部分和第三部分中的至少一部分中的每一者具有比第一部分的佈線寬度更大的佈線寬度。第一金屬膜和第二金屬膜被同時形成。

根據以上實施例，可以實現具有穩定特點並且適合於小型化的半導體裝置及其製造方法。

在下文中，本公開的實施例將參照附圖詳細描述。在說明書和附圖中，相同或對應的元件由相同的附圖標記表示，並且其重複描述不會被重複。在附圖中，為了便於解釋，配置或製造方法可以被省略或簡化。而且，至少一些實施例和每個修改示例可以被彼此任意地組合。

下面描述的實施例的半導體裝置不限於半導體晶片，可以是被劃分為半導體晶片之前的半導體晶片，也可以是其中半導體晶片用樹脂密封的半導體封裝。而且，本說明書中的平面圖是指從與半導體襯底的表面垂直的方向查看的視點。 晶片狀態下的半導體裝置的配置

首先，將參照圖1描述晶片狀態下的配置，作為本實施例中的半導體裝置的配置。

如圖1所示，本實施例中的半導體裝置SC例如是微型電腦。半導體裝置SC例如處於晶片狀態，並且具有半導體襯底。電元件被佈置在半導體襯底上和半導體襯底上方。半導體裝置SC例如包括RAM（隨機存取記憶體）區域RA、冗餘電路區域RB、電源電路區域RC、CPU（中央處理單元）區域RD和週邊電路區域RE。電源電路區域RC例如具有振盪電路區域RF。半導體裝置SC具有多個焊盤電極PD。多個焊盤電極PD中的每個焊盤電極PD都被電連接至佈置在半導體裝置SC中的電元件。

振盪電路被佈置在振盪電路區域RF中。例如，振盪電路通過電容元件的重複充電和放電的振盪操作生成預定振盪週期的輸出信號。振盪電路例如是HOCO（高速片上振盪器）電路，但也可以是LOCO（低速片上振盪器）電路，並且可以包括HOCO電路和LOCO電路兩者。

振盪電路具有恒定電流電路，用於輸出恒定電壓電平的信號，該恒定電流電路包括電阻器元件。振盪電路具有差分放大器電路，在差分放大器電路中還包括電阻器元件。電阻器元件也被包括在其他電路中。

備用冗餘電路部分被佈置在冗餘電路區域RB中。備用冗餘電路部分具有與具有預定功能的特定電路部分相同的功能。為了替代冗餘電路部分中的特定電路部分，提供了要被熔斷和移除的電熔絲。 冗餘電路部分和電熔絲的配置和功能

接下來，冗餘電路部分和電熔絲的配置和功能將參照圖2和3描述。

如圖2所示，多個塊（特定電路部分）N1、N2、...、Nm被佈置在半導體裝置SC中。多個塊N1、N2、...、Nm中的每個塊具有相同的功能。多個塊N1、N2、...、Nm中的每個塊例如由RAM區域RA（圖1）中的多個記憶體單元配置。

形成可斷熔絲H1、H2、...、Hm以停用多個塊N1、N2、...、Nm中的每個塊。具有相同功能的備用冗餘塊RED被佈置，以便能夠替代未啟動塊N1、N2、...、Nm中的任何一個。冗餘塊RED被佈置在圖1所示的冗餘電路區域RB中。

接地電源GD的電位經由熔絲Hs施加到MOS（金屬氧化物半導體）電晶體TR的柵極電極。因此，MOS電晶體TR被保持在非導通狀態。因此，冗餘塊RED在半導體裝置SC中被電分離。

另外，測試焊盤電極PDa、PDb被佈置為檢測多個塊N1、N2、...、Nm中的每個塊中的缺陷。

接下來，將描述如上所述配置的半導體裝置的功能測試。此處，將描述熔絲通過通電而被熔斷和移除的情況。

首先，來自未示出的功能測試設備（在下文中也稱為測試器）的電信號是經由測試焊盤電極PDa、PDb所施加的。如果半導體裝置SC正常，則針對所施加的電信號的預期信號從測試焊盤電極PDa、PDb輸出。此時，測試器基於施加到半導體裝置SC的電信號與電信號輸出之間的關係來確定半導體裝置SC是好的還是有缺陷的。如果塊N1、N2、...、Nm中的任何一個塊被確定為有缺陷的，則缺陷塊和冗餘塊RED被替代。這確保了半導體裝置SC滿足它應該實現的功能，從而創建半導體裝置SC將成為良好產品的可能性。

缺陷塊和冗餘塊RED的替代被如下執行。例如，當通過上述功能測試檢測到塊N1的缺陷時，熔絲H1和Hs被熔斷並且通過通電被移除。由於熔斷的熔絲H1，缺陷塊N1在半導體裝置SC中被電分離。

另一方面，通過熔斷的熔絲Hs，電源PV的電壓經由電阻RR被施加到MOS電晶體TR的柵極電極。這導致MOS電晶體TR變為導通狀態，並且缺陷塊N1被冗餘塊RED替代。

接下來，將參照圖3描述通過通電而熔斷和移除的電熔絲元件的熔斷移除。

如圖3所示，電熔絲元件EH是通過使電流流動而被切斷而不是通過照射雷射光束而被切斷的熔絲。作為用於使電流流向電熔絲元件EH的切換元件，提供切斷電晶體CT。

電熔絲元件EH的一端被電連接至電源電壓（Vdd）。電熔絲元件EH的另一端被電連接至切斷電晶體CT的汲極D。切斷電晶體CT的源極S被連接至接地電位（GND）。

電平位移器LS被電連接至切斷電晶體CT的柵極G。電平位移器LS將用於接通和關斷切斷電晶體CT的信號輸入到切斷電晶體CT的柵極G。核心部分CO被電連接至電熔絲元件EH的另一端和切斷電晶體CT的汲極中的每一個。

如果塊N1、N2、...、Nm（圖2）中的任何一個塊被確定為有缺陷，則切斷電晶體CT被電平位移器LS接通。因此，電流流過電熔絲元件EH，電熔絲元件EH被熔斷和移除。核心部分CO是用於確定電熔絲元件EH的狀態的確定電路，並且如果確定電熔絲元件EH已被熔斷和移除，則替代基於確定結果執行。 電阻器元件和電熔絲元件的配置

接下來，將參照圖4A至圖8B描述本實施例的半導體裝置中所包括的電阻器元件和電熔絲元件的配置。如上所述，電阻器元件例如被佈置在圖1中的振盪電路區域RF中，但是電阻器元件不被限於此，並且可以被佈置在另一區域中。

如圖4A和4B所示，第一佈線FI被佈置在層間電介質層（未示出）上。第一佈線FI由例如金屬（包括合金）等導體製成。第一佈線FI例如由鋁（Al）、銅（Cu）、鋁-銅（AlCu）等製成。第一佈線FI是傳輸電信號的電線。然而，第一佈線FI可以是虛擬佈線。虛擬佈線是與其他電元件電隔離並且不傳輸電信號的佈線。

如圖4A所示，層間電介質層I1被佈置為覆蓋第一佈線FI。層間電介質層I1的上表面被平坦化。過孔Va1被設置在層間電介質層I1中。過孔Va1從層間電介質層I1的上表面到達第一佈線FI。過孔過孔導電層Vca1被嵌入過孔Va1中。過孔導電層Vca1例如由鎢（W）製成。

電阻器元件RS（第二金屬膜）被佈置在層間電介質層I1的上表面上。電阻器元件RS例如由金屬（包括合金）製成，例如矽金屬、鎳鉻（NiCr）等。矽金屬例如是矽鉻（SiCr）或摻碳矽鉻（SiCrC）。

電阻器元件RS的一端和另一端的每一個經由過孔導電層Vca1電連接至第一佈線FI。具體地，電阻器元件RS的一端經由過孔導電層Vca1被電連接至第一佈線FI1，電阻器元件RS的另一端經由過孔過孔導電層Vca1被電連接至第一佈線FI4。

層間電介質層I2被佈置為覆蓋電阻器元件RS。層間電介質層I2的上表面被平坦化。過孔V2被提供以從層間電介質層I2的上表面通過層間電介質層I2、I1到達第一佈線FI。過孔導電層Vc2被嵌入過孔V2中。過孔導電層Vc2例如由鎢製成。

第二佈線SI被佈置在層間電介質層I2的上表面上。第二佈線SI由導體例如金屬（包括合金）製成。第二佈線SI例如由鋁、銅、鋁-銅等製成。第二佈線SI是傳輸電信號的電線。然而，第二佈線SI可以是與其他電元件電隔離並且不傳輸電信號的虛設佈線。

多個第二佈線SI中的一個第二佈線SI經由過孔導電層Vc2被電連接至第一佈線FI。具體地，第二佈線SI1經由過孔導電層Vc2被電連接至第一佈線FI4。層間電介質層I3被佈置為覆蓋第二佈線SI。層間電介質層I3的上表面被平坦化。

如圖4B所示，過孔Vb1被設置在層間電介質層I1中。過孔Vb1從層間電介質層I1的上表面到達第一佈線FI。過孔導電層Vcb1被嵌入過孔Vb1中。過孔導電層Vcb1例如由鎢製成。

電熔絲元件EH（第一金屬膜）被佈置在層間電介質層I1的上表面上。電熔絲元件EH例如由金屬（包括合金）製成，並且由例如矽金屬、鎳鉻等製成。矽金屬例如是矽鉻或其中引入了碳的矽鉻。

電熔絲元件EH的一端和另一端中的每一個經由過孔導電層Vcb1被電連接至第一佈線FI。具體地，電熔絲元件EH的一端經由過孔導電層被電連接至第一佈線FI6，並且電熔絲元件EH的另一端經由過孔導電層Vcb1被電連接至第一佈線FI7。

層間電介質層I2被佈置以覆蓋電熔絲元件EH。層間電介質層I2的上表面被平坦化。第二佈線SI可以被佈置在層間電介質層I2的上表面上。然而，優選地，第二佈線SI未被佈置在電熔絲元件EH正上方的區域中。因為如果電熔絲元件EH被熔斷和移除，則位於電熔絲元件EH正上方的第二佈線SI可能因熔斷移除而損壞。層間電介質層I3被佈置在層間電介質層I2上。如上所述，層間電介質層I3的上表面被平坦化。

如圖4A和4B所示，電阻器元件RS和電熔絲元件EH中的每一個被佈置在第一佈線FI的上層中和第二佈線SI的下層中。電阻器元件RS和電熔絲元件EH被佈置在同一層中，並且具有相同的組成。

如圖5A所示，電阻器元件RS可以包括例如多個電阻器部分RSa、RSb、RSc和RSd（多個金屬部分）。多個電阻器部分RSa至RSd中的每個電阻器部分例如由金屬（包括合金）製成，並且由例如矽金屬、鎳鉻等製成。矽金屬例如是矽鉻或其中已經引入碳的矽鉻。電阻器元件RS不被限於四個電阻器部分RSa至RSd，並且可以具有兩個、三個或五個或多個電阻器部分。

多個電阻器部分RSa至RSd可以被串聯連接。在這種情況下，多個電阻器部分RSa至RSd按照電阻器部分RSa、電阻器部分RSb、電阻器部分RSc、電阻器部分RSd的順序連接。

具體地，電阻器部分RSa在縱向方向上的一個端部經由第一佈線FI1被電連接至電阻器部分RSb在縱向方向上的一個端部。電阻器部分RSb在縱向方向上的另一端經由第一佈線FI2被電連接至電阻器部分RSc在縱向方向上的一端。電阻器部分RSc在縱向方向上的另一端經由第一佈線FI3被電連接至電阻器部分RSd在縱向方向上的一端。

優選地，電阻器元件RS被佈置為在平面圖中彎折。多個電阻器部分RSa至RSd中的每個電阻器部分的縱向方向例如沿著相同的方向，並且彼此平行。在這種佈置中，通過在縱向方向上彼此相鄰的電阻器部分的端部經由上述第一佈線FI1至FI3被電連接，電阻器元件RS被配置為在平面圖中彎折。

如果電阻器元件RS在平面圖中彎曲，則多個電阻器部分RSa至RSd中的每個電阻器部分的縱向方向可能不沿著彼此相同的方向。

在平面圖中，電阻器部分RSa在縱向方向上的另一端部經由第一佈線FI4被電連接至第二佈線SI1。而且在平面圖中，電阻器部分RSd在縱向方向上的另一端部經由第一佈線FI5被電連接至第二佈線SI2。

如圖5B所示，電熔絲元件EH與電阻器元件RS分開佈置。電熔絲元件EH具有第一部分P1、第二部分P2和第三部分P3。第二部分P2被佈置在第一部分P1的一端。第三部分P3被佈置在第一部分P1的另一端。第一部分P1被夾在第二部分P2與第三部分P3之間。

第二部分P2和第三部分P3中的每個部分的至少一部分具有比第一部分P1的佈線寬度W1更大的佈線寬度W2、W3。在本實施例中，第二部分P2的最大佈線寬度W2和第三部分P3的最大佈線寬度W3中的每個最大佈線寬度大於第一部分P1的佈線寬度W1。

第二部分P2在平面圖中具有錐形部分TP2和焊盤部分PD2。錐形部分TP2被連接至第一部分P1。焊盤部分PD2被連接至錐形部分TP2。錐形部分TP2被佈置在第一部分P1與焊盤部分PD2之間。錐形部分TP2被配置為使得佈線寬度在平面圖中從第一部分P1朝向焊盤部分PD2逐漸增大。焊盤部分PD2在平面圖中具有例如矩形形狀。

第三部分P3在平面圖中具有錐形部分TP3和焊盤部分PD3。錐形部分TP3被連接至第一部分P1。焊盤部分PD3被連接至錐形部分TP3。錐形部分TP3被佈置在第一部分P1與焊盤部分PD3之間。錐形部分TP3被配置為使得佈線寬度在平面圖中從第一部分P1朝向焊盤部分PD3逐漸增大。焊盤部分PD3在平面圖中具有例如矩形形狀。焊盤部分PD2、PD3可以在沒有錐形部分TP2、TP3的情況下被直接連接至第一部分P1。

焊盤部分PD2經由過孔Vb1被電連接至第一佈線FI6。焊盤部分PD3經由過孔Vb1被電連接至第一佈線FI7。

如圖5A和5B所示，電熔絲元件EH中的第一部分P1的佈線寬度W1小於多個電阻器部分RSa至RSd中的每個電阻器部分的佈線寬度WB。優選地，多個電阻器部分RSa至RSd的佈線寬度WB相同，但它們也可以彼此不同。

如圖4A和4B所示，電熔絲元件EH的佈線長度LB小於電阻器元件RS的佈線長度LA。如圖5A和5B所示，當電阻器元件RS由串聯連接的多個電阻器部分RSa至RSd形成時，電熔絲元件EH的佈線長度LB小於多個電阻器部分RSa至RSd的佈線長度LA之和。

在圖6B所示的平面圖中，第一佈線FI和電熔絲元件EH重疊的區域（附圖中的陰影區域）的面積小於第一佈線FI和電阻器元件RS在圖6A所示的平面圖中重疊的區域（附圖中的陰影區域）的面積。通過這樣減小第一佈線FI8在平面圖中與電熔絲元件EH重疊的面積，電熔絲元件EH不太可能被輻射，它很可能被熔斷。

順便提及，如圖6A所示，當存在電阻器元件RS與第一佈線FI重疊的多個區域，多個重疊區域的面積之和與第一佈線FI和電熔絲元件EH之間的重疊區域的面積進行比較。類似地，當第一佈線FI和電熔絲元件EH的重疊區域有多個時，將多個重疊區域的面積之和與第一佈線FI和電阻器元件RS的重疊區域的面積進行比較。

進一步地，在圖6B中，為了闡明電熔絲元件EH和第一佈線FI之間的重疊區域，示出第一佈線FI8被設置在電熔絲元件EH下方的配置。然而，在電熔絲元件EH正下方的區域中，可以不設置第一佈線FI8，如圖4B和5B所示。

如圖7所示，當電阻器元件RS由多個電阻器部分RSa至RSd形成時，多個電阻器部分RSa至RSd可以彼此並聯連接。在這種情況下，多個電阻器部分RSa至RSd中的每個電阻器部分的縱向方向例如沿著相同的方向是彼此平行的。在這種佈置中，多個電阻器部分RSa至RSd的一個端部通過第一佈線FI11經由過孔V1彼此電連接。多個電阻器部分RSa至RSd的另一端部通過另一第一佈線FI12經由過孔V1彼此電連接。第二佈線SI11經由過孔V2電連接至第一佈線FI11。第二佈線SI12經由過孔V2被電連接至第一佈線FI12。

如果多個電阻器部分RSa至RSd彼此並聯連接，則多個電阻器部分RSa至RSd的縱向方向可以不沿著相同的方向。

如圖8A和8B所示，電阻器元件RS和電熔絲元件EH中的每一個可以被電連接至第二佈線SI。在這種情況下，電阻器元件RS通過嵌入過孔Va3中的過孔導電層Vca3電連接至第二佈線SI，過孔Va3被設置在層間電介質層I2中。電熔絲元件EH通過嵌入過孔Vb3中的過孔導電層Vcb3電連接至第二佈線SI，該過孔Vb3被設置在層間電介質層I2中。 製造半導體裝置的方法

接下來，將參照圖4A和9A至13B描述本實施例的製造半導體裝置的方法。

首先，製備半導體襯底（未示出）。諸如MOS電晶體（未示出）的電元件（未示出）被形成在半導體襯底的表面上。層間電介質層被形成在半導體襯底的表面上，以覆蓋形成在半導體襯底的表面上的電元件。佈線被形成在層間電介質層上。通過重複形成層間電介質層和佈線，形成多層佈線結構。

如圖9A和9B所示，形成第一佈線FI，作為多層佈線結構的一個佈線。第一佈線FI例如通過在層間電介質層上形成金屬（鋁、銅、鋁-銅等）並且利用光刻技術、蝕刻技術等進行圖案化而形成。

如圖10A和10B所示，層間電介質層I1被形成為覆蓋第一佈線FI。層間電介質層I1例如由氧化矽（SiO ₂）製成。此後，執行CMP（化學機械拋光）。因此，層間電介質層I1的上表面被平坦化。

此後，過孔Va1、Vb1通過光刻技術被形成在層間電介質層I1中。過孔Va1、Vb1中的每個過孔被形成為從層間電介質層I1的上表面到達第一佈線FI。

此後，用於嵌入的導電層被形成在層間電介質層I1的上表面上，以嵌入過孔Va1、Vb1中的每個過孔。用於嵌入的導電層例如是鎢。阻擋金屬層可以被形成在用於嵌入的導電層與層間電介質層之間。阻擋金屬層例如是氮化鈦（TiN）。

此後，CMP對用於嵌入的導電層的上表面執行。因此，層間電介質層I1的上表面被暴露，用於嵌入的導電層保留在過孔Va1、Vb1中的每個過孔的內部。過孔導電層Vca1、Vcb1由過孔Va1、Vb1中的每個過孔內部保留的用於嵌入的導電層形成。

如圖11A和11B所示，金屬層SM例如通過濺射被形成在層間電介質層I1的上表面上。金屬層SM例如由金屬矽（SiCr、SiCrC）、鎳鉻等形成。

如圖12A和12B所示，光刻膠（有機感光膜）PR被施加到金屬層SM上。光刻膠PR通過曝光和顯影被圖案化為預定形狀。使用圖案化的光刻膠PR作為掩模來蝕刻金屬層SM。

金屬層SM通過該蝕刻而被圖案化，來自金屬層SM的電阻器元件RS和電熔絲元件EH被同時形成。電阻器元件RS和電熔絲元件EH被彼此分開形成。因此，電阻器元件RS和電熔絲元件EH被佈置在同一層中，並且具有相同的組成。

電阻器元件RS被形成為經由嵌入過孔Va1中的過孔導電層Vca1電連接至第一佈線FI。電熔絲元件EH被形成為經由嵌入過孔Vb1中的過孔導電層Vcb1電連接至第一佈線FI。此後，光刻膠PR通過灰化等而被移除。

如圖13A和13B所示，此後，層間電介質層I2被形成在層間電介質層I1上，以覆蓋電阻器元件RS和電熔絲。層間電介質層I2例如由氧化矽形成。然後，CMP對層間電介質層I2的上表面執行。然後，層間電介質層I2的上表面被平坦化。

此後，過孔V2通過光刻和蝕刻技術被形成在層間電介質層I1、I2中。過孔V2被形成為從層間電介質層I2的上表面到達第一佈線FI。

此後，由於嵌入過孔V2，用於嵌入的導電層被形成在層間電介質層I2的上表面上。用於嵌入的導電層例如是鎢。阻擋金屬層可以被形成在用於嵌入的導電層與層間電介質層之間。阻擋金屬層例如是氮化鈦。

此後，導電層的上表面執行CMP以用於嵌入。因此，層間電介質層I2的上表面被暴露，用於嵌入的導電層保留在過孔V2內部。過孔導電層Vc2由保留在過孔V2內的用於嵌入的導電層形成。

如圖4A和4B所示，作為多層佈線結構的一個佈線，第二佈線SI被形成在層間電介質層I2的上表面上。第二佈線SI通過在層間電介質層I2上形成金屬（鋁、銅、鋁-銅等），並且利用光刻技術、蝕刻技術等進行圖案化而形成。

形成層間電介質層I3以覆蓋第二佈線SI。層間電介質層I3例如由氧化矽形成。然後，在層間電介質層I3的上表面上執行CMP。因此，層間電介質層I3的上表面被平坦化。

如上所述，圖4A和4B所示的本實施例的半導體裝置被製造。 效果

在本實施例中，被用作金屬膜EH和RS的材料的金屬矽（矽鉻）的薄層電阻值為300至1300 Ω/sq.，並且熔點為1306℃。被用作金屬膜EH和RS的材料的鎳鉻的薄層電阻值為5至200 Ω/sq.，並且熔點為1400℃。另一方面，多晶矽的薄層電阻值為360 Ω/sq.，熔點為1414℃。由於以上特點，矽金屬（矽鉻）和鎳鉻可以利用小於多晶矽的切割電流的切割電流來熔斷。

根據本實施例，如圖5B所示，金屬膜EH的第二部分P2和第三部分P3中的每個部分具有比第一部分P1寬的寬度。因此，金屬膜EH例如可以被用作電熔絲元件EH。如上所述，金屬矽或鎳鉻可以以低於多晶矽的切割電流熔斷。因此，例如通過使用金屬膜EH作為電熔絲元件EH，可以使切斷電晶體CT（圖3）小型化。因此，本實施例的半導體裝置SC適合於小型化。

同樣如圖5A和5B所示，金屬膜RS與金屬膜EH分離。因此，金屬膜RS可以被用作電熔絲元件EH以外的元件。與多晶矽相比，金屬矽或鎳鉻具有更小的電阻的溫度依賴性。因此，例如通過使用金屬膜RS作為電阻器元件RS，諸如電阻等特點被穩定化。

金屬矽具有比多晶矽更大的薄層電阻。因此，可以以短的佈線長度獲得大電阻，例如通過使用金屬膜RS作為電阻器元件RS，在該方面可以小型化。

金屬膜EH和金屬膜RS被佈置在第一佈線FI與第二佈線SI之間。在樹脂密封時，儘管由於密封樹脂與半導體襯底之間的熱膨脹係數的差異，應力作用於金屬膜EH和金屬膜RS，但第一佈線FI和第二佈線SI充當用於放鬆應力的緩衝器。因此，在樹脂密封時由密封樹脂與半導體襯底之間的熱膨脹係數的差異引起的應力幾乎不會作用於金屬膜RS和EH。為此，可以抑制由金屬膜RS形成的元件和由金屬膜EH形成的元件的特點由於應力的影響而產生的變化，從而獲得穩定的特點。

因此，可以實現具有穩定特點並且適合於小型化的半導體裝置。

根據本實施例，金屬膜EH是電熔絲元件EH，並且金屬膜RS是電阻器元件RS。因此，在具有電熔絲元件EH和電阻器元件RS的半導體裝置SC中，可以實現穩定的特點和小型化。

進一步地，根據本實施例，如圖5A或圖7所示，電阻器元件RS具有多個電阻器部分RSa至RSd，並且多個電阻器部分RSa至RSd串聯連接或並聯連接。

進一步地，根據本實施例，如圖5A所示，多個電阻器部分RSa至RSd被串聯連接，並且電阻器元件RS被佈置為在平面圖中彎折。因此，在較小的平面佔用面積中，在減小佈線寬度時，可以確保長的電阻長度。

進一步地，根據本實施例，如圖6A和6B所示，在平面圖中，第一佈線FI8和電熔絲元件EH重疊的面積小於第一佈線FI9、FI10和電阻器元件RS重疊的面積。電熔絲元件EH是要被熔斷和移除的部分。因此，通過減小在平面圖中與電熔絲元件EH重疊的第一佈線FI8的面積，電熔絲元件EH不太可能被輻射，它很可能被熔斷。

進一步地，根據本實施例，如圖4A和4B所示，電熔絲元件EH的佈線長度LB小於電阻器元件RS的佈線長度LA。這使得容易增加電阻器元件RS的佈線電阻。另外，在電熔絲元件EH中指定要被熔斷和移除的部分變得容易。

進一步地，根據本實施例，如圖5A和5B所示，電熔絲元件EH的佈線長度W1小於電阻器元件RS的佈線長度WB。這便於電熔絲元件EH的熔斷移除。

根據本實施例，如圖5A和5B所示，電熔絲元件EH和電阻器元件RS被佈置在同一層中，並且具有相同的組成。因此，可以由同一層同時形成電熔絲元件EH和電阻器元件RS。因此，與單獨形成電熔絲元件EH和電阻器元件RS中的每一個的情況相比，可以簡化製造過程。

儘管由本發明人做出的本發明已經基於實施例具體描述，但是本發明不被限於上述實施例，並且不用說，各種修改可以在不脫離其要旨的情況下進行。

CO:核心部分 CT:切斷電晶體 EH:電熔絲元件 FI:第一佈線 GD:接地電源 H1、H2、Hm:熔絲 HS:熔絲 I1:層間電介質層 I2:層間電介質層 I3:層間電介質層 LS:電平位移器 N1、N2、Nm:塊 P1:第一部分 P2:第二部分 P3:第三部分 PD:焊盤電極 PV:電源 RA:RAM（隨機存取記憶體）區域 RB:冗餘電路區域 RC:電源電路區域 RD:CPU（中央處理單元）區域 RE:週邊電路區域 RF:振盪電路區域 RR:電阻 RED:冗餘塊 RS:電阻器元件 SC:半導體裝置 SI:第二佈線 TR:MOS（金屬氧化物半導體）電晶體 V1:過孔 V2:過孔 Va1:過孔 Vb1:過孔 Vca1:過孔導電層 Vca3:過孔導電層 Vcb1:過孔導電層 Vcb3:過孔導電層 Vc2:過孔導電層

圖1是示出了根據一個實施例的晶片狀態下的半導體裝置的配置的平面圖。

圖2是示意性地示出了其中形成有冗餘電路的半導體晶片的配置的平面圖。

圖3是示出了具有電熔絲的電路配置的圖。

圖4A是沿著圖5A的IVA-IVA線的截面圖，並且圖4B是沿著圖5B的IVB-IVB線的截面圖。

圖5A是示出了電阻器元件的配置的平面圖，並且圖5B是示出了電熔絲元件的配置的平面圖。

圖6A是示出了電阻器元件的配置的平面圖，並且圖6B是示出了電熔絲元件的配置的平面圖，其中第二佈線被省略並且第一佈線FI8被添加。

圖7是示出了其中電阻器元件並聯連接的配置的平面圖。

圖8A是示出了其中電阻器元件被電連接至第二佈線的配置的截面圖，並且圖8B是示出了電熔絲元件被電連接至第二佈線的配置的截面圖。

圖9A是示出了根據一個實施例的製造包括電阻器元件的半導體裝置的方法中的第一步驟的截面圖，並且圖9B是示出了根據一個實施例的製造包括電熔絲元件的半導體裝置的方法中的第一步驟的截面圖。

圖10A是示出了根據一個實施例的製造包括電阻器元件的半導體裝置的方法中的第二步驟的截面圖，並且圖10B是示出了根據一個實施例的製造包括電熔絲元件的半導體裝置的方法中的第二步驟的截面圖。

圖11A是示出了根據一個實施例的製造包括電阻器元件的半導體裝置的方法中的第三步驟的截面圖，並且圖11B是示出了根據一個實施例的製造包括電熔絲元件的半導體裝置的方法中的第三步驟的截面圖。

圖12A是示出了根據一個實施例的製造包括電阻器元件的半導體裝置的方法中的第四步驟的截面圖，並且圖12B是示出了根據一個實施例的製造包括電熔絲元件的半導體裝置的方法中的第四步驟的截面圖。

圖13A是示出了根據一個實施例的製造包括電阻器元件的半導體裝置的方法中的第五步驟的截面圖，並且圖13B是示出了根據一個實施例的製造包括電熔絲元件的半導體裝置的方法中的第五步驟的截面圖。

FI:第一佈線

I1:層間電介質層

I2:層間電介質層

I3:層間電介質層

RS:電阻器元件

SI:第二佈線

V2:過孔

Va1:過孔

Vc2:過孔導電層

Vca1:過孔導電層

Claims (10)

1. 一種半導體裝置，包括： 第一佈線； 第二佈線； 第一金屬膜，具有第一部分、第二部分和第三部分，該第二部分被佈置在該第一部分的一端上，該第三部分被佈置在該第一部分的另一端上；以及 第二金屬膜，與該第一金屬膜分開佈置， 其中該第一金屬膜和該第二金屬膜中的每一者的材料包括矽金屬或鎳鉻， 其中該第一金屬膜和該第二金屬膜被佈置在該第一佈線的上層中和該第二佈線的下層中，並且 其中該第二部分的至少一部分和該第三部分的至少一部分中的每一者具有比該第一部分的佈線寬度更大的佈線寬度。
2. 如請求項1所述的半導體裝置， 其中該第一金屬膜是熔絲元件，並且該第二金屬膜是電阻器元件。
3. 如請求項2所述的半導體裝置， 其中該電阻器元件具有多個電阻器部分，並且 其中該多個電阻器部分串聯連接或並聯連接。
4. 如請求項3所述的半導體裝置， 其中該多個電阻器部分串聯連接，並且被佈置為使得該電阻器元件在平面圖中彎折。
5. 如請求項1所述的半導體裝置， 其中該第一佈線和該第一金屬膜重疊的面積小於該第一佈線和該第二金屬膜重疊的面積。
6. 如請求項1所述的半導體裝置， 其中該第一金屬膜的佈線長度小於該第二金屬膜的佈線長度。
7. 如請求項1所述的半導體裝置， 其中該第一金屬膜的佈線寬度小於該第二金屬膜的佈線寬度。
8. 如請求項1所述的半導體裝置， 其中該第一金屬膜和該第二金屬膜被佈置在相同層中，並且具有相同組成。
9. 一種半導體裝置，包括： 特定電路部分； 備用冗餘電路部分，具有與該特定電路部分相同的功能；以及 電熔絲元件，當利用該冗餘電路部分替代該特定電路部分時，該電熔絲元件能夠作為熔斷移除的目標， 其中該電熔絲元件的材料包括矽金屬或鎳鉻。
10. 一種製造半導體裝置的方法，包括： 形成第一佈線； 在該第一佈線的上層中形成第一金屬膜，該第一金屬膜具有第一部分、被佈置在該第一部分的一端上的第二部分、以及被佈置在該第一部分的另一端上的第三部分； 在該第一佈線的上層中形成第二金屬膜，該第二金屬膜與該第一金屬膜分開；以及 在該第一金屬膜和該第二金屬膜的上層中形成第二佈線， 其中該第一金屬膜和該第二金屬膜中的每一者的材料包括矽金屬或鎳鉻， 其中該第一金屬膜被形成為使得該第二部分中的至少一部分和該第三部分中的至少一部分中的每一者具有比該第一部分的佈線寬度更大的佈線寬度，並且 其中該第一金屬膜和該第二金屬膜被同時形成。

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