KR101167199B1 - 적층형 비아체인테스트패턴 및 그를 이용한 불량분석 방법 - Google Patents
적층형 비아체인테스트패턴 및 그를 이용한 불량분석 방법 Download PDFInfo
- Publication number
- KR101167199B1 KR101167199B1 KR1020050134202A KR20050134202A KR101167199B1 KR 101167199 B1 KR101167199 B1 KR 101167199B1 KR 1020050134202 A KR1020050134202 A KR 1020050134202A KR 20050134202 A KR20050134202 A KR 20050134202A KR 101167199 B1 KR101167199 B1 KR 101167199B1
- Authority
- KR
- South Korea
- Prior art keywords
- pad
- via chain
- layer
- metal
- chain
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Automation & Control Theory (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Abstract
본 발명은 각 층별로 패드를 연결하여 배선을 한층씩 올리면서 적층된 비아체인을 연속하여 측정할 수 있는 방법으로 공정 진행시 불량을 분석할 수 있는 적층형 비아체인테스트패턴및 그를 이용한 불량분석 방법을 제공하기 위한 것으로, 본 발명의 적층형 비아체인테스트패턴은 각 층마다 제1패드가 구비된 제1패드 비아체인, 각 층마다 제4패드가 구비된 제4패드 비아체인, 및 상기 제1패드 비아체인 및 제4패드 비아체인과 전기적으로 연결되며, 각 층마다 제2패드가 일 단부에 구비되고 각 층마다 제3패드가 다른 단부에 구비된 중앙 비아체인을 포함한다.
비아체인, 적층형 비아체인, 패드, 프로브, 저항
Description
도 1은 종래기술에 따른 적층형 비아체인테스트패턴의 구조를 도시한 단면도,
도 2는 종래기술에 따른 비아체인테스트패턴의 평면도,
도 3은 본 발명의 실시예에 따른 적층형 비아체인테스트패턴의 구조를 도시한 도면,
도 4는 도 3의 평면도.
* 도면의 주요 부분에 대한 부호의 설명
M1 : 최하단 메탈
Mn : 최상단 메탈
V1～Vn-1 : 비아체인
본 발명은 반도체 제조 기술에 관한 것으로, 특히, 불량분석이 가능한 적층형 비아체인테스트패턴 및 그를 이용한 저항측정방법에 관한 것이다.
일반적인 적층형 비아체인테스트패턴은 비아체인을 도 1a과 같이 여러개 적층하고 탑메탈에서 저항을 측정할 수 있도록 하는 구조를 갖고 있다.
도 1은 종래기술에 따른 적층형 비아체인테스트패턴의 구조를 도시한 단면도이고, 도 2는 종래기술에 따른 비아체인테스트패턴의 평면도이다.
도 1에 도시된 바와 같이, 제1메탈(M1)이 형성되고, 제1메탈(M1) 위에 제1비아(V1)을 통해 연결되는 제2메탈(M2)이 형성되며, 2～n층의 메탈들(M2～Mn)은 각각 비아(V2～Vn)를 통해 서로 연결되고 있다. 그리고, 각 메탈은 절연막 위에 형성되고, 비아는 절연막을 관통하는 구조이다. 따라서, n층의 메탈을 형성하기 위해서는 여러층의 절연막이 필요하다.
도 1에서, 여러층의 비아(V1～Vn-1)는 적층된 비아체인(stacked via chain) 구조가 된다.
그리고, 도 2에 도시된 것처럼, 최하단 메탈(M1)에 적층된 비아체인(V1～Vn-1)으로 연결된 메탈들(M2～Mn-1)이 위치하고, 이웃하는 적층된 비아체인(V1～Vn-1) 은 최상단 메탈(Mn)에 동시에 연결되고, 최상단 메탈(Mn)에는 적층된 비아체인(V1～Vn-1)의 저항 측정을 위한 제1 및 제2패드(P1, P2)가 연결된다.
도 1 및 도 2에서, 다층의 메탈과 다층의 비아로 이루어진 테스트패턴이 형성되며, 특히 비아들이 체인 형태로 적층된 구조가 되어 적층형 비아체인테스트패턴(Stacked via chain test pattern)이라고 한다.
위와 같은 적층형 비아체인테스트패턴에서의 불량분석은 최상단 메탈(Mn)에 연결된 제1패드(P1)와 제2패드(P2)에 소정 전압을 인가하여 두 패드에 연결된 적층된 비아체인의 저항을 측정하므로써 가능하다.
그러나, 종래기술은 적층되는 비아체인(Via chain)의 갯수가 많아질수록 소프트 비아 페일(soft via fail), 즉 저항증가에 따른 불량분석이 어렵다. 그 이유는 적층된 비아체인의 갯수가 많아질수록 절연막의 총두께가 증가하게 되어 정확한 단면분석이 어렵기 때문이다.
또한, 완전 단선에 의한 전압콘트라스트(Voltage contrast), 즉 FIB 분석방법의 경우에도, 다층 메탈로 인한 하층 불량이 발생할 때는 불량 위치를 정확하게 파악하기가 어렵다.
또한, 적층된 비아체인의 불량을 최상단 메탈 공정을 진행한 후에 분석이 가능하기 때문에 많은 시간이 소요된다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 제안된 것으로, 각 층별로 패드를 연결하여 배선을 한층씩 올리면서 적층된 비아체인을 연속하여 측정할 수 있는 방법으로 공정 진행시 불량을 분석할 수 있는 적층형 비아체인테스트패턴및 그를 이용한 불량분석 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기위한 본 발명의 적층형 비아체인테스트패턴은 각 층마다 제1패드가 구비된 제1패드 비아체인, 각 층마다 제4패드가 구비된 제4패드 비아체인, 및 상기 제1패드 비아체인 및 제4패드 비아체인과 전기적으로 연결되며, 각 층마다 제2패드가 일 단부에 구비되고 각 층마다 제3패드가 다른 단부에 구비된 중앙 비아체인을 포함하는 것을 특징으로 하고, 상기 각 패드비아체인은 각각 최하단 메탈과 최상단 메탈, 상기 최하단 메탈과 최상단 메탈 사이에 다층의 비아와 다층의 중간 메탈의 적층형 비아체인 구조를 이루고, 상기 각 층별 메탈에 해당 패드가 연결되는 것을 특징으로 한다.
그리고, 본 발명의 적층형 비아체인 테스트패턴의 불량분석 방법은 이웃하는 최하단 메탈을 형성하는 단계;
상기 일측의 최하단 메탈의 일단부에 연결되고 각 층마다 제1패드가 구비된 적층형 제1패드 비아체인, 상기 일측의 최하단 메탈의 다른 단부에 연결되고 각 층마다 제2패드가 구비된 적층형 제2패드 비아체인, 상기 제2패드 비아체인에 인접하여 상기 타측의 최하단 메탈의 다른 단부에 연결되고 각 층마다 제3패드가 구비된 제3패드 비아체인 및 상기 타측의 최하단 메탈의 일 단부에 연결되고 각 층마다 제4패드가 구비된 제4패드 비아체인을 동시에 형성하는 단계, 및 상기 각 패드 비아체인의 최상위 비아체인에 각각 연결되는 최상단 메탈을 형성하는 단계를 포함하고, 상기 패드비아체인들의 각 층별로 상기 제2패드와 제3패드에 프로브를 연결하고 상기 제1패드와 제4패드의 저항을 읽는 것으로 불량을 분석하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 적층형 비아체인테스트패턴의 구조를 도시한 도면으로서, 도 3의 비아체인테스트패턴은 A에서 B 방향으로 전류를 흘러 적층된 비아의 저항을 측정할 수 있도록 한 테스트패턴이다. 그리고, 도 4는 도 3의 평면도로서, 메탈은 편의상 Mn만 도시하였다.
도 3에 도시된 바와 같이, 메탈배선 형성 전까지의 공정이 완료된 기판(도시 생략)이 제공되고, 다중 메탈배선 공정으로 스크라이브라인이나 제품이 형성되지 않는 부분의 테스트 패턴 영역에 적층형 비아체인 테스트패턴이 형성된다.
자세히 살펴보면, 적층형 비아체인 테스트패턴은, 각 층마다 제1패드(P1)가 구비된 제1패드 비아체인(101), 각 층마다 제4패드(P4)가 구비된 제4패드 비아체인(102), 제1패드 비아체인(101) 및 제4패드 비아체인과 전기적으로 연결되며, 각 층마다 제2패드(P2)가 일 단부에 구비되고 각 층마다 제3패드(P3)가 다른 단부에 구비된 중앙 비아체인(103)으로 이루어진다.
각 패드 비아체인은 최하단 메탈(M1) 형성후에 최하단 메탈(M1)에 연결되는 제1비아체인(V1)을 형성하고, 제1비아체인(V1) 상에 제2메탈(M2)을 형성한다. 이러한 방법으로, 제2메탈(M2), 제2비아체인(V2), 제3메탈(M3), 제3비아체인(V3)...,n-1 메탈(Mn-1), n-1 비아체인 (Vn-1) 및 최상단 메탈(Mn)까지 형성하여 총 n-1층의 비아체인(V1～Vn-1)으로 이루어진 비아체인테스트패턴을 구성한다. 따라서, 최하단 메탈(M1)과 최상부 메탈(Mn) 사이에 적층된 비아체인 n-1개가 연결되어 있다.
각 층의 메탈은 각각 메탈과 동일한 형태의 제1 내지 제4패드로 각 층마다 단자가 연결되어 있으나, 각각의 패드와 패드를 연결시키지 않고 단선시켜 놓는다. 바람직하게, 최하단 메탈과 최상단 메탈을 제외한 중간층 메탈(M2～Mn-1)에 각각 제1 내지 제n-1패드를 연결하여 바깥쪽으로 연결하고, 바깥쪽으로 연결된 패드(최상부 적층된 n-1 비아를 연결하는 패드 제외)는 패드와 패드 사이 층간 비아콘택을 형성하지 않는다. 그리고, 중간층 메탈에 연결된 패드들은 측정시 프로브 콘택(Probe contact)을 통하여 각 메탈을 연결한다.
((측정방법))
제1비아체인(V1)의 체인저항 측정방법은, 제2메탈(M2)까지 진행한 후, 제2메탈(M2)에 연결되어 있는 제2패드(P2)와 제3패드(P3)에 프로브(측정장비의 측정단자)를 연결하고, 제1패드(P1)와 제4패드(P4)의 저항을 읽는다.
다음으로, 제1비아비아체인과 제2비아체인이 적층된 비아체인의 저항 측정방법은 제3메탈(M3)까지 진행한 후 제3메탈(M3)에 연결된 제2패드(P2)와 제3패드(P3)에 프로브를 콘택하고, 제1패드(P1)와 제4패드(P4)의 저항을 읽는다.
이상과 같은 방법으로 제1비아, 제1비아～제1N-1비아의 적층된 비아체인의 저항을 순차적으로 측정할 수 있다.
도 4를 참조하면, 제1패드(P1)와 제4패드(P4)의 두 개 단자에서 적층된 비아체인을 측정할 수 있는데 이때 제2패드(P2)와 제3패드(P3)는 프로브(Probe)를 연결 하여 콘택시키므로써 최상부 메탈의 역할을 할 수 있도록 하는 패드이다. 따라서, 각 층을 진행하면서 제1비아 체인패턴, 제1비아+제2비아 체인패턴, 제1비아+제2비아+...,제1n-1비아 체인패턴의 적층된 비아체인의 저항을 읽을 수 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명은 적층된 비아체인의 소프트비아체인불량분석을 위한 테스트패턴으로서, 각 층별로 패드를 연결하여 배선을 한층씩 올려가면서 적층된 비아체인을 연속하여 측정할 수 있는 효과가 있다.
Claims (8)
- 각 층마다 제1패드가 구비된 제1패드 비아체인;각 층마다 제4패드가 구비된 제4패드 비아체인; 및상기 제1패드 비아체인 및 상기 제4패드 비아체인과 전기적으로 연결되며, 각 층마다 제2패드가 일 단부에 구비되고 각 층마다 제3패드가 다른 단부에 구비된 중앙 비아체인을 포함하되,상기 제1패드 비아체인, 상기 제4패드 비아체인 및 상기 중앙 비아체인의 각각은, 비아(via)에 의해 서로 연결되는 다층의 메탈을 포함하며,각 층의 상기 제1패드 내지 상기 제4패드는 상기 메탈에 연결되어 외부로 연장되어 형성되는 것을 특징으로 하는 적층형 비아체인 테스트패턴.
- 제1항에 있어서,상기 제1패드 비아체인, 상기 제4패드 비아체인 및 상기 중앙 비아체인의 각각은,각각 최하단 메탈과 최상단 메탈, 상기 최하단 메탈과 최상단 메탈 사이에 다층의 비아와 다층의 중간 메탈의 적층형 비아체인 구조를 이루고, 상기 각 층별 메탈에 패드가 각각 연결되는 것을 특징으로 하는 적층형 비아체인 테스트패턴.
- 제2항에 있어서,상기 제1패드 비아체인, 상기 제4패드 비아체인 및 상기 중앙 비아체인의 각각에서, 상기 중간 메탈에 연결된 패드들은 상기 최하단 메탈과 일부만 오버랩되고 바깥쪽으로 연결되는 것을 특징으로 하는 적층형 비아체인 테스트패턴.
- 제2항에 있어서,상기 제1패드 비아체인, 상기 제4패드 비아체인 및 상기 중앙 비아체인의 각각에서, 이웃하는 패드비아체인의 각 패드는 전기적으로 서로 단선되어 있는 것을 특징으로 하는 적층형 비아체인 테스트패턴.
- 제2항에 있어서,상기 중간 메탈에 연결된 패드들은, 프로브콘택을 통해 상기 메탈들을 연결하는 것을 특징으로 하는 적층형 비아체인 테스트패턴.
- 이웃하는 최하단 메탈을 형성하는 단계;일측의 상기 최하단 메탈의 일단부에 연결되고 각 층마다 제1패드가 구비된 적층형 제1패드 비아체인, 일측의 상기 최하단 메탈의 다른 단부에 연결되고 각 층마다 제2패드가 구비된 적층형 제2패드 비아체인, 상기 제2패드 비아체인에 인접하여 타측의 상기 최하단 메탈의 다른 단부에 연결되고 각 층마다 제3패드가 구비된 제3패드 비아체인 및 타측의 상기 최하단 메탈의 일 단부에 연결되고 각 층마다 제4패드가 구비된 제4패드 비아체인을 동시에 형성하는 단계; 및상기 제1패드 내지 제4패드 바아체인의 최상위에 위치하는 최상위 비아체인에 각각 연결되는 최상단 메탈을 형성하는 단계를 포함하고,상기 제1패드 내지 제4패드 바아체인의 각 층별로 상기 제2패드와 제3패드에 프로브를 연결하고 상기 제1패드와 제4패드의 저항을 읽는 것으로 불량을 분석하는 것을 특징으로 하는 적층형 비아체인테스트패턴의 불량분석 방법.
- 제6항에 있어서,상기 제1패드 내지 상기 제4패드 바아체인의 각각은,상기 최하단 메탈과 상기 최상단 메탈 사이에 다층의 비아와 다층의 중간 메탈의 적층형 비아체인 구조를 이루고, 상기 각 층별 메탈에 패드가 각각 연결되는 것을 특징으로 하는 적층형 비아체인 테스트패턴의 불량분석 방법.
- 제6항에 있어서,상기 제1패드 내지 상기 제4패드 바아체인의 각각은, 첫번째 층부터 최상부 층의 비아체인의 저항을 순차적으로 매층마다 각 층에 연결된 패드들을 이용하여 저항을 측정하는 것을 특징으로 하는 적층형 비아체인테스트패턴의 불량분석 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050134202A KR101167199B1 (ko) | 2005-12-29 | 2005-12-29 | 적층형 비아체인테스트패턴 및 그를 이용한 불량분석 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050134202A KR101167199B1 (ko) | 2005-12-29 | 2005-12-29 | 적층형 비아체인테스트패턴 및 그를 이용한 불량분석 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070071054A KR20070071054A (ko) | 2007-07-04 |
| KR101167199B1 true KR101167199B1 (ko) | 2012-07-24 |
Family
ID=38506253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050134202A KR101167199B1 (ko) | 2005-12-29 | 2005-12-29 | 적층형 비아체인테스트패턴 및 그를 이용한 불량분석 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101167199B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9291669B2 (en) | 2013-10-22 | 2016-03-22 | Samsung Electronics Co., Ltd. | Semiconductor device, test structure of the semiconductor device, and method of testing the semiconductor device |
| US9831139B2 (en) | 2016-01-18 | 2017-11-28 | Samsung Electronics Co., Ltd. | Test structure and method of manufacturing structure including the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104835802A (zh) * | 2014-02-07 | 2015-08-12 | 中芯国际集成电路制造(上海)有限公司 | 电迁移结构和电迁移测试方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050186689A1 (en) | 2004-02-20 | 2005-08-25 | Filippi Ronald G. | Method and structure for determining thermal cycle reliability |
-
2005
- 2005-12-29 KR KR1020050134202A patent/KR101167199B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050186689A1 (en) | 2004-02-20 | 2005-08-25 | Filippi Ronald G. | Method and structure for determining thermal cycle reliability |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9291669B2 (en) | 2013-10-22 | 2016-03-22 | Samsung Electronics Co., Ltd. | Semiconductor device, test structure of the semiconductor device, and method of testing the semiconductor device |
| US9831139B2 (en) | 2016-01-18 | 2017-11-28 | Samsung Electronics Co., Ltd. | Test structure and method of manufacturing structure including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20070071054A (ko) | 2007-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4774071B2 (ja) | プローブ抵抗値測定方法、プローブ抵抗値測定用パッドを有する半導体装置 | |
| US7105856B1 (en) | Test key having a chain circuit and a kelvin structure | |
| JP5019909B2 (ja) | 多層配線基板の検査方法 | |
| KR101167199B1 (ko) | 적층형 비아체인테스트패턴 및 그를 이용한 불량분석 방법 | |
| JP2008218441A (ja) | 多層配線基板及びその検査方法 | |
| US9502378B1 (en) | Printed circuit boards having blind vias, method of testing electric current flowing through blind via thereof and method of manufacturing semiconductor packages including the same | |
| JP4570446B2 (ja) | 半導体ウェハーおよびその検査方法 | |
| KR100583960B1 (ko) | 반도체 소자의 테스트 패턴 및 이를 이용한 테스트 방법. | |
| KR100295916B1 (ko) | 최소 영역 디자인 룰 측정을 위한 테스트 구조 및 그 방법 | |
| US20080252306A1 (en) | Displacement detection pattern for detecting displacement between wiring and via plug, displacement detection method, and semiconductor device | |
| JP5781819B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2011014703A (ja) | 半導体集積回路装置、及び半導体集積回路装置のテスト方法 | |
| JP2010003832A (ja) | 半導体装置及びその評価方法 | |
| KR100774623B1 (ko) | 금속배선의 연속성 검사를 위한 ｐｃｍ 테스트 패턴 | |
| KR100638042B1 (ko) | 캘빈 저항 검사용 패턴 및 이 패턴이 형성된 반도체 장치 | |
| JP6699215B2 (ja) | プリント配線板 | |
| KR101454924B1 (ko) | 평가용 샘플 인쇄회로기판 | |
| US20150262896A1 (en) | Evaluation element and wafer | |
| KR20050101857A (ko) | 반도체 소자의 적층 비아 체인 테스트 패턴 그룹 | |
| CN109273374B (zh) | 用于制程限制良率测试的方法及结构 | |
| CN113471173B (zh) | 测试结构及测试方法 | |
| KR100602097B1 (ko) | 반도체 소자 제조에 사용되는 비아 적층형 테스트 패턴레이아웃 | |
| JP7468164B2 (ja) | 配線基板、及びその検査方法 | |
| JP2005223227A (ja) | 半導体装置及び半導体装置評価方法 | |
| KR20130016765A (ko) | 반도체 소자의 전기특성 테스트용 박막 저항체 구비 전기적 연결 장치 및 그의 제작방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |