JP5404113B2 - 回路基板の良否判定方法 - Google Patents
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Description
第1プローブ,第2プローブおよび第3プローブの3本のプローブを備え、上記第1プローブを上記部品素子の一方の電極端子側に接触させ、上記第2プローブを上記部品素子の他方の電極端子側に接触させるとともに、上記第3プローブを上記検査時参照パターンに接触させた状態で、
上記第1プローブを高電位、上記第2プローブを低電位、上記第3プローブを上記部品素子の他方の電極端子と上記検査時参照パターンとの間における寄生容量をキャンセルするガード電位として上記第2プローブと同じ低電位とし、上記部品素子のインピーダンスZ12を測定する第1−第2プローブ間測定ステップと、
上記第3プローブを上記第2プローブと同じ低電位として、上記第1プローブと上記第3プローブとの間のインピーダンスZ13を測定する第1−第3プローブ間測定ステップと、
上記第3プローブを上記第1プローブと同じ高電位として、上記第2プローブと上記第3プローブとの間のインピーダンスZ23を測定する第2−第3プローブ間測定ステップとを実行し、
上記各インピーダンスZ12,Z13,Z23を、良品回路基板からあらかじめ測定された基準インピーダンスZ12ref,Z13ref,Z23refと比較することを特徴としている。
11,12,13 回路パターン(回路配線)
11a,11b ランド
14 検査時参照パターン(内層パターン)
20 インピーダンス測定手段
D 回路素子
P1,P2,P3 プローブ
Z12,Z13,Z23 インピーダンス測定値
Claims (3)
- 少なくとも一方の外層に電気的に独立して形成された複数の回路配線を有するとともに、内層もしくは他方の外層に上記各回路配線と静電的に結合する検査時参照パターンを備え、上記回路配線上に所定の部品素子が実装されている部品実装回路基板を被検査回路基板とし、上記部品素子の実装状態および上記回路配線間の電気的な良否を判定する回路基板の良否判定方法において、
第1プローブ,第2プローブおよび第3プローブの3本のプローブを備え、上記第1プローブを上記部品素子の一方の電極端子側に接触させ、上記第2プローブを上記部品素子の他方の電極端子側に接触させるとともに、上記第3プローブを上記検査時参照パターンに接触させた状態で、
上記第1プローブを高電位、上記第2プローブを低電位、上記第3プローブを上記部品素子の他方の電極端子と上記検査時参照パターンとの間における寄生容量をキャンセルするガード電位として上記第2プローブと同じ低電位とし、上記部品素子のインピーダンスZ12を測定する第1−第2プローブ間測定ステップと、
上記第3プローブを上記第2プローブと同じ低電位として、上記第1プローブと上記第3プローブとの間のインピーダンスZ13を測定する第1−第3プローブ間測定ステップと、
上記第3プローブを上記第1プローブと同じ高電位として、上記第2プローブと上記第3プローブとの間のインピーダンスZ23を測定する第2−第3プローブ間測定ステップとを実行し、
上記各インピーダンスZ12,Z13,Z23を、良品回路基板からあらかじめ測定された基準インピーダンスZ12ref,Z13ref,Z23refと比較することを特徴とする回路基板の良否判定方法。
- 上記各測定ステップを、上記第1−第2プローブ間測定ステップ→上記第1−第3プローブ間測定ステップ→上記第2−第3プローブ間測定ステップの順で実行することを特徴とする請求項1に記載の回路基板の良否判定方法。
- 上記検査時参照パターンが、電源層またはシールド層として形成されている内層パターンであることを特徴とする請求項1または請求項2に記載の回路基板の良否判定方法。
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