KR101454924B1 - 평가용 샘플 인쇄회로기판 - Google Patents

Abstract

본 발명은 평가용 샘플 인쇄회로기판에 관한 것으로서, 인쇄회로기판의 품질평가를 수행하는데 사용되도록 다양한 평가 영역을 구비함을 특징으로 한다. 본 발명은 다수의 비아홀로 이루어진 비아홀 샘플 내에서, 각 비아홀들이 차례로 단락되어 있는 열충격 내구시험 영역과, 다수의 비아홀로 이루어진 비아홀 샘플 내에서, 홀수번째 세로 라인에 있는 비아홀들이 서로 단락되어 제1단자에 연결되며 짝수번째 세로 라인에 있는 비아홀들이 서로 단락되어 제2단자에 연결되는 홀 대상 고온고습 내구 시험 영역과, 다수의 라인으로 이루어진 라인 샘플 내에서, 홀수번째 라인이 제3단자에 연결되며 짝수번째 라인이 제4단자에 연결되는 라인 대상 고온고습 내구시험 영역을 포함한다.

인쇄회로기판, 기판, 품질, 신뢰성, 비아홀, 패턴, 라인

Description

평가용 샘플 인쇄회로기판{PCB sample for evaluating quality}

본 발명은 평가용 샘플 인쇄회로기판에 관한 것이다.

일반적으로 인쇄회로기판(PCB)은 다수개의 전자소자, 예를 들어, 전도체, 홀, 패드, 절연체, 광중합체 레지스트 필름 등을 실장하여 이루어진다. 이러한 전자소자들은 상부에 위치된 상부층(layer)에 실장되며 되며, 각 층간에는 비아홀(bia hole)을 통해 연결되는 구조를 가진다. 또한 각 층은 패턴이 형성되어 있다.

도 1은 인쇄회로기판상에서 발견될 수 있는 결함의 예를 도시한 것으로서, 인쇄회로기판의 각 층 사이의 불량한 중첩(100), 2층(101)의 오정렬, 2개의 이웃한 트랙간의 협소한 간격(102), 2개의 전자소자 간의 브릿지(103), 너무 좁은 트랙(104) 또는 단절된 트랙(105) 등의 결함이 있을 수 있다.

따라서 인쇄회로기판의 신뢰성 평가(품질평가)가 중요시되는데, 각종 전자소자가 실장된 인쇄회로기판(이하, '전장품'이라 함, 도 2)를 가지고서는, 인쇄회로기판만의 신뢰성을 평가하기가 매우 힘들며, 반면에 전자소자가 실장되지 않은 인쇄회로기판(도 3)만을 가지고 평가하기에도 회로가 너무 복잡하고 업체별로 정량적 또는 객관적으로 평가를 수행할 수가 없어 거의 인쇄회로기판의 품질관리가 이루어 지지 않고 있는 것이 현 수준이다.

그런데, 최근에 전장품의 품질 및 원가경쟁력 향상을 위해 관리를 잘 안하던 부품의 요소기술까지 확대하여 개발에 나서고 있다. 특히, 전자소자가 실장 안된 인쇄회로기판은 중요 부품임에도 불구하고 관리를 잘 안하고 있어 내구품질에 영향을 주고 있으며, 신뢰성 품질을 평가할 수 있는 방법이 없어 정확한 품질 수준을 알 수 없는 문제가 있다.

본 발명은 인쇄회로기판의 품질평가를 정량적, 객관적으로 수행하기 위한 평가용 샘플 인쇄회로기판을 제안한다.

본 발명은 다수의 비아홀로 이루어진 비아홀 샘플 내에서, 각 비아홀들이 차례로 단락되어 있는 열충격 내구시험 영역과, 다수의 비아홀로 이루어진 비아홀 샘플 내에서, 홀수번째 세로 라인에 있는 비아홀들이 서로 단락되어 제1단자에 연결되며 짝수번째 세로 라인에 있는 비아홀들이 서로 단락되어 제2단자에 연결되는 홀 대상 고온고습 내구 시험 영역과, 다수의 라인으로 이루어진 라인 샘플 내에서, 홀수번째 라인이 제3단자에 연결되며 짝수번째 라인이 제4단자에 연결되는 라인 대상 고온고습 내구시험 영역을 포함한다.

상기 열충격 내구시험 영역에서, 각 비아홀 샘플의 첫번째 비아홀과 마지막 비아홀 사이에 저항계를 연결함으로써, 열충격 시험에 의한 저항 변화를 감지함을 특징으로 한다.

상기 홀 대상 고온고습 내구 시험 영역에서, 상기 제1단자와 제2단자 사이에 저항계 및 DC전원을 연결함으로써, 고온고습 시험에 의한 저항 변화를 감지함을 특징으로 한다.

상기 라인 대상 고온고습 내구시험 영역에서, 상기 제3단자와 제4단자 사이에 저항계 및 DC전원을 연결함으로써, 고온고습 시험에 의한 저항 변화를 감지함을 특징으로 한다.

상기 평가용 샘플 회로기판은, 다양한 반도체 패턴의 리드가 형성된 솔더링 시험 영역과, 각 층에 연결된 고전압 인가단자가 형성된 고전압 시험 영역을 더 포함한다.

본 발명의 평가용 샘플 인쇄회로기판을 이용하여 신뢰성 수준을 쉽게 평가할 수 있으며, 여러 가지 원자재를 비교 평가하면서 글로벌 아웃 소싱을 통한 원가 절감을 추진할 수 있다. 또한, 인쇄회로기판 선정 시에 평가 자료로서 유용하게 사용될 수 있다.

이하, 본 발명의 바람직한 실시 예들의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 하기에서 각 도면의 구성요소들에 참조부호를 부가함에 있어 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.

도 4는 본 발명의 실시 예에 따른 평가용 샘플 회로기판의 예를 도시한 그림으로서, 도 4(a) 평가용 샘플 회로기판의 설계도를 도시한 그림이고, 도 4(b)는 평가용 샘플 회로기판의 실제 샘플 사진을 도시한 그림이다.

본 발명의 평가용 샘플 인쇄회로기판은 전장품에 사용되는 인쇄회로기판의 모든 비아홀의 크기, 라인간격, 패턴이 설계되어 있어 전장품으로 사용되는 어떠한 인쇄회로기판의 신뢰성 평가에 사용될 수 있도록 하였다.

이를 위하여 평가용 샘플 인쇄회로기판(200)은 도 4와 같이 총 5가지의 신뢰성 시험 평가를 할 수 있도록 5가지의 영역(210,220,230,240,250)으로 설계된다. 즉, 열충격 내구 시험 영역(210), 홀 대상(hole to hole) 고온고습 내구 시험 영역(220), 라인 대상(line to line) 고온고습 내구 시험 영역(230), 솔더링 시험 영역(240), 고전압 시험 영역(250)으로 설계된다. 이들 각 영역이 하나의 샘플 인쇄회로기판에 형성될 수 있으며, 일부만이 하나의 샘플 인쇄회로기판에 형성될 수 있다. 예컨대, 열충격 내구 시험 영역, 홀 대상(hole to hole) 고온고습 내구 시험 영역, 라인 대상(line to line) 고온고습 내구 시험 영역만이 하나의 샘플 인쇄회로기판에 형성될 수 있다.

우선, 열충격 내구 시험을 위해 설계되는 열충격 내구 시험 영역(210)을 도 5와 함께 설명한다.

다층의 인쇄회로기판은 여러 층으로 구성되기 때문에 층간 회로적 연결을 위해 비아홀을 이용하는데, 이러한 비아홀은 크랙(crack)에 의한 단선 불량이 많아 열충격에 약할 수 있다. 따라서 열충격 시험을 통해 인쇄회로기판의 신뢰성을 평가한다.

이를 위하여 열충격 내구 시험 영역(210)은 전장품에 사용될 수 있는 모든 비아홀의 홀크기 및 홀간격을 갖는 비아홀 샘플들로 형성된다. 본 발명의 실시 예에서는 [표 1]에 기재한 바와 같이 총 6개의 비아홀 샘플들이 형성되는데, [표 1]에 기재된 홀크기 및 홀간격 이외에도 열충격 내구 시험 평가자의 시험 항목에 따라 다른 홀크기 및 홀간격을 갖는 비아홀 샘플이 열충격 내구 시험 영역에 형성될 수 있다.

[표 1]

비아홀 샘플 No	홀크기(mm)	홀간격(mm)
1	0.8	1.8
2	1.0	1.8
3	1.2	1.8
4	0.35	0.8
5	0.40	0.8
6	0.45	0.8

상기 각 비아홀 샘플들은 그 내부의 비아홀들이 서로 전기적으로 단락 연결되도록 설계되도록 한다. 도 5를 보면, 비아홀 샘플 내의 각각의 비아홀들이 차례로 단락 연결되어 있어, 한 개의 비아홀이라도 단선 시에 저항계(213)로 쉽게 불량 위치를 확인할 수 있도록 하였다.

열충격 내구 시험 영역에 열충격을 가한 후 각 비아홀 샘플의 양측 끝단에 저항계(213)를 연결하여 저항 변화를 검사한다면, 불량 위치를 쉽게 확인할 수 있다. 예를 들어, 열충격에 의해 제1비아홀 샘플 내의 어떤 비아홀간에 단선이 발생하면, 제1비아홀 샘플의 첫번째 비아홀에 연결된 접속단자(211)와 마지막 비아홀 사이에 연결되는 접속단자(212) 사이에 연결된 저항계(213)에서 저항 변화를 감지할 수 있고 이를 통해 열충격에 의해 제1샘플 비아홀 내부에서 단선이 발생하였음을 알 수 있다. 상기 첫번째 비아홀과 마지막 비아홀에는 각각 접속단자(211,212)를 따로 구비하여 저항계(213)와의 연결이 쉽도록 한다.

다음으로, 홀 대상(hole to hole) 고온고습 내구 시험 영역(220)을 도 6과 함께 설명한다.

전장품이 집적화되고 있는 추세에 인쇄회로기판도 점점 패턴간, 비아홀 간격이 좁아지고 있으나 이에 대한 신뢰성 확보가 어려운 것이 현실이다.

이를 위하여 홀 대상 고온고습 내구 시험 영역(220)은 전장품에 사용되어 지는 모든 비아홀의 홀크기 및 홀간격을 갖는 샘플들로 형성된다. 본 발명의 실시 예에서는 [표 2]에 기재한 바와 같이 총 4개의 비아홀 샘플들이 형성되는데, [표 2]에 기재된 홀크기 및 홀간격 이외에도 홀 대상 고온고습 내구 시험 평가자의 시험 항목에 따라 다른 홀크기 및 홀간격을 갖는 비아홀 샘플들이 홀 대상 고온고습 내구 시험 영역에 형성될 수 있다.

[표 2]

비아홀 샘플 No	홀크기(mm)	홀간격(mm)
1	0.35	0.75
2	0.35	0.95
3	0.35	1.00
4	0.35	1.05

상기 각 비아홀 샘플들은 그 내부의 비아홀들이 두 종류의 극성을 가지도록 설계한다. 도 6을 보면, 예를 들어, 제4비아홀 샘플의 경우, 홀수번째 세로 라인에 있는 비아홀들은 서로 단락되어 제1단자(221)에 연결되며, 짝수번째 가로 라인에 있는 비아홀들은 서로 단락되어 제2단자(222)에 연결되도록 설계함으로써, 제4비아홀 샘플 내부에 있는 비아홀들이 두 종류의 극성을 가지도록 한다.

따라서 홀 대상 고온고습 내구 시험을 할 때, DC전원의 플러스 전극을 저항계(223)를 거쳐 비아홀 샘플의 제1단자(221)에 연결하고 DC전원의 마이너스 전극을 비아홀 샘플의 제2단자(222)에 연결하고, 플러스 전극과 제1단자(221) 사이에 저항계(223)를 연결함으로써, 저항의 변화를 감지함으로써 인쇄회로기판의 절연 상태를 검사할 수 있다.

다음으로, 라인 대상(line to line) 고온고습 내구 시험 영역(230)을 도 7과 함께 설명한다.

전장품이 집적화되고 있는 추세에 인쇄회로기판도 점점 패턴간, 비아홀 간격이 좁아지고 있으나 이에 대한 신뢰성 확보가 어려운 것이 현실이다.

이를 위하여 라인 대상 고온고습 내구 시험 영역(230)은 전장품에 사용되어 지는 모든 패턴 라인의 라인굵기 및 라인간격을 갖는 샘플들로 형성되며, 4층 인쇄 회로기판 기준으로 각 층간에 절연 상태를 평가할 수 있도록 설계된다.

본 발명의 실시 예에서는 [표 3]에 기재한 바와 같이 총 3개의 라인 샘플들이 형성되는데, [표 3]에 기재된 라인굵기 및 라인간격 이외에도 라인 대상 고온고습 내구 시험 평가자의 시험 항목에 따라 다른 라인굵기 및 라인간격을 갖는 라인 샘플이 라인 대상 고온고습 내구 시험 영역에 형성될 수 있다.

[표 3]

라인 샘플 No	라인굵기(mil)	라인간격(mil)
1	4	4
2	5	5
3	6	6

상기 각 라인 샘플들은 그 내부의 라인들이 두 종류의 극성을 가지도록 설계한다. 도 7을 보면, 예를 들어, 제1라인 샘플의 경우, 홀수번째에 있는 라인들은 플러스 단자인 제3단자(231)에 연결되며, 짝수번째에 있는 라인들은 마이너스 단자인 제4단자(232)에 연결되도록 설계함으로써, 제4라인 샘플 내부에 있는 라인들이 두 종류의 극성을 가지도록 한다. 마찬가지로 제2라인 샘플, 제3라인 샘플도 동일하게 설계한다.

따라서 라인 대상 고온고습 내구 시험을 할 때, DC전원의 플러스 전극을 저항계(233)를 통한 후 라인 샘플의 제3단자에 연결하고 DC전원의 마이너스 전극을 라인 샘플의 제4단자에 연결하며, 플러스 전극과 제3단자 사이에 저항계를 연결함으로써, 저항의 변화를 감지함으로써 인쇄회로기판의 각 라인간에 절연 상태를 검사할 수 있다.

한편, 각 층별 패턴이 상기와 같이 동일하게 설계하고, 각 층별의 단자를 비 아홀을 통해 상층으로 뽑아내어 각 층별 단자(231,235,236,237)에 연결하고 이를 저항계에 연결함으로써, 각 층의 절연 상태도 검사할 수 있다.

다음으로, 솔더링 시험을 위해 설계되는 솔더링 시험 영역(240)을 도 8과 함께 설명한다.

다양한 전자소자의 파인 패턴의 리드 등의 납땜성을 평가할 수 있도록 설계된다. 이는 전자소자를 실장하는 업체의 작업성을 고려한 패턴으로서 용이하게 사용된다. 따라서 솔더링 시험 영역은 다양한 반도체의 리드 형태로서 다양한 패턴을 갖는 리드 등의 다수의 솔더링 샘플로 이루어지는데, 예컨대, FPGA 반도체, QFP 반도체와 같은 다양한 반도체의 리드를 구현하여 리드 솔더링 접합성을 평가할 수 있도록 한다. 도 9는 이러한 솔더링 시험 영역에서 솔더링 테스트 후의 평가 사진을 도시한 것으로서, 다양한 형태의 솔더링이 테스트될 수 있음을 알 수 있다.

다음으로, 고전압 시험을 위해 설계되는 고전압 시험 영역(250)을 도 10과 함께 설명한다.

다층의 인쇄회로기판은 여러 층으로 구성되기 때문에 인쇄회로기판의 이들 적층간(1층,2층,3층,4층) 일시적인 고전압에 대한 층간의 내성 평가를 할 수 있도록 설계한다. 이를 위하여 각 층에 연결시킨 고전압 인가단자를 상부층에 구비하여, 각 고전압 인가단자에 고전압을 인가하여 절연 내성을 평가한다. 각 층에 단락되는 각 고전압 인가단자는 비아홀 등을 통해 관통하여 각 층과 연결된다.

3층과 4층간 고전압에 대한 절연 내성 평가를 하고자 하는 경우, 3층 고전압 인가단자와 4층 고전압 인가단자 사이에 고전압을 인가하여, 3층과 4층간의 고전압 절연 내성 평가를 한다.

한편, 고전압 시험 영역은 전장품의 집적화에 따른 인쇄회로기판의 적층이 증가함에 따라 대응이 가능하다. 본 발명의 실시 예에서는 4층 기준으로 설계되었으나 평가자의 시험 목적에 따라 증감될 수 있다.

상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 본 발명의 특허 범위는 상기 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위뿐 아니라 균등 범위에도 미침은 자명할 것이다.

도 1은 인쇄회로기판상에서 발견될 수 있는 결함의 예를 도시한 그림이다.

도 2는 각종 전자소자가 실장된 인쇄회로기판의 사진이다.

도 3은 전자소자가 실장되지 않은 인쇄회로기판의 사진이다.

도 4는 본 발명의 실시 예에 따른 평가용 샘플 회로기판의 예를 도시한 그림이다.

도 5는 본 발명의 실시 예에 따른 열충격 내구시험 영역을 도시한 그림이다.

도 6은 본 발명의 실시 예에 따른 홀 대상 고온고습 내구시험 영역을 도시한 그림이다.

도 7은 본 발명의 실시 예에 따른 라인 대상 고온고습 내구시험 영역을 도시한 그림이다.

도 8은 본 발명의 실시 예에 따른 솔더링 시험 영역을 도시한 그림이다.

도 9는 본 발명의 실시 예에 따른 솔더링 시험 영역에서 솔더링 평가가 이루어진 모습을 도시한 사진이다.

도 10은 본 발명의 실시 예에 따른 고전압 시험 영역을 도시한 그림이다.

*도면의 주요 부분에 대한 부호의 설명*

200: 평가용 샘플 인쇄회로기판 210: 열충격 내구 시험 영역

220: 홀 대상 고온고습 내구시험 영역 230: 라인 대상 고온고습 내구시험 영역

240: 솔더링 시험 영역 250: 고전압 시험 영역

Claims (6)

1. 전장품에 사용될 수 있는 서로 다른 모든 비아홀의 홀크기 및 홀간격을 갖는 다수의 비아홀로 이루어진 다수의 비아홀 샘플 내에서, 상기 각 비아홀 샘플 내의 각 비아홀들이 차례로 단락 연결되고, 열충격 내구 시험시 상기 각 비아홀 샘플에 열충격이 가해진 이후 상기 각 비아홀 샘플의 양측 끝단에 저항계를 연결함으로써 상기 저항계에서 감지되는 저항변화를 측정하여 상기 각 비아홀 샘플 내부의 단선 여부를 시험하는 열충격 내구시험 영역;

   상기 각 비아홀 샘플 내에서, 홀수번째 세로 라인에 있는 비아홀들이 서로 단락되어 제1단자에 연결되고 짝수번째 세로 라인에 있는 비아홀들이 서로 단락되어 제2단자에 연결되어, 홀 대상 고온고습 내구 시험시 DC전원의 (+)전극을 상기 각 비아홀 샘플의 제1단자에 각각 연결하고 DC전원의 (-)전극을 상기 각 비아홀 샘플의 제2단자에 각각 연결하는 한편 상기 DC전원의 (+)전극과 상기 제1단자 사이에 저항계를 연결한 상태에서 상기 저항계를 통해 감지되는 저항변화를 측정하여 상기 각 비아홀 샘플 내부의 절연상태 여부를 시험하는 홀 대상 고온고습 내구 시험 영역;

   전장품에 사용될 수 있는 서로 다른 모든 패턴 라인의 라인굵기 및 라인간격을 갖는 다수의 라인으로 이루어진 다수의 라인 샘플 내에서, 상기 각 라인 샘플 내의 홀수번째 라인이 (+)단자인 제3단자에 연결되고 짝수번째 라인이 (-)단자인 제4단자에 연결되어 상기 각 라인 샘플 내에 있는 라인들이 서로 다른 두 종류의 극성을 가지도록 연결한 상태에서, 라인 대상 고온고습 내구 시험시 DC전원의 (+)전극을 상기 각 라인 샘플의 제3단자와 연결하고, DC전원의 (-)전극을 상기 각 라인 샘플의 제4단자와 연결하는 한편 상기 DC전원의 (+)전극과 상기 제3단자 사이에 저항계를 연결함으로써 상기 저항계에서 감지되는 저항변화를 측정하여 상기 각 라인 샘플 내부의 각 라인 간의 절연상태 여부를 시험하는 라인 대상 고온고습 내구시험 영역;을 포함하는 평가용 샘플 인쇄회로기판.
2. 제1항에 있어서, 상기 열충격 내구시험 영역에서, 각 비아홀 샘플의 첫번째 비아홀과 마지막 비아홀 사이에 저항계를 연결함으로써, 열충격 시험에 의한 저항 변화를 감지함을 특징으로 하는 평가용 샘플 인쇄회로기판.
3. 제1항에 있어서, 상기 홀 대상 고온고습 내구 시험 영역에서, 상기 제1단자와 제2단자 사이에 저항계 및 DC전원을 연결함으로써, 고온고습 시험에 의한 저항 변화를 감지함을 특징으로 하는 평가용 샘플 인쇄회로기판.
4. 제1항에 있어서, 상기 라인 대상 고온고습 내구시험 영역에서, 상기 제3단자 와 제4단자 사이에 저항계 및 DC전원을 연결함으로써, 고온고습 시험에 의한 저항 변화를 감지함을 특징으로 하는 평가용 샘플 인쇄회로기판.
5. 제1항에 있어서, 상기 제3단자 및 제4단자는 각 층별로 형성되어 있는 평가용 샘플 인쇄회로기판.
6. 제1항에 있어서, 상기 평가용 샘플 회로기판은,

   다양한 반도체 패턴의 리드가 형성된 솔더링 시험 영역;

   각 층에 연결된 고전압 인가단자가 형성된 고전압 시험 영역

   을 더 포함하는 평가용 샘플 인쇄회로기판.

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