JP2002280428A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 高周波信号の減衰或いは電圧降下の影響を排
除して、正確な測定を可能とする。 【解決手段】 複数の素子形成領域の夫々にパターンを
一括して形成し、各素子形成領域毎に回路を構成する半
導体装置の製造方法において、複数の素子形成領域内に
所定のパターン及びパッドを形成して回路を構成し、併
せて素子形成領域間に前記回路と接続されたパッドを形
成し、前記素子形成領域内のパッドと素子形成領域間の
パッドとの夫々にプローブを接触させて、この素子形成
領域間に設けられたパッドを同軸ケーブルの接地用或い
はケルビン接続のセンシングポイントとして用いること
によって、高周波信号の減衰或いは電圧降下の影響を排
除して、正確な測定を行うことができる。
除して、正確な測定を可能とする。 【解決手段】 複数の素子形成領域の夫々にパターンを
一括して形成し、各素子形成領域毎に回路を構成する半
導体装置の製造方法において、複数の素子形成領域内に
所定のパターン及びパッドを形成して回路を構成し、併
せて素子形成領域間に前記回路と接続されたパッドを形
成し、前記素子形成領域内のパッドと素子形成領域間の
パッドとの夫々にプローブを接触させて、この素子形成
領域間に設けられたパッドを同軸ケーブルの接地用或い
はケルビン接続のセンシングポイントとして用いること
によって、高周波信号の減衰或いは電圧降下の影響を排
除して、正確な測定を行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、ウェハの状態で行う半導体装置の特
性試験に適用して最も有効な技術に関するものである。
方法に関し、特に、ウェハの状態で行う半導体装置の特
性試験に適用して最も有効な技術に関するものである。
【０００２】
【従来の技術】半導体装置の製造では、単結晶シリコン
等のウェハに設けられた複数の素子形成領域に、半導体
素子或いは配線パターンを一括して形成して所定の回路
を構成し、隣接する素子形成領域間のスクライビング領
域にてウェハを切断して、夫々の素子形成領域を個々の
半導体チップとして分離するダイシングを行い、こうし
て分離された個々の半導体チップが、例えばベース基板
或いはリードフレームに固定するダイボンディング及び
ワイヤボンディング等の実装工程を経て、樹脂封止等が
行なわれ半導体装置として完成する。
等のウェハに設けられた複数の素子形成領域に、半導体
素子或いは配線パターンを一括して形成して所定の回路
を構成し、隣接する素子形成領域間のスクライビング領
域にてウェハを切断して、夫々の素子形成領域を個々の
半導体チップとして分離するダイシングを行い、こうし
て分離された個々の半導体チップが、例えばベース基板
或いはリードフレームに固定するダイボンディング及び
ワイヤボンディング等の実装工程を経て、樹脂封止等が
行なわれ半導体装置として完成する。
【０００３】前記ダイシングに先立って、規格外の半導
体チップを実装工程から排除するために、形成された回
路の特性を測定するプローブ試験が行われる。なお、ウ
ェハ状態での試験については、例えば特開平１１‐３３
０１７６号公報に、素子形成領域間に設けた配線によっ
て各素子形成領域の回路を共通接続し一括して試験する
技術が開示されている。
体チップを実装工程から排除するために、形成された回
路の特性を測定するプローブ試験が行われる。なお、ウ
ェハ状態での試験については、例えば特開平１１‐３３
０１７６号公報に、素子形成領域間に設けた配線によっ
て各素子形成領域の回路を共通接続し一括して試験する
技術が開示されている。
【０００４】これに対して素子形成領域の回路を個別に
試験する場合には、図１に示すように、ウェハ１の前記
素子形成領域に形成された回路の信号用のパッド２にプ
ローブ３と呼ばれる針状の接触子の先端を接触させてプ
ローブを前記回路に電気的に導通させ、プローブ３の後
端に取り付けた同軸ケーブル４或いはマイクロストリッ
プライン等の伝送線路によってプローブ３を測定装置５
に接続し、前記回路と測定装置５との間で測定信号の伝
送を行うことによって測定が行われている。
試験する場合には、図１に示すように、ウェハ１の前記
素子形成領域に形成された回路の信号用のパッド２にプ
ローブ３と呼ばれる針状の接触子の先端を接触させてプ
ローブを前記回路に電気的に導通させ、プローブ３の後
端に取り付けた同軸ケーブル４或いはマイクロストリッ
プライン等の伝送線路によってプローブ３を測定装置５
に接続し、前記回路と測定装置５との間で測定信号の伝
送を行うことによって測定が行われている。
【０００５】
【発明が解決しようとする課題】プローブ３は同軸ケー
ブル４の内部導体４ａによって測定装置５に接続されて
いる。しかし、同軸ケーブル４の内部導体４ａをシール
ドする外部導体４ｂの一端は測定装置５側で接地電位に
接続されているが、測定される回路側の外部導体４ｂの
他端では、プローブ３の接続される信号パッド２の近く
に接地用のパッドが設けられていない場合が多いため、
接地電位に接続されていない。
ブル４の内部導体４ａによって測定装置５に接続されて
いる。しかし、同軸ケーブル４の内部導体４ａをシール
ドする外部導体４ｂの一端は測定装置５側で接地電位に
接続されているが、測定される回路側の外部導体４ｂの
他端では、プローブ３の接続される信号パッド２の近く
に接地用のパッドが設けられていない場合が多いため、
接地電位に接続されていない。
【０００６】例えば、高周波信号の伝送では信号の入力
側と出力側との双方でインピーダンスが例えば５０Ω等
に整合している必要があるが、前記測定では、測定され
る回路側でシールドが接地電位に接続されていないた
め、回路側のインピーダンスが整合しない場合が多い。
この結果、高周波信号の減衰が生じてしまい正確な測定
が困難となる。
側と出力側との双方でインピーダンスが例えば５０Ω等
に整合している必要があるが、前記測定では、測定され
る回路側でシールドが接地電位に接続されていないた
め、回路側のインピーダンスが整合しない場合が多い。
この結果、高周波信号の減衰が生じてしまい正確な測定
が困難となる。
【０００７】同様に、パッドから測定装置まで伝送路の
抵抗、例えばプローブとパッドとの接触抵抗或いは同軸
ケーブルの抵抗等による電圧降下が測定に影響を与える
場合がある。例えばハードディスクドライブのディスク
或いはアームの駆動用モータの駆動装置ではモータで消
費される電流が駆動装置内を流れるために、比較的大電
流を流した試験が行われ、こうした大電流の試験では、
伝送路の抵抗による電圧降下が無視できない影響を与え
る。
抵抗、例えばプローブとパッドとの接触抵抗或いは同軸
ケーブルの抵抗等による電圧降下が測定に影響を与える
場合がある。例えばハードディスクドライブのディスク
或いはアームの駆動用モータの駆動装置ではモータで消
費される電流が駆動装置内を流れるために、比較的大電
流を流した試験が行われ、こうした大電流の試験では、
伝送路の抵抗による電圧降下が無視できない影響を与え
る。
【０００８】こうした影響を排除する方法としてケルビ
ン接続が考えられ、ケルビン接続による測定では図２に
示す例のように、ウェハ１の前記素子形成領域に形成さ
れた回路の電源信号用のパッド２にプローブ３の先端を
接触させてプローブ３を前記回路に電気的に導通させ、
プローブ３の後端に取り付けたフォーシングの伝送線路
６によってプローブ３を差動増幅器７の出力に接続す
る。差動増幅器７の入力には、電源からの設定電圧Ｖｉ
ｎとセンシングの伝送線路８を介してセンシングポイン
トの電圧Ｖｓとを入力し、電圧降下を見込んでセンシン
グポイントの電圧Ｖｓが設定電位Ｖｉｎと等しくなるよ
うに、差動増幅器の出力電圧を調節する。
ン接続が考えられ、ケルビン接続による測定では図２に
示す例のように、ウェハ１の前記素子形成領域に形成さ
れた回路の電源信号用のパッド２にプローブ３の先端を
接触させてプローブ３を前記回路に電気的に導通させ、
プローブ３の後端に取り付けたフォーシングの伝送線路
６によってプローブ３を差動増幅器７の出力に接続す
る。差動増幅器７の入力には、電源からの設定電圧Ｖｉ
ｎとセンシングの伝送線路８を介してセンシングポイン
トの電圧Ｖｓとを入力し、電圧降下を見込んでセンシン
グポイントの電圧Ｖｓが設定電位Ｖｉｎと等しくなるよ
うに、差動増幅器の出力電圧を調節する。
【０００９】フォーシングの伝送線路６の抵抗Ｒｌ、伝
送線路６に流れる電流Ｉとした場合にフォーシングの電
圧降下はＲｌ×Ｉとなり、差動増幅器７からフォーシン
グの伝送線路６に出力される電圧はＶｉｎ＋Ｒｌ×Ｉと
なる。ここでセンシングの伝送線路８では、流れる電流
が微小なため電圧降下は無視し得る範囲になり、センシ
ングの伝送線路８の両端で電圧は略等しくなっている。
送線路６に流れる電流Ｉとした場合にフォーシングの電
圧降下はＲｌ×Ｉとなり、差動増幅器７からフォーシン
グの伝送線路６に出力される電圧はＶｉｎ＋Ｒｌ×Ｉと
なる。ここでセンシングの伝送線路８では、流れる電流
が微小なため電圧降下は無視し得る範囲になり、センシ
ングの伝送線路８の両端で電圧は略等しくなっている。
【００１０】こうしたケルビン接続では、センシングポ
イントとして測定ポイントとなるパッド２に２本のプロ
ーブ３を接続するのは不可能であり、パッド２の近傍に
センシング用のパッドを形成することはチップサイズの
増加を招くため難しい。このため、プローブ３をセンシ
ングポイントとしてケルビン接続を行っている。
イントとして測定ポイントとなるパッド２に２本のプロ
ーブ３を接続するのは不可能であり、パッド２の近傍に
センシング用のパッドを形成することはチップサイズの
増加を招くため難しい。このため、プローブ３をセンシ
ングポイントとしてケルビン接続を行っている。
【００１１】しかしながら、この方法では、伝送線路６
等の抵抗Ｒｌの影響は排除することができるが、プロー
ブ３とパッド２との接触抵抗Ｒｐの影響を排除すること
ができない。その結果、大電流の試験ではプローブとパ
ッドとの接触抵抗Ｒｐによる電圧降下Ｒｐ×Ｉが無視で
きない影響を与えるため、従来の方法では正確な測定が
困難であった。
等の抵抗Ｒｌの影響は排除することができるが、プロー
ブ３とパッド２との接触抵抗Ｒｐの影響を排除すること
ができない。その結果、大電流の試験ではプローブとパ
ッドとの接触抵抗Ｒｐによる電圧降下Ｒｐ×Ｉが無視で
きない影響を与えるため、従来の方法では正確な測定が
困難であった。
【００１２】本発明の課題は、これらの問題点を解決
し、高周波信号の減衰或いは電圧降下の影響を排除し
て、正確な測定を可能とする技術を提供することにあ
る。本発明の前記ならびにその他の課題と新規な特徴
は、本明細書の記述及び添付図面によって明らかになる
であろう。
し、高周波信号の減衰或いは電圧降下の影響を排除し
て、正確な測定を可能とする技術を提供することにあ
る。本発明の前記ならびにその他の課題と新規な特徴
は、本明細書の記述及び添付図面によって明らかになる
であろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。複数の素子形成領域の夫々にパタ
ーンを一括して形成し、各素子形成領域毎に回路を構成
する半導体装置の製造方法において、前記素子形成領域
間に前記素子形成領域内の回路と接続されたパッドが設
けられている。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。複数の素子形成領域の夫々にパタ
ーンを一括して形成し、各素子形成領域毎に回路を構成
する半導体装置の製造方法において、前記素子形成領域
間に前記素子形成領域内の回路と接続されたパッドが設
けられている。
【００１４】また、複数の素子形成領域内に所定のパタ
ーン及びパッドを形成して回路を構成し、併せて素子形
成領域間に前記回路と接続されたパッドを形成する工程
と、前記素子形成領域内のパッドと素子形成領域間のパ
ッドとの夫々にプローブを接触させて特性試験を行う工
程と、素子形成領域間のスクライビング領域にてウェハ
を切断して、夫々の素子形成領域を個々の半導体チップ
として分離し、併せて素子形成領域間のパッドを切削除
去する工程とを有する。
ーン及びパッドを形成して回路を構成し、併せて素子形
成領域間に前記回路と接続されたパッドを形成する工程
と、前記素子形成領域内のパッドと素子形成領域間のパ
ッドとの夫々にプローブを接触させて特性試験を行う工
程と、素子形成領域間のスクライビング領域にてウェハ
を切断して、夫々の素子形成領域を個々の半導体チップ
として分離し、併せて素子形成領域間のパッドを切削除
去する工程とを有する。
【００１５】上述した本発明によれば、素子形成領域間
に設けられたパッドを同軸ケーブルの接地用或いはケル
ビン接続のセンシングポイントとして用いることによっ
て、高周波信号の減衰或いは電圧降下の影響を排除し
て、正確な測定が可能となる。
に設けられたパッドを同軸ケーブルの接地用或いはケル
ビン接続のセンシングポイントとして用いることによっ
て、高周波信号の減衰或いは電圧降下の影響を排除し
て、正確な測定が可能となる。
【００１６】以下、本発明の実施の形態を説明する。な
お、実施の形態を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
お、実施の形態を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
【００１７】
【発明の実施の形態】図３は本発明の一実施の形態であ
る半導体装置の製造に用いられるウェハを示す平面図で
あり、図４は図３中のａ部を拡大して示す部分平面図で
ある。
る半導体装置の製造に用いられるウェハを示す平面図で
あり、図４は図３中のａ部を拡大して示す部分平面図で
ある。
【００１８】単結晶シリコン等のウェハ１には複数の素
子形成領域１ａが設けられており、この素子形成領域１
ａ内に、半導体素子或いは配線パターンを一括して形成
して所定の回路が構成されている。更に、素子形成領域
１ａ内には前記回路の外部端子であり測定に用いられる
信号用パッド２ａが形成されており、本実施の形態のウ
ェハでは、信号用パッド２近傍の素子形成領域１ａ間に
パッド１２を形成し、このパッド１２を素子形成領域１
ａ内の回路の接地用パッド９と配線１０によって接続し
てある。
子形成領域１ａが設けられており、この素子形成領域１
ａ内に、半導体素子或いは配線パターンを一括して形成
して所定の回路が構成されている。更に、素子形成領域
１ａ内には前記回路の外部端子であり測定に用いられる
信号用パッド２ａが形成されており、本実施の形態のウ
ェハでは、信号用パッド２近傍の素子形成領域１ａ間に
パッド１２を形成し、このパッド１２を素子形成領域１
ａ内の回路の接地用パッド９と配線１０によって接続し
てある。
【００１９】こうしたウェハ１では、ダイシングに先立
って、形成された回路の利得・ノイズ・周波数特性等の
諸特性を測定するプローブ試験が行われる。この試験で
は、図５に示すように、ウェハ１の素子形成領域１ａに
形成された回路の配線パターンと接続された信号用のパ
ッド２ａにプローブ３と呼ばれる針状の接触子の先端を
接触させてプローブ３を前記回路に電気的に導通させ、
プローブ３の後端に取り付けた同軸ケーブル４或いはマ
イクロストリップライン等の伝送線路によってプローブ
３を測定装置５に接続し、前記回路と測定装置５との間
で測定信号の伝送を行うことによって測定が行われてい
る。
って、形成された回路の利得・ノイズ・周波数特性等の
諸特性を測定するプローブ試験が行われる。この試験で
は、図５に示すように、ウェハ１の素子形成領域１ａに
形成された回路の配線パターンと接続された信号用のパ
ッド２ａにプローブ３と呼ばれる針状の接触子の先端を
接触させてプローブ３を前記回路に電気的に導通させ、
プローブ３の後端に取り付けた同軸ケーブル４或いはマ
イクロストリップライン等の伝送線路によってプローブ
３を測定装置５に接続し、前記回路と測定装置５との間
で測定信号の伝送を行うことによって測定が行われてい
る。
【００２０】プローブ３としては針状の接触子が複数本
並べて配置されており、この内の一対の接触子であるプ
ローブ３，１３が同軸ケーブル４によって測定装置５に
接続されている。プローブ３は同軸ケーブル４の内部導
体４ａによって測定装置５に接続されており、同軸ケー
ブル４の内部導体４ａをシールドする外部導体４ｂの一
端は測定装置５側で接地電位に接続され、測定される回
路側の外部導体４ｂの他端ではプローブ１３に接続さ
れ、このプローブ１３を信号パッド２ａ近傍の素子形成
領域１ａ間に設けられたパッド１２に接触させて、この
プローブ１３を介して、外部導体４ｂの他端を接地電位
に接続している。
並べて配置されており、この内の一対の接触子であるプ
ローブ３，１３が同軸ケーブル４によって測定装置５に
接続されている。プローブ３は同軸ケーブル４の内部導
体４ａによって測定装置５に接続されており、同軸ケー
ブル４の内部導体４ａをシールドする外部導体４ｂの一
端は測定装置５側で接地電位に接続され、測定される回
路側の外部導体４ｂの他端ではプローブ１３に接続さ
れ、このプローブ１３を信号パッド２ａ近傍の素子形成
領域１ａ間に設けられたパッド１２に接触させて、この
プローブ１３を介して、外部導体４ｂの他端を接地電位
に接続している。
【００２１】本実施の形態の測定では、測定される回路
側でシールドが接地電位に接続されているため、回路側
のインピーダンスが整合されており、高周波信号の減衰
が生じないので正確な測定が可能となる。
側でシールドが接地電位に接続されているため、回路側
のインピーダンスが整合されており、高周波信号の減衰
が生じないので正確な測定が可能となる。
【００２２】また、測定が完了した後は、隣接する素子
形成領域１ａ間のスクライビング領域にてウェハ１を切
断して、夫々の素子形成領域１ａを個々の半導体チップ
として分離する際に、素子形成領域１ａ間に設けられた
パッド１２も切削除去される。このため、パッド１２を
設けることによってチップサイズを増加させることもな
いし、不用になったパッド１２を除去する工程を追加す
る必要もない。
形成領域１ａ間のスクライビング領域にてウェハ１を切
断して、夫々の素子形成領域１ａを個々の半導体チップ
として分離する際に、素子形成領域１ａ間に設けられた
パッド１２も切削除去される。このため、パッド１２を
設けることによってチップサイズを増加させることもな
いし、不用になったパッド１２を除去する工程を追加す
る必要もない。
【００２３】続いて、ケルビン接続に本発明を適用した
場合について、以下説明する。プローブとしては針状の
接触子が複数本並べて配置されており、図６に示すよう
に、この内の一対の接触子であるプローブ３，２３が伝
送線路６，８によって差動増幅器７に接続されている。
場合について、以下説明する。プローブとしては針状の
接触子が複数本並べて配置されており、図６に示すよう
に、この内の一対の接触子であるプローブ３，２３が伝
送線路６，８によって差動増幅器７に接続されている。
【００２４】ケルビン接続による測定では、ウェハ１の
素子形成領域１ａに形成され回路の配線パターンと接続
された電源信号用のパッド２ｂにプローブ３の先端を接
触させてプローブ３を前記回路に電気的に導通させ、プ
ローブ３の後端に取り付けたフォーシングの伝送線路６
によって、プローブ３を差動増幅器７の出力に接続す
る。
素子形成領域１ａに形成され回路の配線パターンと接続
された電源信号用のパッド２ｂにプローブ３の先端を接
触させてプローブ３を前記回路に電気的に導通させ、プ
ローブ３の後端に取り付けたフォーシングの伝送線路６
によって、プローブ３を差動増幅器７の出力に接続す
る。
【００２５】また、図４に示すように、本実施の形態の
ウェハでは、電源信号用パッド２ｂ近傍の素子形成領域
１ａ間に、素子形成領域１ａ内の電源信号用パッド２ｂ
と配線１０によって接続したセンシング用のパッド２２
を形成してある。素子形成領域１ａ間に形成されたパッ
ド２２にプローブ２３の先端を接触させてプローブ２３
を電源信号用のパッド２ｂに電気的に導通させ、プロー
ブ２３の後端に取り付けたセンシングの伝送線路８によ
ってプローブ２３を差動増幅器７の入力に接続する。
ウェハでは、電源信号用パッド２ｂ近傍の素子形成領域
１ａ間に、素子形成領域１ａ内の電源信号用パッド２ｂ
と配線１０によって接続したセンシング用のパッド２２
を形成してある。素子形成領域１ａ間に形成されたパッ
ド２２にプローブ２３の先端を接触させてプローブ２３
を電源信号用のパッド２ｂに電気的に導通させ、プロー
ブ２３の後端に取り付けたセンシングの伝送線路８によ
ってプローブ２３を差動増幅器７の入力に接続する。
【００２６】差動増幅器７の入力には、他に電源からの
設定電圧Ｖｉｎを入力し、電圧降下を見込んでセンシン
グポイントの電圧Ｖｓが設定電位Ｖｉｎと等しくなるよ
うに、差動増幅器７の出力電圧を調節する。
設定電圧Ｖｉｎを入力し、電圧降下を見込んでセンシン
グポイントの電圧Ｖｓが設定電位Ｖｉｎと等しくなるよ
うに、差動増幅器７の出力電圧を調節する。
【００２７】フォーシングの伝送線路６の抵抗Ｒｌ、プ
ローブ３とパッド２との接触抵抗Ｒｐ、伝送線路６に流
れる電流Ｉとした場合にフォーシングの電圧降下は（Ｒ
ｌ＋Ｒｐ）×Ｉとなり、差動増幅器７からフォーシング
の伝送線路６に出力される電圧はＶｉｎ＋（Ｒｌ＋Ｒ
ｐ）×Ｉとなる。ここでセンシングの伝送線路８では、
流れる電流が微小なため電圧降下は無視し得る範囲にな
り、センシングの伝送線路８の両端で電圧は略等しくな
っている。
ローブ３とパッド２との接触抵抗Ｒｐ、伝送線路６に流
れる電流Ｉとした場合にフォーシングの電圧降下は（Ｒ
ｌ＋Ｒｐ）×Ｉとなり、差動増幅器７からフォーシング
の伝送線路６に出力される電圧はＶｉｎ＋（Ｒｌ＋Ｒ
ｐ）×Ｉとなる。ここでセンシングの伝送線路８では、
流れる電流が微小なため電圧降下は無視し得る範囲にな
り、センシングの伝送線路８の両端で電圧は略等しくな
っている。
【００２８】本実施の形態のケルビン接続では、センシ
ングポイントとして測定ポイントとなるパッド２ｂの近
傍に設けられたセンシング用のパッド２３を用いている
ため、伝送線路６等の抵抗Ｒｌの影響及びプローブ３と
パッド２ｂとの接触抵抗Ｒｐの影響を排除することがで
きる。この結果として、大電流の試験でもプローブとパ
ッドとの接触抵抗Ｒｐによる電圧降下Ｒｐ×Ｉに影響さ
れることがなく正確な測定を行うことができる。
ングポイントとして測定ポイントとなるパッド２ｂの近
傍に設けられたセンシング用のパッド２３を用いている
ため、伝送線路６等の抵抗Ｒｌの影響及びプローブ３と
パッド２ｂとの接触抵抗Ｒｐの影響を排除することがで
きる。この結果として、大電流の試験でもプローブとパ
ッドとの接触抵抗Ｒｐによる電圧降下Ｒｐ×Ｉに影響さ
れることがなく正確な測定を行うことができる。
【００２９】また、本発明によれば、図７に示すよう
に、素子形成領域間に形成した試験用のパッド３２と素
子形成領域内の回路とを、素子形成領域内或いは素子形
成領域間に設けた測定用の回路１１を介して接続するこ
とも可能である。例えば測定用の回路１１として増幅器
を形成し、半導体チップの回路直近で微小信号を増幅
し、ノイズの混入等の影響を減少させて正確な測定を実
現することが可能になる。こうした回路としては、他に
ＢＩＳＴ(Built In Self Check)或いはＤＦＴ(Design F
or Testability)等の回路が考えられる。
に、素子形成領域間に形成した試験用のパッド３２と素
子形成領域内の回路とを、素子形成領域内或いは素子形
成領域間に設けた測定用の回路１１を介して接続するこ
とも可能である。例えば測定用の回路１１として増幅器
を形成し、半導体チップの回路直近で微小信号を増幅
し、ノイズの混入等の影響を減少させて正確な測定を実
現することが可能になる。こうした回路としては、他に
ＢＩＳＴ(Built In Self Check)或いはＤＦＴ(Design F
or Testability)等の回路が考えられる。
【００３０】更に、単位素子形成領域の面積即ちチップ
面積は縮小される傾向にあるが、搭載される回路の高機
能化によって外部端子であるパッドの数は増加する傾向
にある。このためパッドサイズが縮小され、プローブと
パッドとの接触が困難になることが考えられる。このよ
うな場合には、図８に示すように、素子形成領域間にプ
ローブ接触用のサイズの大きなパッド４２を形成し、こ
のパッド４２にプローブを接触させて測定を行うことに
よって、パッドサイズが縮小されても、容易かつ確実に
プローブ試験を行うことができる。
面積は縮小される傾向にあるが、搭載される回路の高機
能化によって外部端子であるパッドの数は増加する傾向
にある。このためパッドサイズが縮小され、プローブと
パッドとの接触が困難になることが考えられる。このよ
うな場合には、図８に示すように、素子形成領域間にプ
ローブ接触用のサイズの大きなパッド４２を形成し、こ
のパッド４２にプローブを接触させて測定を行うことに
よって、パッドサイズが縮小されても、容易かつ確実に
プローブ試験を行うことができる。
【００３１】以上、本発明を、前記実施の形態に基づき
具体的に説明したが、本発明は、前記実施の形態に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは勿論である。
具体的に説明したが、本発明は、前記実施の形態に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは勿論である。
【００３２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）本発明によれば、素子形成領域間に設けられたパ
ッドを同軸ケーブルの接地用として用いることができる
という効果がある。 （２）本発明によれば、上記効果（１）により、測定さ
れる回路側のインピーダンス整合を図ることができるの
で、高周波信号の減衰の影響を排除して、正確な測定が
可能となるという効果がある。 （３）本発明によれば、素子形成領域間に設けられたパ
ッドをケルビン接続のセンシングポイントとして用いる
ことができるという効果がある。 （４）本発明によれば、上記効果（１）により、プロー
ブとパッドとの接触抵抗による電圧降下の影響を排除し
て、正確な測定が可能となるという効果がある。 （５）本発明によれば、上記効果（２）（４）により、
ウェハ状態で正確な試験が可能になるため、パッケージ
状態での最終検査工程における高周波特性試験或いは大
電流試験等の歩留まりが向上するという効果がある。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）本発明によれば、素子形成領域間に設けられたパ
ッドを同軸ケーブルの接地用として用いることができる
という効果がある。 （２）本発明によれば、上記効果（１）により、測定さ
れる回路側のインピーダンス整合を図ることができるの
で、高周波信号の減衰の影響を排除して、正確な測定が
可能となるという効果がある。 （３）本発明によれば、素子形成領域間に設けられたパ
ッドをケルビン接続のセンシングポイントとして用いる
ことができるという効果がある。 （４）本発明によれば、上記効果（１）により、プロー
ブとパッドとの接触抵抗による電圧降下の影響を排除し
て、正確な測定が可能となるという効果がある。 （５）本発明によれば、上記効果（２）（４）により、
ウェハ状態で正確な試験が可能になるため、パッケージ
状態での最終検査工程における高周波特性試験或いは大
電流試験等の歩留まりが向上するという効果がある。
【図１】従来のプローブ試験を説明するための模式図で
ある。
ある。
【図２】従来のプローブ試験のケルビン接続を説明する
ための模式図である。
ための模式図である。
【図３】本発明の一実施の形態である半導体装置の製造
に用いられるウェハを示す平面図である。
に用いられるウェハを示す平面図である。
【図４】図３中のａ部を拡大して示す部分平面図であ
る。
る。
【図５】本発明の一実施の形態であるプローブ試験を説
明するための模式図である。
明するための模式図である。
【図６】本発明の一実施の形態であるプローブ試験のケ
ルビン接続を説明するための模式図である。
ルビン接続を説明するための模式図である。
【図７】本発明の一実施の形態である半導体装置の製造
の変形例に用いられるウェハを示す部分平面図である。
の変形例に用いられるウェハを示す部分平面図である。
【図８】本発明の一実施の形態である半導体装置の製造
の変形例に用いられるウェハを示す部分平面図である。
の変形例に用いられるウェハを示す部分平面図である。
１…ウェハ、１ａ…素子形成領域、２，２ａ，２ｂ，
９，１２，２２，３２，４２…パッド、３，１３，２３
…プローブ、４…ケーブル、５…測定装置、６，８…伝
送線路、７…差動増幅器、１０…配線、１１…回路。
９，１２，２２，３２，４２…パッド、３，１３，２３
…プローブ、４…ケーブル、５…測定装置、６，８…伝
送線路、７…差動増幅器、１０…配線、１１…回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/301 Ｈ０１Ｌ 21/78 Ｌ 21/3205 21/88 Ｔ Ｆターム(参考） 2G003 AA07 AA10 AE03 AG03 AG05 AG09 AH05 AH09 2G011 AA02 AA13 AB06 AB09 AC32 AC33 AD01 2G132 AF02 AK02 AL19 4M106 AA01 AC05 AD02 CA09 DD03 5F033 HH07 MM21 UU01 VV12 XX37
Claims (5)
- 【請求項１】 複数の素子形成領域の夫々にパターンを
一括して形成し、各素子形成領域毎に回路を構成する半
導体装置の製造方法において、 前記素子形成領域間に前記素子形成領域内の回路と接続
されたパッドが設けられていることを特徴とする半導体
装置の製造方法。 - 【請求項２】 複数の素子形成領域の夫々にパターンを
一括して形成し、各素子形成領域毎に回路を構成する半
導体装置の製造方法において、 複数の素子形成領域内に所定のパターン及びパッドを形
成して回路を構成し、併せて素子形成領域間に前記回路
と接続されたパッドを形成する工程と、 前記素子形成領域内のパッドと素子形成領域間のパッド
との夫々にプローブを接触させて特性試験を行う工程
と、 素子形成領域間のスクライビング領域にてウェハを切断
して、夫々の素子形成領域を個々の半導体チップとして
分離し、併せて素子形成領域間のパッドを切削除去する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項３】 前記素子形成領域間のパッドが接地電位
となっており、このパッドに高周波測定用プローブのシ
ールドを接続することを特徴とする請求項１又は請求項
２に記載の半導体装置の製造方法。 - 【請求項４】 前記素子形成領域間のパッドをケルビン
接続のセンシングポイントとして用いることを特徴とす
る請求項１又は請求項２に記載の半導体装置の製造方
法。 - 【請求項５】 前記素子形成領域間のパッドと素子形成
領域内の回路とを、素子形成領域内或いは素子形成領域
間に設けた測定用の回路を介して接続することを特徴と
する請求項１又は請求項２に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001080712A JP2002280428A (ja) | 2001-03-21 | 2001-03-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001080712A JP2002280428A (ja) | 2001-03-21 | 2001-03-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002280428A true JP2002280428A (ja) | 2002-09-27 |
Family
ID=18936947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001080712A Pending JP2002280428A (ja) | 2001-03-21 | 2001-03-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002280428A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008218442A (ja) * | 2007-02-28 | 2008-09-18 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及びその製造方法 |
| JP2008241722A (ja) * | 2008-06-02 | 2008-10-09 | Oki Electric Ind Co Ltd | プローブカード及び半導体装置の製造方法 |
| US7579851B2 (en) | 2003-09-16 | 2009-08-25 | Oki Semiconductor Co., Ltd. | Operation voltage supply apparatus and operation voltage supply method for semiconductor device |
| US9915681B2 (en) | 2014-12-24 | 2018-03-13 | Samsung Electronics Co., Ltd. | Semiconductor test apparatus having pogo pins coated with conduction films |
-
2001
- 2001-03-21 JP JP2001080712A patent/JP2002280428A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7579851B2 (en) | 2003-09-16 | 2009-08-25 | Oki Semiconductor Co., Ltd. | Operation voltage supply apparatus and operation voltage supply method for semiconductor device |
| US7960987B2 (en) | 2003-09-16 | 2011-06-14 | Oki Semiconductor Co., Ltd. | Operation voltage supply method for semiconductor device |
| JP2008218442A (ja) * | 2007-02-28 | 2008-09-18 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及びその製造方法 |
| JP2008241722A (ja) * | 2008-06-02 | 2008-10-09 | Oki Electric Ind Co Ltd | プローブカード及び半導体装置の製造方法 |
| US9915681B2 (en) | 2014-12-24 | 2018-03-13 | Samsung Electronics Co., Ltd. | Semiconductor test apparatus having pogo pins coated with conduction films |
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