JP2003050262A

JP2003050262A - 高周波ｉｃソケット、半導体試験装置および半導体試験方法ならびに半導体装置の製造方法

Info

Publication number: JP2003050262A
Application number: JP2001240228A
Authority: JP
Inventors: Keizo Takechi; 啓三武智; Akio Osaki; 昭雄大崎; Takeshi Fujii; 武藤井; Tetsuya Suzuki; 哲也鈴木; Kazuhiko Murata; 和彦村田
Original assignee: Hitachi Ltd; Hitachi Electronics Engineering Co Ltd
Current assignee: Hitachi Ltd; Hitachi High Tech Corp
Priority date: 2001-08-08
Filing date: 2001-08-08
Publication date: 2003-02-21

Abstract

(57)【要約】【課題】スタブ長を低減したＩＣソケットを提供す
る。【解決手段】被試験ＩＣ５０の入出力端子に接触する
複数のコンタクトピン３０が先端部を残して基板２０に
埋め込まれ、半導体試験装置６０のＤＵＴボードと被試
験ＩＣ５０とを電気的導通を生じるように接続するため
のＩＣソケット１において、前記コンタクトピン３０が
埋め込まれる基板２０に２つ以上の信号配線層Ｓ１，Ｓ
２と２つ以上の電源配線層Ｖｄｄ，Ｇを設け、半導体試
験装置６０のドライバ６１またはコンパレータ６２に接
続する信号配線２３ａ，２３ｂの一方を被試験ＩＣ５０
に近い信号配線層Ｓ１を使ってコンタクトピン３０に接
続し、信号配線の他方を被試験ＩＣ５０から遠い信号配
線層Ｓ３を使ってコンタクトピン３０に接続した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体試験装置の
ドライバから被試験ＩＣに印加する試験波形と、被試験
ＩＣから応答波形を半導体試験装置のコンパレータに入
力する際、スタブ配線となるＩＣソケットの実効長さを
最短とする構造により、反射ノイズを低減し、優れた高
周波特性を有する高周波ＩＣソケット、半導体試験装置
および半導体試験方法ならびに半導体装置の製造方法に
関する。

【０００２】

【従来の技術】図３を用いて、従来のＩＣソケットの構
造を説明する。図３は、被試験ＩＣ５０とプリント配線
基板２０との間を電気的導通がとれるように接続するた
めのＩＣソケットの一般的な構造を表した縦断面図であ
り、ピン数及び形状の詳細は図の限りではない。ＩＣソ
ケット１は、スルーホール２１を有する多層プリント配
線基板（ＤＵＴボード）２９と、下端部がプリント配線
基板２９のスルーホール２１に接続される複数のコンタ
クトピン３０を有するＩＣソケットハウジング３と、位
置決めピン３５と、位置決めピン３５に案内され被試験
ＩＣ５０をコンタクトピン３０の上端部に接触させるプ
ッシャ３７と、テスタ６０のドライバ６１に接続された
高周波ケーブル９０ａが接続されコンタクトピン３０を
介して被試験ＩＣ５０に試験波形を供給するコネクタ４
０ａと、コンタクトピン３０を介して被試験ＩＣ５０か
ら送り出される応答波形を高周波ケーブル９０ｂに接続
されたテスタ６０のコンパレータ６２に供給するコネク
タ４０ｂとを有して構成される。

【０００３】多層プリント配線基板２９には、電源配線
層と、コネクタ４０ａが接続されるスルーホール２２ａ
とコンタクトピン３０が接続されるスルーホール２１を
接続するドライバ側配線２３ａと、コネクタ４０ｂが接
続されるスルーホール２２ｂとコンタクトピン３０が接
続されるスルーホール２１を接続するコンパレータ側配
線２３ｂとが設けられている。ドライバ側配線２３ａと
スルーホール２１は接続点２４ａで接続され、コンパレ
ータ側配線２３ｂとスルーホール２１は接続点２４ｂで
接続されている。

【０００４】コンタクトピン３０は、ＩＣソケット下方
のプリント配線基板２９とＩＣソケット上方に乗る被試
験ＩＣ５０と間に電気的導通を生じるように接続する働
きを持っている。コンタクトピン３０は、上記被試験Ｉ
Ｃ５０とプリント配線基板２９のコンタクトを取る働き
を備えるために、図示を省略したスプリングを内蔵し、
伸縮動作を行う構造となっている。被試験ＩＣ５０が、
被試験ＩＣ５０の上面から押さえるプッシャ３７によ
り、位置決めピン３５をガイドにして、図示しないハン
ドラ装置によって、押し下げられる力を受け、コンタク
トピン３０を収縮させる。ＩＣソケットのハウジング３
は、絶縁性の材質により構成されており、このハウジン
グ３にコンタクトピン３０が埋設されている。

【０００５】テスタ６０は、試験波形を被試験ＩＣ５０
に印加するドライバ６１と、被試験ＩＣ５０の応答波形
が入力され、図示を省略した比較電圧と比較し、応答波
形のハイ／ロー判定を行うコンパレータ６２と、試験波
形および応答波形を終端する終端電圧源６４と、終端抵
抗６３を備えている。このような接続は、ＤＴＬ（Dual
Terminated Logic）接続と呼ばれ、高速デバイスの試
験に用いられる接続方法である。

【０００６】これに対し、ＳＴＬ（Single Terminated
Logic）接続と呼ばれる接続方法がある。この接続方法
は、テスタ６０のドライバ６１とコンパレータ６２がテ
スタ上で接続され、同一のケーブルにより被試験ＩＣ５
０に接続されている。このＳＴＬ接続でＩ／Ｏ切替えを
行った場合、信号伝送が完了するまで待ち時間が必要と
なり、この待ち時間をＩ／Ｏデッドバンドと呼んでい
る。高速デバイスにおいては、ドライバ波形に対する被
試験ＩＣの応答時間が早くなり、Ｉ／Ｏデッドバンドが
問題となっている。そこで、これを解消するため、前記
ＤＴＬ接続が取られるようになってきた。

【０００７】ここで、ＤＴＬ接続における試験信号の流
れについて説明する。まず、ドライバ６１から試験波形
を被試験ＩＣ５０に印加する場合、試験波形は、ドライ
バ６１から出力され、高周波ケーブル９０ａおよびコネ
クタ４０ａを経由し、プリント配線基板２９の内層の伝
送線路２３ａを通り、接続点２４ａでプリント配線基板
２９スルーホール２１に供給される。さらに、試験波形
は、スルーホール２１の接続点２４ｂで分岐し、一方は
伝送線路２３ｂ、スルーホール２２ｂ、コネクタ４０
ｂ、高周波ケーブル９０ｂを介し、テスタ６０の終端抵
抗６３で終端電圧源６４に終端され、他方はプリント配
線基板２９スルーホール２１の接続点２４ｂからスルー
ホール上方に伝わり、ソケットのコンタクトピン３０を
介し、被試験ＩＣ５０に印加される。

【０００８】このとき、被試験ＩＣ５０の入力インピー
ダンスが高いため、反射電圧が発生する。このため、プ
リント配線基板２９のスルーホール２１の接続点２４ｂ
から被試験ＩＣ５０の入力端までの長さ、すなわち、分
岐点２４ｂからソケットまでの基板厚さとソケットピン
長の和がスタブ配線となり、これが長い程、反射の時間
も長くなり、試験波形が劣化する問題がある。

【０００９】つぎに、被試験ＩＣ５０の応答波形をテス
タ６０で受け取る場合は、被試験ＩＣ５０から出力され
た応答波形は、ソケットのコンタクトピン３０、プリン
ト配線基板２９のスルーホール２１を介し、接続点２４
ｂに到達する。ここで、応答波形はコンパレータ６２側
とドライバ６１側に分岐して伝送していく。このコンパ
レータへの接続経路とドライバへの接続経路は５０Ωの
インピーダンスに整合され、テスタ内で各々５０Ωに終
端されている。このため、被試験ＩＣ５０から見た特性
インピーダンスは、スルーホール２１の接続点２４ｂか
ら先が２５Ωに見えるため、被試験ＩＣ５０から出力さ
れた応答波形は、接続点２４ｂで反射し、再び、被試験
ＩＣ５０に戻ることとなり、応答波形が劣化する。

【００１０】この場合も同様に、被試験ＩＣ５０の出力
ピンからプリント配線基板２９スルーホール２１の接続
点２４ｂまでの長さ、すなわち、分岐点２４ｂからソケ
ットまでの基板厚さとソケットピン長の和がスタブ配線
となり、このスタブ長が短い程、反射の時間も短く波形
劣化のない応答波形をテスタ６０のコンパレータ６２で
受けることが可能になる。

【００１１】以上、説明したように被試験ＩＣ５０に試
験波形を印加する場合においても、被試験ＩＣ５０から
応答波形を出力する場合においても、被試験ＩＣ５０の
出力ピンからプリント配線基板２９スルーホール２１の
接続点２４ｂまでの長さ（スタブ配線）を短くすること
が重要となる。

【００１２】そのため、一般的には、コンタクトピン長
を短縮した特殊なコンタクトピンの構造が提案されてい
るが、ソケット価格が高価になる問題がある。また、さ
らにコンタクトピン長を短縮するには、物理的な限界が
あり、被試験ＩＣの高速化に対応できない問題があっ
た。

【００１３】

【発明が解決しようとする課題】本発明は、上記の問題
に鑑み、被試験ＩＣの出力ピンからプリント配線基板の
スルーホールの接続点までの長さ（スタブ配線）を短く
し、応答波形の劣化のないＩＣソケットを提供すること
を目的とする。

【００１４】

【課題を解決するための手段】本発明は、上記課題を解
決するために、コンタクトピンを埋め込んだソケットハ
ウジングに少なくとも２つ以上のインピーダンス整合さ
れた異なる配線層を備え、テスタのドライバに接続され
る信号配線を被試験ＩＣから遠い配線層を用いて引き出
し、テスタのコンパレータに接続される信号配線を被試
験ＩＣに近い配線層を使って引き出し、被試験ＩＣに接
続されるスタブ配線がコンタクトピンの先端部のみとな
る構造とすることで、高周波信号伝送の妨げとなるスタ
ブ配線長を最短とし、反射ノイズの少ない高周波特性に
優れたＩＣソケットを提供する。

【００１５】すなわち、本発明は、回路基板とＩＣとが
電気的導通を生じるように接続するＩＣソケットにおい
て、ソケットハウジングに伝送線路からなる配線層を少
なくとも２つ以上備え、ドライバから入力する試験信号
の分岐を被試験ＩＣに最も近い配線層で行う構造とす
る。

【００１６】上記課題を解決するために、本発明は、コ
ンタクトピンが先端部を残して基板に埋め込まれ、半導
体試験装置のＤＵＴボードと被試験ＩＣとを電気的導通
を生じるように接続するためのＩＣソケットにおいて、
前記コンタクトピンが埋め込まれる基板に２つ以上の信
号配線層と２つ以上の電源配線層を設け、半導体試験装
置のドライバまたはコンパレータに接続する信号配線の
一方を被試験ＩＣに近い信号配線層を使ってコンタクト
ピンに接続した。

【００１７】本発明は、上記ＩＣソケットにおいて、前
記半導体試験装置のドライバまたはコンパレータに接続
する信号配線の他方を被試験ＩＣから遠い信号配線層を
使ってコンタクトピンに接続した。

【００１８】さらに、本発明は、上記ＩＣソケットにお
いて、コンタクトピンを先端部を残して基板に直接埋め
込んだ。

【００１９】さらに、本発明は、上記ＩＣソケットを同
一の基板上に複数ユニット分構成するか、コンタクトピ
ンが埋め込まれる基板に１ユニット分のＩＣソケットを
形成し、ＩＣソケットが形成された基板と試験装置のＤ
ＵＴボードとを接続するコネクタを設けた。

【００２０】上記課題を解決するために、本発明は、上
記ＩＣソケットに接続されるドライバおよびコンパレー
タを搭載したピンエレクトロニクスと、基準信号発生器
と、タイミング発生器と、パターン発生器と、波形フォ
ーマッタと、デジタルコンパレータと、フェイルメモリ
と、リファレンス電圧発生器を有して半導体試験装置を
構成した。

【００２１】さらに、本発明は、上記半導体製造装置を
使用し、ドライバからＩＣソケットに装着された被試験
ＩＣに試験波形を供給し、被試験ＩＣからの応答波形を
コンパレータで受信するして半導体を試験する方法であ
る。

【００２２】上記課題を解決するために、本発明は、上
記半導体試験装置を用いて、被試験ＩＣに試験波形を入
力し、応答波形を検出して被試験ＩＣの良否を判断する
半導体装置検査工程を含んで半導体装置の製造方法とし
た。

【００２３】このような信号分岐において、信号が伝わ
る伝送線の遠端に終端抵抗を備えない配線は、スタブ配
線と呼ばれ、高速信号伝送の妨げとなる。そこで、この
スタブ長を最短とするために、ＩＣソケットにインピー
ダンス整合のとられた２つ以上の配線層を設け、ドライ
バの接続とコンパレータの接続を個々別々の配線層を用
いることで、インピーダンスミスマッチから生じる反射
ノイズ、クロストークノイズを低減することができる。

【００２４】

【発明の実施の形態】以下、本発明の第１の実施の形態
にかかるＩＣソケットの構造を図１を用いて説明する。
図１は、本実施の形態にかかるＩＣソケットの縦断面構
造を表した図であり、ピン数及び形状の詳細は図の限り
ではない。

【００２５】第１の実施の形態にかかるＩＣソケット１
は、複数（例えば７層）の配線層を有するプリント配線
基板２０と、プリント配線基板２０に設けた複数のスル
ーホール２１、スルーホール２２ａ、スルーホール２２
ｂと、複数のスルーホール２１にそれぞれ埋め込まれた
コンタクトピン３０と、位置決めピン３５と、プッシャ
３７と、コネクタ４０ａ，コネクタ４０ｂとを有して構
成される。

【００２６】プリント配線基板２０は、接地配線Ｇ１，
信号配線Ｓ１，接地配線Ｇ２，電源配線Ｖｄｄ，接地配
線Ｇ３，信号配線Ｓ３，接地配線Ｇ４の配線層を有して
いる。

【００２７】スルーホール２１は、プリント配線基板２
０に設けた貫通穴であり内壁面に導電層が設けられ、各
配線層を選択的にコンタクトピン３０に電気的に接続す
る。

【００２８】スルーホール２２ａ、２２ｂは、テスタ６
０と被試験ＩＣ５０を接続する。

【００２９】テスタ６０のドライバ６１からの試験信号
が供給される信号配線２３ａは、コネクタ４０ａに接続
されたスルーホール２２ａとスルーホール２１を接続す
る伝送線であり、コネクタ４０が実装されている面に最
も近い配線層Ｓ３に設けられ、スルーホール２２ａとス
ルーホール２１の接続点２４ａを接続する。

【００３０】被試験ＩＣ５０の応答信号をテスタ６０の
コンパレータ６２へ供給する信号配線２３ｂは、スルー
ホール２１とコネクタ４０ｂに接続されたスルーホール
２２ｂとを接続する伝送線であり、被試験ＩＣ５０が装
着される面に最も近い配線層Ｓ１設けられ、スルーホー
ル２２ｂとスルーホール２１の接続点２４ｂを接続す
る。

【００３１】コンタクトピン３０は、導電材料を用いて
構成され、信号配線を被試験ＩＣ５０に接続する手段で
あり、先端部がプリント配線基板２０の表面の突出する
ようにスルーホール２１に埋め込まれる。コンタクトピ
ン３０の先端部は、内蔵されたスプリングによって被試
験ＩＣ５０側に付勢されている。

【００３２】位置決めピン３５は、プリント配線基板２
０に根元が埋められ上部が基板表面に突出するように設
けられ、プッシャ３７を案内する。

【００３３】プッシャ３７は、位置決めピン３５に案内
され被試験ＩＣ５０をコンタクトピン３０の先端部に押
し付ける。

【００３４】コネクタ４０ａ，コネクタ４０ｂは、プリ
ント配線基板２０の他の表面に設けられ、テスタ６０か
らの高周波ケーブル９０ａ、高周波ケーブル９０ｂをス
ルーホール２２ａ、スルーホール２２ｂに接続する手段
である。

【００３５】被試験ＩＣ５０は、下面に設けた入出力端
子であるボールがコンタクトピン３０の先端部にホール
ドされ、図示しないハンドラ装置によりプッシャ３７を
介して、一定の応力で押し付けられる。コンタクトピン
３０は、内蔵されたスプリングが応力により縮んで、被
試験ＩＣ５０の入出力端子とコンタクトピン３０との間
に導通を形成する。

【００３６】コンパレータ側配線２３ｂが、被試験ＩＣ
５０が装着される面に最も近い信号配線層Ｓ１に設けら
れるので、被試験ＩＣ５０と接続点２４ｂとの配線長を
短くすることができ、スタブ配線長を限り無く短くする
ことができる。

【００３７】ここで、被試験ＩＣ５０を試験する際の信
号の流れについて説明する。テスタ６０は、試験波形を
被試験ＩＣ５０に印加するドライバ６１と、被試験ＩＣ
５０の応答波形が入力され、図示しない比較電圧と比較
し、応答波形のハイ／ロー判定を行うコンパレータ６２
と、試験波形、および、応答波形を終端する終端電圧源
６４と、終端抵抗６３を備えている。まず、ドライバ６
１から試験波形を被試験ＩＣ５０に印加する場合、試験
波形は、ドライバ６１から出力され、高周波ケーブル９
０ａ、コネクタ４０ａを経由し、プリント配線基板２０
のドライバ側配線２３ａを通り、接続点２４ａでプリン
ト配線基板２０内に埋設されたコンタクトピン３０に供
給される。試験波形は、コンタクトピン３０を上方に伝
搬し、接続点２４ｂで分岐する。試験波形の一方はコン
タクトピン３０の接続点２４ｂから上方に伝わり、被試
験ＩＣ５０に印加される。他方はコンパレータ側配線２
３ｂ、スルーホール２２ｂ、コネクタ４０ｂ、高周波ケ
ーブル９０ｂを介し、テスタ６０内の終端抵抗６３で終
端電圧源６４に終端される。

【００３８】このとき、被試験ＩＣ５０の入力インピー
ダンスが高いため、反射電圧が発生するが、接続点２４
ｂから被試験ＩＣ５０の入力端までの長さは、分岐点２
４ｂから上方のみであり、コンタクトピン３０がプッシ
ャ３７から押される力を受けて収縮するため、スタブ配
線長は最短となる。これにより、反射ノイズが減少し、
良好な試験波形が得られる。

【００３９】つぎに、被試験ＩＣ５０の応答波形をテス
タ６０で受け取る場合は、被試験ＩＣ５０から出力され
た応答波形が、ソケットのコンタクトピン３０を介し、
プリント配線基板２０内部の接続点２４ｂに到達する。
ここで、応答波形はコンパレータ６２側とドライバ６１
側に分岐して伝送していく。このコンパレータへの接続
経路２３ｂとドライバ６１への接続経路は５０Ωのイン
ピーダンスに整合されているため、被試験ＩＣ５０から
見た特性インピーダンスは、コンタクトピン３０の接続
点２４ｂから先が２５Ωに見えるため、被試験ＩＣ５０
から出力された応答波形は、接続点２４ｂで反射し、再
び、被試験ＩＣ５０に戻ることになるが、被試験ＩＣ５
０の出力ピンとプリント配線基板２０内部の接続点２４
ｂまでの長さ（スタブ配線）が短いため、反射時間も短
く、波形劣化のない応答波形をテスタ６０のコンパレー
タ６２で受けることが可能になる。

【００４０】本実施例において、プリント配線基板２０
の信号配線Ｓ１，Ｓ３は、ストリップ線路の構成をとっ
たが、最外層を使ってマイクロストリップ線路で配線可
能であれば、さらに特性の良好なソケットが実現でき
る。デバイス側の伝送線路２３ｂをマイクロストリップ
とすることで、コンタクトピンのスタブがさらに短縮さ
れ、前記したとおり反射の少ないソケットが実現でき
る。また、デバイス反対側の伝送線路２３ａは、コンタ
クトピンの下端で接続した方が良い。これは、伝送線路
２３ａをコンタクトピン３０の途中に接続した場合に
は、接続点２４ａから下に電気の通過しない線路が残
り、そこには回路的に容量が付いたように見え、好まし
くないからである。

【００４１】同図中、テスタ６０のドライバ６１に接続
される伝送線路２３ａをコネクタ４０ａ、８ｂが設けら
れる面に最も近い配線層Ｓ３に設け、コンパレータ６２
に接続される伝送線路２３ｂを被試験ＩＣ５０が装着さ
れる面に最も近い配線層Ｓ１に設けた構造としている
が、逆に、テスタ６０のドライバ６１に接続される伝送
線路２３ａを被試験ＩＣ５０が装着される面に最も近い
配線層Ｓ１に設け、コンパレータ６２に接続される伝送
線路２３ｂをコネクタ４０ａ、８ｂが設けられる面に最
も近い配線層Ｓ３に設けた構造としても、同様の効果が
得られる。

【００４２】第１の実施の形態にかかるＩＣソケット１
の構成は、プリント配線基板２０に複数のＩＣソケット
１を構成することが可能であり、多数個の被試験ＩＣ５
０を同時に測定する場合に適している。

【００４３】図２を用いて、本発明に第２の実施の形態
にかかるＩＣソケットの構造を説明する。図１と同一の
符合は同一の構成要素を表わしている。第２の実施の形
態は、プリント配線基板２０に構成したＩＣソケット１
を、ＩＣソケットの下面に設けたコネクタ４４によりＤ
ＵＴボード２９の上面に設けたコネクタ４５に接続する
ようにした形態である。

【００４４】ＩＣソケットの裏面に設けたＩＣソケット
側コネクタ４４ａ，４４ｂは、スルーホール２２ａ，２
２ｂに電気的に接続される。

【００４５】ＤＵＴボード２９は、複数の配線層を有す
るプリント配線基板を用いて構成され、上面にＩＣソケ
ット側コネクタ４４ａ，４４ｂと対応するコネクタ４５
ａ，４５ｂが設けられる。ＤＵＴボード２９の下面に
は、図示を省略したスルーホールによってコネクタ４５
ａ，４５ｂに接続されたコネクタ４０ａ，４０ｂが設け
られる。テスタ６０は、ＤＵＴボード２９の配線層を介
して複数のＩＣソケット１に接続される。

【００４６】このように構成することにより、プリント
配線基板２枚分の配線層を使用することが可能となり、
信号配線を余裕を持って設定できる利点がある。また、
ＩＣソケット１が１個づつの単位で構成されるため、Ｉ
Ｃソケット１の不具合による交換を容易に行える。

【００４７】以上の説明では、ＩＣソケットを、プリン
ト配線基板を用いて構成したが、多層の配線層を有する
基板は、プリント配線基板に限定されるものではない。

【００４８】すなわち、多層配線基板として、プリント
配線基板の他、セラミック基板など、絶縁体の内部に電
気配線を設けることで、同様のソケットを構成すること
ができる。被試験ＩＣのパッケージ形状はＣＳＰに限ら
ず、どのパッケージ形状であっても本発明のＩＣソケッ
トを用いることによって、高周波特性に優れた半導体試
験を行うことができる。さらに、本発明のＩＣソケット
におけるコンタクトピンの位置は、必ずしも被試験ＩＣ
の電極がある位置とする必要はない。被試験ＩＣの電極
の数以上にコンタクトピンを設け、テスタ側で制御し電
極の有るところだけと信号の受け渡しをすることも可能
である。この場合、デバイスが変わっても、同じソケッ
トを使用できる可能性が有るという利点がある。

【００４９】上記、各実施の形態では、パッケージ後の
試験について述べてきたが、本発明のＩＣソケットを用
いて、ウエハ検査を行うことも可能である。

【００５０】次に、ＳＰＩＣＥシミュレーションを行っ
て、本発明によるＩＣソケットの効果を評価した。図４
はシミュレーションに用いた回路であり、図４（ａ）
は、ドライバ６１から試験波形を被試験ＬＳＩ５０に印
加する場合の例である。ドライバ６１の出力はパルス電
圧源で近似した。被試験ＬＳＩ５０は、ランバスＤＲＡ
Ｍの最終出力回路を模擬したトランジスタモデルを用い
た。ソケット長によるスタブを伝送線路で表し、このス
タブ長を、電気長にして１０ｐｓ、１１０ｐｓ、２１０
ｐｓ、３１０ｐｓと変化させ解析した。これは、伝搬速
度を７ｐｓ／ｍｍで換算すると１．４ｍｍ、１５．７ｍ
ｍ、３０．０ｍｍ、４４．３ｍｍに相当する。

【００５１】ドライバ６１から振幅１．８Ｖの試験波形
を被試験ＬＳＩ５０に入力し、被試験ＬＳＩ５０のパッ
ケージ直前で波形をモニタした結果を図５（ａ）に示
す。ソケット長が短いほど、オーバーシュートが少なく
良好な波形をデバイスに印可できることが確認できる。
ソケット長４４．３ｍｍでは、立ちあがり時および立ち
下がり時にオーバーシュートが０．２９Ｖ発生するのに
対し、本発明の構成を備えたスタブ長１．４ｍｍのＩＣ
ソケットでは、立ちあがり時および立ち下がり時のオー
バーシュートを０．０９Ｖに抑えることができる。

【００５２】図４（ｂ）は、被試験ＬＳＩ５０の応答波
形をコンパレータ６２で受け取る場合の例である。ラン
バスＤＲＡＭの最終出力回路の特性を模擬したトランジ
スタモデルをパルス電圧源で駆動し、その出力波形をコ
ンパレータ６２の入力でモニタした結果を図５（ｂ）に
示す。この場合もソケット長が短いほど、オーバーシュ
ートが少なく良好な波形をコンパレータ６２が受け取る
ことができる。ソケット長４４．３ｍｍでは、立ちあが
り時のオーバーシュートが０．３１Ｖ発生するのに対
し、本発明の構成を備えたスタブ長１．４ｍｍのＩＣソ
ケットでは、立ちあがり時のオーバーシュートを０．１
１Ｖに抑えることができる。

【００５３】図６を用いて、本発明によるＩＣソケット
を備えたＩＣテスタの構成の概要を説明する。図６は、
本発明によるＩＣソケットを備えたＩＣテスタの一部構
成を示すブロック図である。図６において、ＩＣテスタ
６０は、制御コンピュータ７１、モニタ７２、プリンタ
７３、基準信号発生器７４、試験回路７５を、データバ
ス７６に接続して構成される。試験回路７５は、ドライ
バ６１、アナログコンパレータ６２を搭載したピンエレ
クトロニクス６９２接続される。

【００５４】試験回路７５は、タイミング発生器７５
１、パターン発生器７５２、フェイルメモリ７５３、デ
ジタルコンパレータ７５４、波形フォーマッタ７５５、
リファレンス電圧発生器７５６を備えて構成される。

【００５５】基準信号発生器７４は、試験波形の時間基
準となる基準クロック７４ａを発生し、タイミング発生
器７５１へ出力する。タイミング発生器７５１は、テス
タバス７６を介して設定されるタイミング設定信号７６
ｂに従い基準クロック７４ａを計数し、所望の周期と時
間遅れを持つフェーズ信号７５１ａ，７５１ｂ，７５１
ｃを生成する。パターン発生器７５２は、タイミング発
生器７５１からのフェーズ信号７５１ｂのタイミング
で、パターンデータ信号７５２ａおよび期待値信号７５
２ｂを発生する。波形フォーマッタ７５５は、被試験デ
バイスを試験するためのテスト波形７５５ａを、タイミ
ング信号７５１ａのタイミングでパターンデータ信号７
５２ａから論理合成により生成する。ドライバ６１は、
テスト波形７５５ａをリファレンス電圧発生器７５６か
ら入力する波形設定レベル信号７５６ａに従ったハイレ
ベル／ローレベルのテスト波形６１ａに波形整形し、伝
送線路９０ａ及び本発明によるＩＣソケット１を介し
て、ＤＵＴ５０に印加する。

【００５６】アナログコンパレータ６２は、本発明によ
るＩＣソケット１及び伝送線路９０ｂを介して、ＤＵＴ
５０の応答波形６２ａが入力され、リファレンス電圧発
生器７５６で発生した比較電圧７５６ａと比較し、比較
結果６２ｂを出力する。また、デジタルコンパレータ７
５４は、アナログコンパレータ６２で比較したＤＵＴ５
０の応答波形６２ｂと良品の応答である期待値信号７５
２ｂをフェーズ信号７５１ｃのタイミングで比較し、良
否判定を行う。フェイルメモリ７５３は、ＤＵＴ５０の
良否判定した判定結果７５４ａを格納し、試験終了後に
テスタバス７６を介して判定結果７６ｄを制御コンピュ
ータ７１に出力する。

【００５７】リファレンス電圧発生器７５６は、波形設
定レベル信号（比較電圧）７５６ａを発生する。

【００５８】上記の動作をＤＵＴ５０の各ピン毎同時に
行い、ＤＵＴ５０の良否判定が完了する。

【００５９】すなわち、この発明は、上記ＩＣソケット
に接続されるドライバおよびコンパレータを搭載したピ
ンエレクトロニクスと、基準信号発生器と、タイミング
発生器と、パターン発生器と、波形フォーマッタと、デ
ジタルコンパレータと、フェイルメモリと、リファレン
ス電圧発生器を有することを特徴とする半導体試験装
置、および、この半導体製造装置を使用し、ドライバか
らＩＣソケットに装着された被試験ＩＣに試験波形を供
給し、被試験ＩＣからの応答波形をコンパレータで受信
するようにした半導体試験方法である。

【００６０】図７のフローチャートを用いて、本発明に
よるＩＣソケットを用いて検査され、出荷される半導体
装置の製造方法を説明する。図７において、ステップＳ
１の行程において製造された製品ウエハは、Ｐ検（Pell
et検査）により初期の不良選別が行われる（ステップＳ
２）。そして、選別された良品ウエハは、ステップＳ３
又はＳ５に進む。ステップＳ３に進むかステップＳ５に
進むかの選択は、製造設備等の関係から選択される。ス
テップＳ３においては、製品ウエハのダイシングを行
い、良品チップのみが、ＣＳＰ（Chip Size Package）
やＢＧＡ（Ball Grid Array）等に個々にパッケージさ
れる（ステップＳ４）。そして、パケージされたチップ
は、バーイン試験や選別が行われる（ステップＳ７）。
また、ステップＳ２のＰ検の後ウエハは、ウエハ上でさ
らに一括で配線パターンや保護膜の形成、半田ボール付
けまでを行う（ステップＳ５）。続いて、配線パターン
等が形成されたウエハは、ダイシングにより個々のチッ
プに分割される（ステップＳ６）。個々のチップに分割
されたチップは、バーイン試験や選別が行われる（ステ
ップＳ７）。ステップＳ７においては、上述した本発明
のＩＣソケットを用いた半導体装置の検査方法が実施さ
れる。つまり、個々に分割された最終形状の製品は、本
発明によるＩＣソケットによりバーンイン試験にかけら
れ最終選別がなされる。そして、最終的に良品となった
ものが出荷される（ステップＳ８）。

【００６１】すなわち、この発明は、図６に示した半導
体試験装置を用いて、被試験ＩＣに試験波形を入力し、
応答波形を検出して被試験ＩＣの良否を判断する半導体
装置検査工程を含んだ半導体装置の製造方法である。

【００６２】したがって、本発明のＩＣソケットを用い
ることで、ドライバから立上り、立下りの良好な試験波
形を被試験ＬＳＩに印加でき、被試験ＬＳＩの出力時
は、立上り、立下りに劣化のない応答波形をコンパレー
タに入力できるため、信頼性の高い半導体試験装置を実
現することができる。また、前記した通り、ウエハの電
極にコンタクトピンが接触するように本発明のＩＣソケ
ットを構成することで、高周波特性に優れたウエハ検査
を行うことも可能である。この場合、パッケージ後の試
験と比べ、コンタクトピンの高い平坦度が要求される
が、コンタクトピンは、内部にバネを持ち伸縮する構造
になっているため、この伸縮動作により平坦のバラ付き
を補うことができる。

【００６３】なお、上述した本発明の実施の形態におい
ては、一個のＩＣソケットの構成を示しているが、図８
に示すようにＩＣソケット１をプリント配線基板２０上
にマトリクス状に配置形成したり、ＩＣソケット１をＤ
ＵＴボード２９上にマトリクス状に配置することによ
り、複数個の製品を同時に検査することも可能である。

【００６４】

【発明の効果】ＩＣソケットのコンタクトピンを埋込む
ソケットハウジング部をプリント配線基板と同様な多層
構造とし、テスタと被試験ＩＣ間の２重終端接続（ＤＴ
Ｌ接続）を異なる配線層による伝送線で配線して、スタ
ブ配線となる被試験ＩＣとコンパレータとの分岐点をソ
ケットハウジングの最上面とする。これにより、スタブ
配線となるコンタクトピンの長さ（実効ピン長）が先端
部分のみとなり、最短となる。

【００６５】これにより、高周波においては、インピー
ダンスミスマッチから生じる入力波形の乱れや出力波形
の乱れをなくし、反射ノイズ、クロストークノイズを低
減することができる。また、コンタクトピンの全長に特
性が左右されないため、従来の安価なコンタクトピンの
使用も可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態にかかるＩＣソケッ
トの構造の概要を示す縦断面図。

【図２】本発明の第１の実施の形態にかかるＩＣソケッ
トの構造の概要を示す縦断面図。

【図３】従来のＩＣソケットの構造の概要を示す縦断面
図。

【図４】本発明によるＩＣソケットを評価するためのシ
ミュレーション回路図。

【図５】本発明によるＩＣソケットの効果の解析結果。

【図６】本発明によるＩＣソケットを備えたＩＣテスタ
の一部構成図。

【図７】本発明によるＩＣソケットを用いて検査される
半導体装置の製造方法を示すフローチャート。

【図８】本発明によるＩＣソケットを用いて多数個同時
測定を行う場合の実施例。

【符号の説明】

１ＩＣソケット３ＩＣソケットハウジング２０プリント配線基板２１スルーホール２２スルーホール２３伝送線路による配線２４接続点２９ＤＵＴボード３０コンタクトピン３５位置決めピン３７プッシャ４０，４４，４５コネクタ５０被試験ＩＣ、被試験ＬＳＩ６０ＩＣテスタ６１ドライバ６２コンパレータ６３終端抵抗６４終端電圧源６９ピンエレクトロニクス７１コンピュータ７２モニタ７３プリンタ７４基準信号発生器７５試験回路７６テスタバス９０高周波ケーブル７５１タイミング発生器

───────────────────────────────────────────────────── フロントページの続き (72)発明者大崎昭雄神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所生産技術研究所内 (72)発明者藤井武東京都渋谷区東３丁目16番３号日立電子エンジニアリング株式会社内 (72)発明者鈴木哲也東京都渋谷区東３丁目16番３号日立電子エンジニアリング株式会社内 (72)発明者村田和彦東京都渋谷区東３丁目16番３号日立電子エンジニアリング株式会社内Ｆターム(参考） 2G003 AA07 AE03 AG01 AG08 AG12 AG16 AH02 AH05 AH09 2G132 AF02 AJ01 AL03 AL11 AL19 AL20 5E024 CA03

Claims

【特許請求の範囲】

【請求項１】被試験ＩＣの入出力端子に接触する複数
のコンタクトピンが先端部を残して基板に埋め込まれ、
半導体試験装置のＤＵＴボードと被試験ＩＣとを電気的
導通を生じるように接続するためのＩＣソケットにおい
て、前記コンタクトピンが埋め込まれる基板に２つ以上
の信号配線層と２つ以上の電源配線層を設け、半導体試
験装置のドライバまたはコンパレータに接続する信号配
線の一方を被試験ＩＣに近い信号配線層を使ってコンタ
クトピンに接続したことを特徴とするＩＣソケット。
【請求項２】前記半導体試験装置のドライバまたはコ
ンパレータに接続する信号配線の他方を被試験ＩＣから
遠い信号配線層を使ってコンタクトピンに接続したこと
を特徴とする請求項１に記載のＩＣソケット。
【請求項３】コンタクトピンを先端部を残して基板に
直接埋め込んだことを特徴とする請求項１または請求項
２に記載のＩＣソケット。
【請求項４】ＩＣソケットを同一の基板上に複数ユニ
ット分構成したことを特徴とする請求項１ないし請求項
３のいずれか１項に記載のＩＣソケット。
【請求項５】コンタクトピンが埋め込まれる基板に１
ユニット分のＩＣソケットを形成し、ＩＣソケットが形
成された基板と試験装置のＤＵＴボードとを接続するコ
ネクタを設けたことを特徴とする請求項１ないし請求項
３のいずれか１項に記載のＩＣソケット。
【請求項６】請求項１ないし請求項５のいずれか１項
に記載されたＩＣソケットに接続されるドライバおよび
コンパレータを搭載したピンエレクトロニクスと、基準
信号発生器と、タイミング発生器と、パターン発生器
と、波形フォーマッタと、デジタルコンパレータと、フ
ェイルメモリと、リファレンス電圧発生器を有すること
を特徴とする半導体試験装置。
【請求項７】請求項６に記載された半導体製造装置を
使用し、ドライバからＩＣソケットに装着された被試験
ＩＣに試験波形を供給し、被試験ＩＣからの応答波形を
コンパレータで受信することを特徴とする半導体試験方
法。
【請求項８】請求項６に記載の半導体試験装置を用い
て、被試験ＩＣに試験波形を入力し、応答波形を検出し
て被試験ＩＣの良否を判断する半導体装置検査工程を含
むことを特徴とする半導体装置の製造方法。