JPH1082825A - 半導体検査装置及び方法 - Google Patents

Abstract

(57)【要約】 【課題】微細化された多ピンで高速の半導体チップの検
査に最適な半導体検査装置及び方法を提供する。 【解決手段】本発明の装置は、メモリ３に記憶されたテ
ストパターンを参照して半導体チップＯの検査を行うテ
スト回路４と、テスト対象の半導体チップＯの接点パッ
ドと位置が整合するように複数設けられた導電性のコン
タクト部２ａを有し、かつ当該接点パッドと前記テスト
回路４とを接続するプローブ構造部２とを同一の基板上
に備えてなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、 LSI（大規模集積
回路）製造の最終段階における検査工程において、ま
た、客先から故障により返品されたクレーム品の故障解
析において、LSI を検査するのに用いる半導体検査装置
及びこれを使用した半導体検査方法に関する。

【０００２】

【従来の技術】LSI の製造においてはウェハ上に複数の
半導体装置（チップ）を形成した後、その最終工程にそ
れらのチップが単体として電気的に正常に動作するかと
いう点を検査する必要がある。この目的のため、従来よ
りLSI テスタとプローブカードが使われている。

【０００３】プローブカードとは、図５の(a) 、(b) に
示すように、縦30cm、横20cmの大きさのエポキシ基板２
０にタングステンの針２１を複数、片持ち梁上に取り付
け、針２１の先端をチップＯのパッドに接触させてテス
ト対象チップＯとLSI テスタとを接続するものである。
現状では、半導体チップＯの多ピン（100 ピン以上）・
高速化（1GHz以上）のため、LSI とプローブカードとを
結ぶケーブル束は、テスト対象のLSI がごく小さいにも
かかわらず、大きくて重くなる傾向にある。

【０００４】

【発明が解決しようとする課題】ところで、LSI テスタ
とプローブカードを使用した半導体検査方法では、プロ
ーブカードで長い針を近くに並べるため、隣接する針間
の信号が互いに影響し合うクロストーク及び特性インピ
ーダンス不整合の問題が生じる。

【０００５】また、テスト対象チップからプローブカー
ド、接続ケーブルを介してLSI テスタ内のテスト回路ま
での経路は、長くかつ種々の形状の信号線路を経由する
ので、特性インピーダンス不整合、信号遅延増大、浮遊
容量の増加という問題が生じる。特に、近年の多ピンで
高速なチップのテストを行う必要性が増加するに伴い、
これらの問題が顕著化している。

【０００６】ここにおいて本発明の解決すべき主要な目
的は、次の通りである。本発明の第１の目的は、微細化
された多ピンで高速の半導体チップ検査に最適な半導体
検査装置及び方法を提供せんとするものである。

【０００７】本発明の第２の目的は、従来プローブカー
ドで行っていたテスト対象チップとの接続機能を、チッ
プサイズにまで小型化した半導体検査装置及び方法を提
供せんとするものである。

【０００８】本発明の第３の目的は、信号が互いに影響
し合うクロストーク及び特性インピーダンス不整合、信
号遅延増大、浮遊容量の増加という問題が生じない半導
体検査装置及び方法を提供せんとするものである。

【０００９】本発明のその他の目的は、明細書、図面、
特に特許請求の範囲の各請求項の記載から自ずと明らか
となろう。

【００１０】

【課題を解決するための手段】本発明は、半導体チップ
の検査を行うテスト回路と、テスト対象の半導体チップ
の接点パッドと前記テスト回路とを接続するプローブ構
造部とを同一の基板上又はチップ上に備えてなる。よっ
て、微細化された多ピンで高速の半導体チップの検査が
容易にでき、しかも信号が互いに影響し合うクロストー
ク及び特性インピーダンス不整合、信号遅延増大、浮遊
容量の増加という問題が生じない。さらに具体的詳細に
述べると、当該課題の解決では、本発明が次に列挙する
それぞれの新規な特徴的構成手段または手法を採用する
ことにより、前記目的を達成する。

【００１１】すなわち、本発明装置の第１の特徴は、メ
モリに記憶されたテストパターンを参照して半導体チッ
プの検査を行うテスト回路と、テスト対象の半導体チッ
プの接点パッドと位置が整合するように複数設けられた
導電性のコンタクト部を有し、かつ当該接点パッドと前
記テスト回路とを、接続するプローブ構造部とを同一の
基板上に備えてなる半導体検査装置の構成採用にある。

【００１２】本発明装置の第２の特徴は、半導体素子を
検査するためのテストパターンを記憶したメモリと、前
記メモリに記憶されたテストパターンを参照して半導体
チップの検査を行うテスト回路と、テスト対象の半導体
チップの接点パッドと位置が整合するように複数設けら
れた導電性のコンタクト部を有し、かつ当該接点パッド
と前記テスト回路とを接続するプローブ構造部とを同一
の基板上に備えてなる半導体検査装置の構成採用にあ
る。

【００１３】本発明装置の第３の特徴は、前記本発明装
置の第１又は第２の特徴における前記プローブ構造部
が、検査対象の半導体チップと対応する大きさからなる
半導体検査装置の構成採用にある。

【００１４】本発明装置の第４の特徴は、前記本発明装
置の第１、第２又は第３の特徴における前記プローブ構
造部のコンタクト部が、前記接点パッドに対し一定接触
圧自在に形成してなる半導体検査装置の構成採用にあ
る。

【００１５】本発明装置の第５の特徴は、前記本発明装
置の第１、第２、第３又は第４の特徴における前記プロ
ーブ構造部のコンタクト部が、電気的に相互分離された
凸型の複数の導電性板バネからなる半導体検査装置の構
成採用にある。

【００１６】本発明装置の第６の特徴は、前記本発明装
置の第１、第２、第３、第４又は第５の特徴における前
記プローブ構造部のコンタクト部が、白金、ロジウム、
バラジウム、金、銅又はこれらの合金にて構成されてな
る半導体検査装置の構成採用にある。

【００１７】本発明装置の第７の特徴は、前記本発明装
置の第１、第２、第３、第４、第５又は第６の特徴にお
ける前記テスト回路が、外部の電源からパワーを供給さ
れ、かつ外部のクロック発生器からタイミング信号を供
給されてなる半導体検査装置の構成採用にある。

【００１８】本発明装置の第８の特徴は、前記本発明装
置の第１、第２、第３、第４、第５、第６又は第７の特
徴における前記テスト回路が、その制御及びテスト結果
の読出しを、外部インタフェースを経由して行われてな
る半導体検査装置の構成採用にある。

【００１９】本発明装置の第９の特徴は、前記本発明装
置の第１、第２、第３、第４、第５、第６、第７又は第
８の特徴における前記テスト回路が、ドライバ、コンパ
レータ、及びテスト結果格納部からなる半導体検査装置
の構成採用にある。

【００２０】本発明装置の第１０の特徴は、前記本発明
装置の第１、第２、第３、第４、第５、第６、第８又は
第９の特徴における前記テスト回路が、前記半導体チッ
プ設置位置から１〜２cm以内の直近に配置されてなる半
導体検査装置の構成採用にある。

【００２１】本発明装置の第１１の特徴は、前記本発明
装置の第１、第２、第３、第４、第５、第６、第７、第
８、第９又は第１０の特徴における前記基板が、マルチ
チップモジュール基板からなる半導体検査装置の構成採
用にある。

【００２２】本発明装置の第１２の特徴は、前記本発明
装置の第１、第２、第３、第４、第５、第６、第７、第
８、第９、第１０又は第１１の特徴における前記コンタ
クト部が、その大きさを、幅８μｍ前後間、奥行３００
μｍ前後間、高さ１００μｍ前後間としてなる半導体検
査装置の構成採用にある。

【００２３】本発明装置の第１３の特徴は、メモリに記
憶されたテストパターンを参照して半導体チップの検査
を行うテスト回路と、テスト対象の半導体チップの接点
パッドと位置が整合するように複数設けられた導電性の
コンタクト部を有し、かつ当該接点パッドと前記テスト
回路とを接続するプローブ構造部とを同一のチップ上に
形成してなる半導体検査装置の構成採用にある。

【００２４】本発明装置の第１４の特徴は、チップの外
周辺に設けられ、外部電源からパワーを供給するパッド
と、同じくチップの外周辺に設けられ、外部のクロック
発生器からタイミング信号を供給するパッドと、前記チ
ップの内側に設けられ、テスト対象の半導体チップの接
点パッドと位置が整合するように複数のコンタクト部が
設けられたプローブ構造部と、当該プローブ構造部の内
側に設けられ、EB（Electron Beam ）テスタでテスト対
象チップ表面のストロボSEM 像を観察するための穴と、
前記チップの外周辺と前記プローブ構造部との間に設け
られ、半導体チップの検査を行うテスト回路と、を備え
てなる半導体検査装置の構成採用にある。

【００２５】本発明方法の第１の特徴は、ドライバ、コ
ンパレータ、及びテスト結果格納部からなるテスト回路
と、テスト対象の半導体チップの接点パッドと位置が整
合するように複数のコンタクト部が設けられ、かつ当該
接点パッドと前記テスト回路とを接続するプローブ構造
部とを同じ基板上に備えた半導体検査装置にて半導体素
子を検査するに当たり、予め、メモリにテストパタンと
して、テスト対象チップの入力に印加するパタンとテス
ト対象チップの出力期待値パタンを記憶させておき、先
ず、テスト対象の半導体チップの接点パッドと前記プロ
ーブ構造部のコンタクト部とを接触させて当該半導体チ
ップを基板上に実装させ、次に、入力に印加するパタン
を前記ドライバを通じてテスト対象チップに送り、当該
テスト対象チップからの出力信号を受けるとともに、前
記コンパレータで前記メモリに格納された期待値と比較
し、当該比較結果を前記テスト結果格納部に保存してな
る半導体検査方法の構成採用にある。

【００２６】本発明方法の第２の特徴は、ドライバ、コ
ンパレータ、及びテスト結果格納部からなるテスト回路
と、テスト対象の半導体チップの接点パッドと位置が整
合するように複数のコンタクト部が設けられ、かつ当該
接点パッドと前記テスト回路とを接続するプローブ構造
部とを同じチップ上に備えた半導体検査装置にて半導体
素子を検査するに当たり、予め、メモリにテストパタン
として、テスト対象チップの入力に印加するパタンとテ
スト対象チップの出力期待値パタンを記憶させておき、
先ず、テスト対象の半導体チップの接点パッドと前記プ
ローブ構造部のコンタクト部とを接触させて当該半導体
チップを前記チップ上に実装させ、次に、入力に印加す
るパタンを前記ドライバを通じてテスト対象チップに送
り、当該テスト対象チップからの出力信号を受けるとと
もに、前記コンパレータで前記メモリに格納された期待
値と比較し、当該比較結果を前記テスト結果格納部に保
存してなる半導体検査方法の構成採用にある。

【００２７】本発明方法の第３の特徴は、前記本発明方
法の第１又は第２の特徴における前記テスト回路が、そ
の制御及びテスト結果を外部インタフェースを用いて、
外部へ読出されてなる半導体検査方法の構成採用にあ
る。

【００２８】本発明方法の第４の特徴は、前記本発明方
法の第１、第２又は第３の特徴における前記接点パッド
に対する前記コンタクト部の接触が、撥条弾性により当
該接点パッドの段差を吸収する一定接触圧に設定してな
る半導体検査方法の構成採用にある。

【００２９】

【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の形態を、その装置例、方法例及び応用装置例
に基づいて説明する。 （装置例）図１は本実施形態に係る装置例の半導体検査
装置αの構成を示す。同図に示す通り、本装置例の半導
体検査装置αは、マルチチップモジュール（MCM ）基板
１の上に、検査対象の半導体チップＯと対応する大きさ
からなるプローブ構造部２、２つのテストパタン格納用
メモリ３、テスト回路４が搭載されてなる。

【００３０】テスト対象の半導体チップＯは、プローブ
構造部２に設置されると、その接点パッドがテスト回路
４と導通する。図２はプローブ構造部２のコンタクト部
２ａの構造を示す。ここで、プローブ構造部２はマイク
ロマシニング技術を応用して製作する。このプローブ構
造部２の使用によってテスト回路４をテスト対象チップ
Ｏから1 〜2 ［cm］以内の直近に配置することが可能と
なり、近年の、より微細化された多ピンで高速の半導体
チップＯを検査することが可能となる。また、このプロ
ーブ構造部２は比較的単純な工程で多数のものが得られ
るので低コストである。

【００３１】なお、テスト回路４の一部をテスト対象チ
ップ近くに配置する試みは従来もあったが、これはプロ
ーブカード上にテスト回路ICを載せたもので、プローブ
カードはチップサイズに比較して大きいままであった。
また、LSI テスタも従来通り使い、付加的機能を外部IC
に持たせたというもので、本発明とは目的が異なるもの
であった。この種の従来技術について記載されている文
献としては、例えば論文International Test Conferenc
e 1994 page 194-201, 「QTTAG: A Standardfor Test
Fixture based IDDQ/ISSQ Monitors 」を挙げることが
できる。

【００３２】テスト対象の半導体チップＯの接点パッド
と接触するコンタクト部２ａは、白金、ロジウム、バラ
ジウム、金、銅又はこれらの合金等の抵抗の低い金属で
構成されてなる。このコンタクト部２ａは、凸型板バネ
の形態をしており、弾性力およびたわみにてテスト対象
の半導体チップＯの接点パッドの段差を吸収し、一定の
接触圧で接触する。コンタクト部２ａの大きさは、例え
ば、好ましくは幅８μｍ、奥行３００μｍ、高さ１００
μｍ程である。そして、コンタクト部２ａは、これをMC
M基板１内の配線と接続するために、チップ外側（図２
内で矢印で示す方向）に向けて引き出され、延長された
構成をしている。

【００３３】図１に示すように、プローブ構造部２とテ
スト回路４、そしてテスト回路４と各メモリ３はMCM 基
板１内の配線で結ばれている。また、外部の電源５から
パワーが供給され、外部のクロック発生器６からタイミ
ング信号が供給される。テスト回路４の制御及びテスト
結果の読出しは、外部インタフェース７を経由して実行
される。

【００３４】半導体チップＯの検査をする際、テスト対
象の半導体チップＯは、回路面が下を向いた状態、すな
わちMCM 基板１の上面と向き合う形で装着される。した
がって、EB（Electron Beam ）テスタでテスト対象であ
る半導体チップＯの表面のストロボSEM 像を観測する場
合は、MCM 基板１の半導体チップＯと向き合う領域に穴
を開けておく。この場合、プローブ構造部２も、中心に
穴を開けておくか、四方から囲む形で実装する。

【００３５】図３はテスト回路４の構成を示す。テスト
回路４は、外部から電源５及びクロック発生器６のパワ
ー及びタイミング信号の供給を受けるとともに、外部イ
ンタフェース７、テストパタンを格納するメモリ３、テ
スト回路４から構成される。テスト回路４は、ドライバ
４ａ、コンパレータ４ｂ及びテスト結果格納部４ｃをチ
ップ上に形成してなる。

【００３６】本装置例の半導体検査装置αによれば、従
来例のように大きなプローブカードを使用したり、長い
針を近くに並べる必要がないので、装置の小型化が図
れ、しかも隣接する針間の信号が互いに影響し合うクロ
ストーク及び特性インピーダンス不整合の問題を防止す
ることができる。

【００３７】（方法例）次に、前記装置例の半導体検査
装置αを使用した半導体検査方法の方法例について説明
する。予めメモリ３には、テストパタンとしてテスト対
象の半導体チップＯの入力端子に印加するパタンと半導
体チップＯの出力期待値パタンを記憶させて置く。テス
ト回路４は、まず、半導体チップＯの入力端子に印加す
るパタンがドライバ４ａ、出力端子OUT を通じてテスト
対象の半導体チップＯに送る。すると、半導体チップＯ
からの出力信号を入力端子INを通じて受け、コンパレー
タ４ｂでメモリ３に格納された期待値と比較する。比較
結果はテスト結果格納部４ｃに保存される。そして、外
部インタフェース７を用いることで、テスト回路４の制
御及びテスト結果の外部への読出しを行う。

【００３８】（応用装置例）図４は本発明に係る応用装
置例の半導体検査装置βの構成を示す。本応用装置例の
半導体検査装置βが、前記装置例の半導体検査装置αと
異なる点は、プローブ構造部２とテスト回路４を1 つの
チップ１０上に形成した点である。

【００３９】本応用装置例の半導体検査装置βは、チッ
プ１０の外周辺に設けられ、外部電源５からパワーを供
給するパッド１１と、同じくチップ１０の外周辺に設け
られ、外部のクロック発生器６からタイミング信号を供
給するパッド１１と、チップ１０の内側に設けられ、テ
スト対象の半導体チップＯの接点パッドと位置が整合す
るように複数のコンタクト部が設けられたプローブ構造
部２と、プローブ構造部２の内側に設けられ、EBテスタ
でテスト対象チップ表面のストロボSEM 像を観察するた
めの穴１２と、チップ１０の外周辺とプローブ構造部２
との間に設けられ、半導体チップＯの検査を行うテスト
回路４と、を備えてなる。

【００４０】本応用装置例の半導体検査装置βを使用し
た半導体検査方法の方法例は、前記装置例の半導体検査
装置βとほぼ同様である。すなわち、予め図を省略した
メモリに、テストパタンとしてテスト対象の半導体チッ
プＯの入力端子に印加するパタンと半導体チップＯの出
力期待値パタンを記憶させて置く。

【００４１】そして、テスト回路４から、半導体チップ
Ｏの入力端子に印加するパタンを送る。すると、半導体
チップＯからの出力信号を受け、図を省略したコンパレ
ータでメモリに格納された期待値と比較し、比較結果を
テスト結果格納部等に保存する。

【００４２】本応用装置例の構成を採用すれば、従来プ
ローブカードで行っていたテスト対象チップとの接続機
能を、チップサイズにまで小型化することができる。

【００４３】以上本発明の代表的な装置例及び方法例に
ついて説明したが、本発明は必ずしも当該装置例の手段
及び当該方法例の手法だけに限定されるものではない。
本発明の目的を達成し、後述する効果を有する範囲内に
おいて適宜変更して実施することができるものである。

【００４４】

【発明の効果】以上説明したように本発明は、半導体チ
ップの検査を行うテスト回路と、プローブ構造部とが同
一の基板上又はチップ上に設けられているので、極めて
小型化が可能となった。その結果、微細化された多ピン
で高速の半導体チップの検査を容易にでき、しかも信号
が互いに影響し合うクロストーク及び特性インピーダン
ス不整合、信号遅延増大、浮遊容量の増加という問題が
生じることがないという効果を奏する。

【００４５】特に、テスト回路とプローブ構造部とをチ
ップ上に設けた場合には、従来プローブカードで行って
いたテスト対象チップとの接続機能を、チップサイズに
まで小型化できるという効果を奏する。

【図面の簡単な説明】

【図１】本発明に係る装置例の半導体検査装置の構成を
示すブロック図である。

【図２】同上の半導体検査装置におけるプローブ構造部
のコンタクト部の形状を示した説明図である。

【図３】同上の半導体検査装置におけるテスト回路の構
成を示すブロック図である。

【図４】本発明に係る応用装置例の半導体検査装置の構
成を示すブロック図である。

【図５】(a) は検査対象の半導体チップをプローブカー
ドに取付けた状態を示す説明図であり、(b) は(a) の図
のＡ矢視方向から見た側面図である。

【符号の説明】

α、β…半導体検査装置 Ｏ…半導体チップ（チップ） １…マルチチップモジュール（MCM ）基板 ２…プローブ構造部 ２ａ…コンタクト部 ３…メモリ（テストパタン格納用メモリ） ４…テスト回路 ４ａ…ドライバ ４ｂ…コンパレータ ４ｃ…テスト結果格納部 ５…電源 ６…クロック発生器 ７…外部インタフェース １０…チップ １１…パッド １２…穴 ２０…エポキシ基板 ２１…針

フロントページの続き (72)発明者 久良木 億 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 (72)発明者 岡本 秀孝 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内

Claims (18)

【特許請求の範囲】
1. 【請求項１】メモリに記憶されたテストパターンを参照
   して半導体チップの検査を行うテスト回路と、テスト対
   象の半導体チップの接点パッドと位置が整合するように
   複数設けられた導電性のコンタクト部を有し、かつ当該
   接点パッドと前記テスト回路とを接続するプローブ構造
   部とを、同一の基板上に備えた、 ことを特徴とする半導体検査装置。
2. 【請求項２】半導体素子を検査するためのテストパター
   ンを記憶したメモリと、前記メモリに記憶されたテスト
   パターンを参照して半導体チップの検査を行うテスト回
   路と、テスト対象の半導体チップの接点パッドと位置が
   整合するように複数設けられた導電性のコンタクト部を
   有し、かつ当該接点パッドと前記テスト回路とを接続す
   るプローブ構造部とを同一の基板上に備えた、 ことを特徴とする半導体検査装置。
3. 【請求項３】前記プローブ構造部は、 検査対象の半導体チップと対応する大きさからなる、 ことを特徴とする請求項１又は２に記載の半導体検査装
   置。
4. 【請求項４】前記プローブ構造部のコンタクト部は、 前記接点パッドに対し一定接触圧自在に形成する、 ことを特徴とする請求項１、２又は３に記載の半導体検
   査装置。
5. 【請求項５】前記プローブ構造部のコンタクト部は、 電気的に相互分離された凸型の複数の導電性板バネから
   なる、 ことを特徴とする請求項１、２、３又は４に記載の半導
   体検査装置。
6. 【請求項６】前記プローブ構造部のコンタクト部は、 白金、ロジウム、バラジウム、金、銅又はこれらの合金
   にて構成された、 ことを特徴とする請求項１、２、３、４又は５に記載の
   半導体検査装置。
7. 【請求項７】前記テスト回路は、 外部の電源からパワーを供給され、かつ外部のクロック
   発生器からタイミング信号を供給されてなる、 ことを特徴とする請求項１、２、３、４、５又は６に記
   載の半導体検査装置。
8. 【請求項８】前記テスト回路は、 その制御及びテスト結果の読出しを、外部インタフェー
   スを経由して行われる構成とした、 ことを特徴とする請求項１、２、３、４、５、６又は７
   に記載の半導体検査装置。
9. 【請求項９】前記テスト回路は、 ドライバ、コンパレータ、及びテスト結果格納部からな
   る、 ことを特徴とする請求項１、２、３、４、５、６、７又
   は８に記載の半導体検査装置。
10. 【請求項１０】前記テスト回路は、 前記半導体チップ設置位置から１〜２cm以内の直近に配
    置される、 ことを特徴とする請求項１、２、３、４、５、６、８又
    は９に記載の半導体検査装置。
11. 【請求項１１】前記基板は、 マルチチップモジュール基板である、 ことを特徴とする請求項１、２、３、４、５、６、７、
    ８、９又は１０に記載の半導体検査装置。
12. 【請求項１２】前記コンタクト部は、 その大きさを、幅８μｍ前後間、奥行３００μｍ前後
    間、高さ１００μｍ前後間とする、 ことを特徴とする請求項１、２、３、４、５、６、７、
    ８、９、１０又は１１に記載の半導体検査装置。
13. 【請求項１３】メモリに記憶されたテストパターンを参
    照して半導体チップの検査を行うテスト回路と、テスト
    対象の半導体チップの接点パッドと位置が整合するよう
    に複数設けられた導電性のコンタクト部を有し、かつ当
    該接点パッドと前記テスト回路とを接続するプローブ構
    造部とを同一のチップ上に形成した、 ことを特徴とする半導体検査装置。
14. 【請求項１４】チップの外周辺に設けられ、外部電源か
    らパワーを供給するパッドと、同じくチップの外周辺に
    設けられ、外部のクロック発生器からタイミング信号を
    供給するパッドと、前記チップの内側に設けられ、テス
    ト対象の半導体チップの接点パッドと位置が整合するよ
    うに複数のコンタクト部が設けられたプローブ構造部
    と、当該プローブ構造部の内側に設けられ、EBテスタで
    テスト対象チップ表面のストロボ SEM像を観察するため
    の穴と、前記チップの外周辺と前記プローブ構造部との
    間に設けられ、半導体チップの検査を行うテスト回路
    と、を備えた、 ことを特徴とする半導体検査装置。
15. 【請求項１５】ドライバ、コンパレータ、及びテスト結
    果格納部からなるテスト回路と、テスト対象の半導体チ
    ップの接点パッドと位置が整合するように複数のコンタ
    クト部が設けられ、かつ当該接点パッドと前記テスト回
    路とを接続するプローブ構造部とを同じ基板上に備えた
    半導体検査装置にて半導体素子を検査するに当たり、 予め、メモリにテストパタンとして、テスト対象チップ
    の入力に印加するパタンとテスト対象チップの出力期待
    値パタンを記憶させておき、 先ず、テスト対象の半導体チップの接点パッドと前記プ
    ローブ構造部のコンタクト部とを接触させて当該半導体
    チップを基板上に実装させ、次に、入力に印加するパタ
    ンを前記ドライバを通じてテスト対象チップに送り、当
    該テスト対象チップからの出力信号を受けるとともに、
    前記コンパレータで前記メモリに格納された期待値と比
    較し、当該比較結果を前記テスト結果格納部に保存す
    る、 ことを特徴とする半導体検査方法。
16. 【請求項１６】ドライバ、コンパレータ、及びテスト結
    果格納部からなるテスト回路と、テスト対象の半導体チ
    ップの接点パッドと位置が整合するように複数のコンタ
    クト部が設けられ、かつ当該接点パッドと前記テスト回
    路とを接続するプローブ構造部とを同じチップ上に備え
    た半導体検査装置にて半導体素子を検査するに当たり、 予め、メモリにテストパタンとして、テスト対象チップ
    の入力に印加するパタンとテスト対象チップの出力期待
    値パタンを記憶させておき、 先ず、テスト対象の半導体チップの接点パッドと前記プ
    ローブ構造部のコンタクト部とを接触させて当該半導体
    チップを前記チップ上に実装させ、次に、入力に印加す
    るパタンを前記ドライバを通じてテスト対象チップに送
    り、当該テスト対象チップからの出力信号を受けるとと
    もに、前記コンパレータで前記メモリに格納された期待
    値と比較し、当該比較結果を前記テスト結果格納部に保
    存する、 ことを特徴とする半導体検査方法。
17. 【請求項１７】前記テスト回路は、 その制御及びテスト結果を外部インターフェースを用い
    て外部へ読出される、 ことを特徴とする請求項１５又は１６に記載の半導体検
    査方法。
18. 【請求項１８】前記接点パッドに対する前記コンタクト
    部の接触は、 撥条弾性により当該接点パッドの段差を吸収する一定接
    触圧に設定される、 ことを特徴とする請求項１５、１６又は１７に記載の半
    導体検査方法。