JP2004117247A

JP2004117247A - 半導体試験装置のプローバインタフェース装置及び半導体試験装置のデバイスインターフェース装置

Info

Publication number: JP2004117247A
Application number: JP2002282698A
Authority: JP
Inventors: Tetsuya Sakaniwa; 坂庭　徹哉
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2002-09-27
Filing date: 2002-09-27
Publication date: 2004-04-15

Abstract

【課題】ウエハプローバ装置に適用するプローブカードにおいて複数ＤＵＴ間の電源電流の干渉に伴うデバイス試験の不具合を改善可能とした半導体試験装置のプローブカードを提供する。
【解決手段】プローブ針を備える多層基板により、複数個の被試験デバイスを試験する半導体試験装置のプローバインタフェース装置において、多層基板上のＧＮＤ層に対して各ＤＵＴ毎に分割した分割ＧＮＤ、若しくは所定のＤＵＴグループ単位毎に分割した分割ＧＮＤ、を備える半導体試験装置のプローバインタフェース装置。
【選択図】　　　　図５

Description

【０００１】
【発明の属する技術分野】
この発明は、複数個の被試験デバイス（ＤＵＴ）とコンタクトする半導体試験装置のプローブカード、デバイスインターフェース装置に関する。特に、ウエハプローバ装置に適用するプローブカードにおいて複数ＤＵＴ間の電源電流の干渉に伴うデバイス試験の不具合を改善可能とした半導体試験装置のプローブカードに関する。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開２０００−３１５７１０号公報（第１図）
【０００４】
特開２０００−３１５７１０号公報では、測定回路同士の相互干渉を無くし、複数の被測定半導体素子を同時に測定することに対応できる半導体検査装置及びそれを用いた検査方法の提供である。
【０００５】
次に、図１（ａ）は本願のプローブピン１０を備えるプローブカード１００を使用するウエハプローバ装置と半導体試験装置側のテストヘッドとを示す概念構成図である。図１（ｂ）は４個のＤＵＴとコンタクトする簡明なプローブカード１００の上面図と側面図である。ここで、ウエハプローバ装置や半導体試験装置は公知であり技術的に良く知られている為、本願に係る要部を除き、その他の構成要素や詳細説明を省略する。
【０００６】
プローブカード（ｐｒｏｂｅ　ｃａｒｄ）１００は、ウエハプローバ装置で使用するコンタクトプローブであり、試験対象であるウエハ上の多数個のダイの多数電極パッドを半導体試験装置側のテスト回路と接続する為に、各電極パッドの配置に合わせて導電性のプローブピン１０と対向するように配列させて電気的な押圧接触を与える基板である。
【０００７】
プローブピン１０は、ウエハ上に多数個形成されている被試験デバイス（ＤＵＴ）であるダイの電極パッドへ電気的に接触させるプローブ（探針）であり、湾曲した形状で所定の弾性と押圧とが得られるように形成されていて、ＤＵＴの電極パッドに対応して配設されている。
【０００８】
次に、図２はプローブカード１００の回路ＧＮＤの構造を示す断面図と、８個のＤＵＴを同時測定するプローブカードの上面図である。
図２（ａ）に示す回路ＧＮＤの構造は、ＧＮＤスルホールＧＴＨ１、ＧＴＨ２と、第２ＧＮＤ層Ｇ２と、第１ＧＮＤ層Ｇ１とを備える。
ＧＮＤスルホールＧＴＨ１は、プローブピン１０を嵌入若しくは係止して半田付け等によりプローブピン１０の一端を電気的に接続し、且つ、内層の第２ＧＮＤ層Ｇ２と電気的に接続している。
第２ＧＮＤ層Ｇ２は、全ＤＵＴに共通のベタＧＮＤ層であって、上記ＧＮＤスルホールＧＴＨ１、ＧＴＨ２に接続し、上面の第１ＧＮＤ層Ｇ１にもスルホールにより電気的に接続している。この第２ＧＮＤ層Ｇ２はコネクタ２０により中継用のハイフィックス装置を介してテストヘッド側と電気的に接続される。また、ＤＵＴと授受する信号線は５０Ωの特性インピーダンスとする伝送線路とする為に、伝送用のＧＮＤ線と共にコネクタ２０を介し、中継用のハイフィックス装置を介してテストヘッド側に接続されている。
【０００９】
図２（ｂ）に示す８個のＤＵＴ用のプローブピン１０における回路アース用のプローブピン１０の各々は、上記第２ＧＮＤ層Ｇ２へ共通的に接続されている。
【００１０】
次に、図３（ａ）はプローブカード１００上に８個のＤＵＴが配置され、これに対応して８区分領域（サイト）に区分されされている場合のＤＵＴ配置例であり、図３（ｂ）はＤＵＴ３とＤＵＴ７のサイトにおいて簡明な１テスタチャンネルで、テストヘッドとＤＵＴの電極パッド（デバイスパッド）との間のインタフェースを示す等価回路である。１テスタチャンネルには、通常ドライバＤＲとコンパレータＣＰを備えている。尚、実際の構成では、ＤＵＴの電極パッド数に対応して、１サイト当たり数十〜数百テスタチャンネルを有している。テストヘッドＴＨ側とプローブカート側との接続は、所定の特性インピーダンスで伝送可能な構造のコネクタやポゴピン等が備えられていて、両者は着脱可能な構造となっている。
ここで、図３（ｂ）において回路の基準となるアース点は、図３Ｄの基準アース点ＧＮＤ１と仮定する。
【００１１】
図３（ｂ）に示す従来のプローブカードの等価回路の構成要素としては、サイト１、サイト２の各々において、伝送経路２１１、２１２と、同軸線路（伝送線路）ＣＢ１、ＣＢ２と、線路インダクタンスＬ１と、第１プローブインダクタンスＬ２と、第２プローブインダクタンスＬ３と、浮遊容量Ｃ１、Ｃ２とを備える尚、伝送経路２１１における抵抗Ｒ１はドライバの出力インピーダンスであり、伝送経路２１２における抵抗Ｒ２はコンパレータの入力インピーダンス若しくは終端抵抗である。
共通ＧＮＤ線２５０は、１本の共通アースとして等価回路表現している。このとき当該共通ＧＮＤ線２５０上には小さなインピーダンスのＧＮＤインダクタンスＬ４が存在するものとする。尚、実際には、テストヘッドＴＨ側とプローブカード１００側との間では多数本の同軸線路ＣＢ１、ＣＢ２のアース線、その他電源用の電線が接続されているが、これらを代表して共通ＧＮＤ線２５０として表現している。
この共通ＧＮＤ線２５０において、テストヘッドＴＨ側のアース点を基準アース点ＧＮＤ１と呼称し、プローブカード１００側のアース点をプローブカードアース点ＧＮＤ２と呼称する。
この共通ＧＮＤ線２５０上に存在するＧＮＤインダクタンスＬ４は、基準アース点ＧＮＤ１とプローブカードアース点ＧＮＤ２との間で存在するインピーダンス要素である。
【００１２】
第２プローブインダクタンスＬ３は、主に、ＤＵＴの回路アース用パッドに接触する細長いプローブピン１０自身のインダクタンス成分である。尚、ＤＵＴ品種によっては複数の回路アース用パッドを有して並列接続で使用される。この一端はプローブカードアース点ＧＮＤ２に接続される。
【００１３】
第１プローブインダクタンスＬ２は、主に、ＤＵＴの信号パッドに接触する細長いプローブピン１０自身のインダクタンス成分である。尚、デバイスパッド部内において、ＤＵＴが入力端子の場合には抵抗Ｒ５と入力容量Ｃ５とが入力インピーダンスとして存在し、ＤＵＴが出力端子の場合には出力として駆動するパルス源Ｐ１、Ｐ２と出力インピーダンスとなる抵抗Ｒ５と入力容量Ｃ５とが出力インピーダンスとして存在する。
【００１４】
伝送経路２１１、２１２は、５０Ωの特性インピーダンスで伝送する為に、信号線とアース線のペアで構成される同軸線路ＣＢ１、ＣＢ２であって、テストヘッドＴＨ側とプローブカード１００側との間の信号を伝送する同軸ケーブル若しくはマイクロストリップ線路である。また、線路間の接続部位に浮遊容量Ｃ１、Ｃ２が存在する。一方の伝送経路２１１のアース端は、ほぼ基準アース点ＧＮＤ１と同等の電位である。他方の伝送経路２１１のアース端は、ほぼプローブカードアース点ＧＮＤ２と同等の電位である。
【００１５】
線路インダクタンスＬ１は、同軸線路ＣＢ２の端部から、図２（ａ）に示すプローブカード１００の第２ＧＮＤ層Ｇ２に至る迄に存在するインダクタンス成分である。
【００１６】
次に、図４の一方のサイト側で発生したパルス的なＧＮＤ電流が、他方のサイト側で受けるノイズの影響を示す図について説明する。
ここでは、説明を容易とする為に、各ＤＵＴはシェアード系のテスタのように、同一試験パターンによるＤＵＴ間で同期した試験形態では無く、パーピンテスタのようなパーサイトテスタによる独立した試験パターンに基づいてＤＵＴ３とＤＵＴ７との間で非同期な試験が行う場合と仮定する。
例えば、一方のＤＵＴ３は一例としてＲＯＮ（リファレンス・オン）してＤＣ試験を行うものとする。他方の対向するＤＵＴ７は所望の試験パターンに基づくファンクション試験を実施中とする。
ＤＵＴ３はＲＯＮした瞬間に突入電流を発生する場合が多くある。前記突入電流がＧＮＤインダクタンスＬ４に伴って、プローブカード上のＧＮＤ面に数十ｍＶ〜数百ｍＶのパルス的なノイズが発生する。尚、シェアード系のテスタでは、全ＤＵＴが同時にＲＯＮしても、このときにはＰＡＳＳ／ＦＡＩＬ判定サイクルとはしない為、実用的に支障とはならない。
【００１７】
図４Ａに示すＧＮＤ電流は、ＤＵＴ３においてＲＯＮした瞬間等の何らかの要因でパルス的に比較的大きなＧＮＤ電流が発生した場合と仮定している。このような、希に発生する大きなパルス的なＧＮＤ電流に伴って、図４Ｂに示すようにプローブカードアース点ＧＮＤ２の電圧が瞬間的な変動電圧ΔＶを生じる。この変動電圧ΔＶは共通接続されているＤＵＴ７のデバイスパッド部のＤＵＴアースに対して、アース電位の直接的な浮き上がり影響を与える干渉ノイズとなる。更に、同軸線路ＣＢ２のアース端、浮遊容量Ｃ１、Ｃ２を介して、同軸線路ＣＢ２の信号線に静電的な干渉ノイズも与えることとなる。
これらの結果、第１に、ＤＵＴ７側のＤＵＴアースが相対的に変動する結果、ＤＵＴ７の電源電圧が一瞬変動したことと等価となる。従って、入力信号を受けてフリップ・フロップ等でラッチするタイミングがずれてしまったり、ラッチ出力データが変動したりする可能性が生じてくる。特に、タイミングマージンの少ない高速デバイスにおいては顕著となってくる。
第２に、同軸線路ＣＢ２の信号線上の信号波形Ｓ１、Ｓ２、Ｓ３、Ｓ４が図４Ｄに示すように、変化してくる結果、ＤＵＴ７のコンパレータＣＰ側ではＤＵＴから出力された正常な波形ではなくなってくるので、的確にＰＡＳＳ／ＦＡＩＬ判定ができない難点がある。
第３に、ＤＵＴ７の入力端側ではアース電位の直接的な浮き上がりと印加波形の変形との両方の変動に伴って、図４Ｃに示すドライバＤＲ側から目的とする正確に規定したタイミング波形が、ＤＵＴ入力端では図４Ｄに示すように変化してしまう難点がある。
【００１８】
このようなＤＵＴ間の無用な干渉ノイズは、デバイス試験の信頼性の低下、試験品質の低下を招く場合がある。もしも、この干渉ノイズが原因で良否判定中のＤＵＴがＦＡＩＬと判定されてしまうと、当該ＤＵＴは不良となってしまう。逆に、本来不良と判定されるべきときにＰＡＳＳと判定されてしまうと、当該ＤＵＴの品質上の問題となってくる。
【００１９】
【発明が解決しようとする課題】
上述説明したように従来技術においては、特にパーサイトテスタのようなＤＵＴ間で独立した異なる試験を並行して実行可能な半導体試験装置において、プローブカード１００と中継用のハイフィックス装置とにおいて共通使用されている回路アースに伴って、一方のＤＵＴにより発生する当該回路アースに対するノイズが、他方のＤＵＴに対して無用な干渉ノイズを与えてしまう。この結果、デバイス試験の信頼性の低下要因となってしまう難点がある。あるいは再現性の無い間欠不良現象の要因となってしまう難点がある。常に安定したデバイス試験が要求される半導体試験装置においては、希に発生する原因不明の間欠不良やデバイス試験の信頼性低下は、デバイス試験の品質の観点から好ましくなく実用上の難点がある。
【００２０】
そこで、本発明が解決しようとする課題は、ウエハプローバ装置に適用するプローブカードにおいて複数ＤＵＴ間の電源電流の干渉に伴うデバイス試験の不具合を改善可能とした半導体試験装置のプローブカードを提供することである。
また、ウエハプローバ装置に適用するウエハとテストヘッドとのインタフェースを行うデバイスインターフェース装置（例えばプローブカード及びハイフィックス装置）において複数ＤＵＴ間の電源電流の干渉に伴うデバイス試験の不具合を改善可能とした半導体試験装置のデバイスインターフェース装置を提供することである。
また、ＩＣハンドラ装置に適用するデバイスとテストヘッドとのインタフェースを行うデバイスインターフェース装置（例えばソケットボード及びハイフィックス装置）において複数ＤＵＴ間の電源電流の干渉に伴うデバイス試験の不具合を改善可能とした半導体試験装置のデバイスインターフェース装置を提供することである。
【００２１】
【課題を解決するための手段】
第１の解決手段を示す。
上記課題を解決するために、プローブ針を備える多層基板により、複数個の被試験デバイスを同時に試験する半導体試験装置のプローバインタフェース装置において、
多層基板上のＧＮＤ層に対して各ＤＵＴ毎に分割した分割ＧＮＤ、若しくは所定のＤＵＴグループ単位毎に分割した分割ＧＮＤ、を備えることを特徴とする半導体試験装置のプローバインタフェース装置である。
これにより、他のＤＵＴのパルス的なグランド電流に伴うノイズの影響を受けにくくなり、デバイス試験の信頼性及び試験品質が向上できる。
【００２２】
次に、第２の解決手段を示す。
上記課題を解決するために、プローブ針を備える多層基板により、複数個の被試験デバイスを同時に試験する半導体試験装置のプローバインタフェース装置において、
多層基板上に複数２以上のＧＮＤ層を備え、前記複数のＧＮＤ層に対して各ＤＵＴ毎に分割した分割ＧＮＤ、若しくは所定のＤＵＴグループ単位毎に分割した分割ＧＮＤ、を備えることを特徴とする半導体試験装置のプローバインタフェース装置がある。
【００２３】
次に、第３の解決手段を示す。
半導体試験装置のプローバインタフェース装置において信号授受用の線路（例えばテスタチャンネル）が所定の特性インピーダンスの伝送線路（例えば５０Ω同軸ケーブル）で接続されているとき、前記伝送線路のアース線は当該ＤＵＴの分割ＧＮＤへアース接続する接続構成を備える、ことを特徴とする上述半導体試験装置のプローバインタフェース装置がある。
【００２４】
次に、第４の解決手段を示す。
半導体試験装置のプローバインタフェース装置がプローブカードと、半導体試験装置のテストヘッド側と中継接続するハイフィックス装置とを備える構成のとき、
上記プローブカードのＧＮＤ層に対して各ＤＵＴ毎に分割した分割ＧＮＤ、若しくは所定のＤＵＴグループ単位毎に分割した分割ＧＮＤを備え、
ハイフィックス装置に対して各ＤＵＴ毎に分割した分割ＧＮＤ、若しくは所定のＤＵＴグループ単位毎に分割した分割ＧＮＤを備え、
テストヘッド側にて個々の分割ＧＮＤを１つのアースとして接続する、ことを特徴とする上述半導体試験装置のプローバインタフェース装置がある。
【００２５】
次に、第５の解決手段を示す。
上述所定のＤＵＴグループ単位の一態様としては、ＤＵＴ間で非同期な試験を行なわないＤＵＴ群をＤＵＴグループ単位とする、ことを特徴とする上述半導体試験装置のプローバインタフェース装置がある。
【００２６】
次に、第６の解決手段を示す。
上述プローバインターフェース装置の一態様としては、ウエハプローバ装置に適用するプローブカード、若しくはウエハプローバ装置に適用するプローブカードを含むハイフィックス装置である、ことを特徴とする上述半導体試験装置のプローバインタフェース装置がある。
【００２７】
次に、第７の解決手段を示す。
上記課題を解決するために、ウエハ上の複数個の被試験デバイスを同時に試験する半導体試験装置のデバイスインターフェース装置において、
ＤＵＴと電気的に接触（コンタクト）する多層基板のボード（例えばプローブカード、ソケットボード）において多層基板上のＧＮＤ層に対して各ＤＵＴ毎に分割した分割ＧＮＤ、若しくは所定のＤＵＴグループ単位毎に分割した分割ＧＮＤを具備し、
分割ＧＮＤは半導体試験装置が備えるテストヘッド側へ個別のアース線として接続し、テストヘッド側において各ＤＵＴの個別のアース線を接続して１つの共通アースとする接続手段を具備し、
以上を具備することを特徴とする半導体試験装置のデバイスインターフェース装置がある。
【００２８】
次に、第８の解決手段を示す。
上述デバイスインターフェース装置の一態様としては、ウエハプローバ装置に適用するプローブカード、若しくはウエハプローバ装置に適用するプローブカードを含むハイフィックス装置、若しくはＩＣハンドラ装置に適用するソケットボード、若しくはＩＣハンドラ装置に適用するソケットボードを含むハイフィックス装置である、ことを特徴とする上述半導体試験装置のデバイスインターフェース装置がある。
【００２９】
【発明の実施の形態】
以下に本発明を適用した実施の形態の一例を図面を参照しながら説明する。また、以下の実施の形態の説明内容によって特許請求の範囲を限定するものではないし、更に、実施の形態で説明されている要素や接続関係等が解決手段に必須であるとは限らない。更に、実施の形態で説明されている要素や接続関係等の形容／形態は、一例でありその形容／形態内容のみに限定するものではない。
【００３０】
本発明について、図５と図６と図７とを参照して以下に説明する。尚、従来構成に対応する要素は同一符号を付し、また重複する部位の説明は省略する。
【００３１】
図５は本発明のプローブカード１００の回路ＧＮＤの構造を示す断面図と、８個のＤＵＴを同時測定するプローブカードの上面図である。図６は本発明のＤＵＴ３とＤＵＴ７のサイトにおいて簡明な１テスタチャンネルのときの、テストヘッドとＤＵＴの電極パッド（デバイスパッド）との間のインタフェースを示す原理的な等価回路である。尚、実際のテスタチャンネル数はＤＵＴ品種に対応して数十〜数百チャンネル備えている。
【００３２】
本発明はサイト毎に分割した回路アース構成である。図５（ａ）に示すＤＵＴ３用のサイト１とＤＵＴ７用のサイト２の断面構造における構成要素は第１分離表面ＧＮＤ層Ｇ１３、Ｇ１７と、第２分離ＧＮＤ層Ｇ２３、Ｇ２７と、ＤＵＴアース用のプローブピン１０ｇ１、プローブピン１０ｇ２とを備える。
【００３３】
図５（ａ）に示す第１分離表面ＧＮＤ層Ｇ１３、Ｇ１７は、表面層のＧＮＤパターンであり、図５（ｂ）に示すように、サイト毎（ＤＵＴ毎）に独立したＧＮＤパターンである。そして、一方の第１分離表面ＧＮＤ層Ｇ１３は第２分離ＧＮＤ層Ｇ２３と接続している。他方の第１分離表面ＧＮＤ層Ｇ１７は第２分離ＧＮＤ層Ｇ２７と接続している。
【００３４】
図５（ａ）に示す第２分離ＧＮＤ層Ｇ２３、Ｇ２７は内層のＧＮＤパターンであり、ＤＵＴ毎に独立したＧＮＤパターンである。一方の第２分離ＧＮＤ層Ｇ２３は、ＧＮＤスルホールＧＴＨ１を介してＤＵＴ３のアース用のプローブピン１０ｇ１に接続している。また、図６に示すように、個別アースＧ５１、Ｇ５２としてＴＨ側へ接続している。
他方の第２分離ＧＮＤ層Ｇ２７は、ＧＮＤスルホールＧＴＨ２を介してＤＵＴ７のアース用のプローブピン１０ｇ２に接続している。また、図６に示すように、個別アースＧ６１、Ｇ６２としてＴＨ側へ接続している。
【００３５】
次に、図６の原理的な等価回路の構成要素は、サイト１に係る個別アースＧ５１、Ｇ５２、ＧＮＤ１１、ＧＮＤ１２と、線路インダクタンスＬ２３、Ｌ１１、Ｌ１２とがあり、サイト２に係る個別アースＧ６１、Ｇ６２、ＧＮＤ２１、ＧＮＤ２２と、線路インダクタンスＬ２７、Ｌ２１、Ｌ２２とがある。
【００３６】
サイト１の線路インダクタンスＬ２３は図５（ａ）に示す第２分離ＧＮＤ層Ｇ２３に係る小さなインダクタンス要素である。また、サイト１の線路インダクタンスＬ１１、Ｌ１２はプローブカード側とＴＨ側との間において、プローブカード側に有する小さなインダクタンス要素である。
また、サイト１の同軸線路ＣＢ２のアース線は、図６に示すように、当該サイト専用の個別アースＧＮＤ１１、ＧＮＤ１２に接続している。また、サイト１側の浮遊容量Ｃ１、Ｃ２も当該サイト専用の個別アースＧＮＤ１１、ＧＮＤ１２に接続している。
これによれば、図６Ａ点、Ｂ点に示すサイト１側のグランド電圧は、線路インダクタンスＬ２３、Ｌ１１、Ｌ１２が存在しているものの、サイト２側の図６Ｅ点、Ｆ点にてパルス的なグランド電流の発生に伴うノイズ電圧が発生しても、これに伴うノイズの影響を殆ど受けなくなる大きな利点が得られる。また、図６Ｄ点のコンパレータＣＰへ供給する信号波形に対してもノイズの影響も与えなくなる大きな利点が得られる。
【００３７】
サイト２の線路インダクタンスＬ２７は上記同様であり、図５（ａ）に示す第２分離ＧＮＤ層Ｇ２７に係る小さなインダクタンス要素である。また、サイト２の線路インダクタンスＬ２１、Ｌ２２はプローブカード側とＴＨ側との間において、プローブカード側に有する小さなインダクタンス要素である。
また、サイト２の同軸線路ＣＢ２のアース線も、図６に示すように、当該サイト専用の個別アースＧＮＤ２１、ＧＮＤ２２に接続している。また、サイト２側の浮遊容量Ｃ１、Ｃ２も当該サイト専用の個別アースＧＮＤ２１、ＧＮＤ２２に接続している。
【００３８】
これによれば、図６Ｅ点、Ｆ点に示すサイト２側のグランド電圧は、線路インダクタンスＬ２７、Ｌ２１、Ｌ２２が存在しているものの、サイト１側の図６Ａ点、Ｂ点にてパルス的なグランド電流の発生に伴うノイズ電圧が発生しても、これに伴うノイズの影響を殆ど受けなくなる大きな利点が得られる。また、図６Ｈ点のコンパレータＣＰへ供給する信号波形に対してもノイズの影響を与えなくなる大きな利点が得られる。
従って、図４Ｂに示す瞬間的なＧＮＤ電圧の変動電圧ΔＶが、他のサイトのＤＵＴへ影響を与えて、ＤＵＴ内部の動作やタイミングを変化させたりする難点が解消できることとなる。更に、他のサイトのＤＵＴへ図４Ｄに示すノイズが重畳した変形波形となることも解消できることとなる。この結果、デバイス試験の信頼性及び試験品質が格段に向上できる大きな利点が得られる。
【００３９】
尚、本発明の技術的思想は、上述実施の形態の具体構成例、接続形態例に限定されるものではない。更に、本発明の技術的思想に基づき、上述実施の形態を適宜変形して広汎に応用してもよい。
例えば、上述実施例では、サイト１とサイト２との間で内層の１層を分割して第２分離ＧＮＤ層Ｇ２３、Ｇ２７とに分割する具体例であったが、所望により、図７に示すように、複数のＧＮＤ層を適用して、広いグランド面を備えるように形成しても良い。
【００４０】
また、上述実施例では、各サイト毎（各ＤＵＴ毎）に、分離した個別アースを備える具体例で説明していたが、ＤＵＴ間で非同期な試験が行なわないことが判っているグループのＤＵＴの場合には、所望により、当該ＤＵＴのグループを１つの個別アースとしても良い。
【００４１】
また、上述実施例では、デバイスインターフェース装置としてプローブカードとした具体例であったが、本発明はこれに限らない。例えばＩＣハンドラ装置のソケットボードに適用しても良い。
【００４２】
【発明の効果】
本発明は、上述の説明内容からして、下記に記載される効果を奏する。
上述説明したように本発明によれば、非同期な試験が行なわれるＤＵＴのサイト間において、図６Ａ点、Ｂ点に示すサイト１側のグランド電圧は、線路インダクタンスＬ２３、Ｌ１１、Ｌ１２が存在しているものの、サイト２側で図６Ｅ点、Ｆ点にてパルス的なグランド電流に伴う電圧が発生しても、これに伴うノイズの影響を殆ど受けなくなる大きな利点が得られる。また、図６Ｄ点の波形へのノイズの影響を与えなくなる大きな利点が得られる。
従って、図４Ｂに示す瞬間的なＧＮＤ電圧の変動電圧ΔＶが、他のサイトのＤＵＴへ影響を与えて、ＤＵＴ内部の動作やタイミングを変化させたりする難点が解消できることとなる。更に、他のサイトのＤＵＴへ図４Ｄに示すノイズが重畳した変形波形となることも解消できることとなる。
これにより、ＤＵＴ間の電源電流の干渉に伴って、希に発生する再現性の無い間欠不良現象や測定値の変化等が解消できる。この結果、デバイス試験の信頼性及び試験品質が格段に向上できる大きな利点が得られる。
従って、本発明の技術的効果は大であり、産業上の経済効果も大である。
【図面の簡単な説明】
【図１】本願のプローブピン１０を備えるプローブカード１００を使用するウエハプローバ装置と半導体試験装置側のテストヘッドとを示す概念構成図と、４個のＤＵＴとコンタクトする簡明なプローブカード１００の上面図と側面図である。
【図２】プローブカード１００の回路ＧＮＤの構造を示す断面図と、８個のＤＵＴを同時測定するプローブカードの上面図である。
【図３】プローブカード１００上に８個のＤＵＴが配置され、これに対応して８区分領域（サイト）に区分されされている場合のＤＵＴ配置例と、ＤＵＴ３とＤＵＴ７のサイトにおいて簡明な１テスタチャンネルで、テストヘッドとＤＵＴの電極パッド（デバイスパッド）との間のインタフェースを示す等価回路である。
【図４】一方のサイト側で発生したパルス的なＧＮＤ電流が、他方のサイト側で受けるノイズの影響を示す図である。
【図５】本発明の、プローブカード１００の回路ＧＮＤの構造を示す断面図例と、８個のＤＵＴを同時測定するプローブカードの上面図である。
【図６】本発明の、ＤＵＴ３とＤＵＴ７のサイトにおいて簡明な１テスタチャンネルのときの、テストヘッドとＤＵＴの電極パッド（デバイスパッド）との間のインタフェースを示す等価回路である。
【図７】本発明の、複数のＧＮＤ層の適用により、プローブカード１００の回路ＧＮＤの構造を示す断面図例である。
【符号の説明】
１，２　　　　サイト
Ｃ１，Ｃ２　　浮遊容量
ＣＢ１，ＣＢ２　　　　同軸線路（伝送線路）
Ｇ１　　　　　　第１ＧＮＤ層
ＧＴＨ１，ＧＴＨ２　　ＧＮＤスルホール
Ｌ１，Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２，Ｌ２３，Ｌ２７　　線路インダクタンス
Ｇ２　　　　　　第２ＧＮＤ層
Ｌ２　　　　　　第１プローブインダクタンス
ＤＵＴ３，ＤＵＴ７，ＤＵＴ　　被試験デバイス
Ｌ３　　　　　　第２プローブインダクタンス
Ｌ４　　　　　　ＧＮＤインダクタンス
１０，１０ｇ１，１０ｇ２　　プローブピン
ＧＮＤ１１，ＧＮＤ１２，ＧＮＤ２１，ＧＮＤ２２，Ｇ５１，Ｇ５２，Ｇ６１，Ｇ６２　　個別アース
Ｇ１３，Ｇ１７　　第１分離表面ＧＮＤ層
２０　　　　　　コネクタ
Ｇ２３，Ｇ２７　　第２分離ＧＮＤ層
１００　　　　プローブカード（ｐｒｏｂｅ　ｃａｒｄ）
２１１，２１２　　伝送経路
ＣＰ　　　　　　コンパレータ
ＤＲ　　　　　　ドライバ

Claims

プローブ針を備える多層基板により、複数個の被試験デバイス（ＤＵＴ）を試験する半導体試験装置のプローバインタフェース装置において、
該多層基板上のＧＮＤ層に対して各ＤＵＴ毎に分割した分割ＧＮＤ、若しくは所定のＤＵＴグループ単位毎に分割した分割ＧＮＤ、を備えることを特徴とする半導体試験装置のプローバインタフェース装置。
プローブ針を備える多層基板により、複数個の被試験デバイス（ＤＵＴ）を試験する半導体試験装置のプローバインタフェース装置において、
該多層基板上に複数のＧＮＤ層を備え、該複数のＧＮＤ層に対して各ＤＵＴ毎に分割した分割ＧＮＤ、若しくは所定のＤＵＴグループ単位毎に分割した分割ＧＮＤ、を備えることを特徴とする半導体試験装置のプローバインタフェース装置。
半導体試験装置のプローバインタフェース装置において信号授受用の線路が所定の特性インピーダンスの伝送線路で接続されているとき、該伝送線路のアース線は当該ＤＵＴの分割ＧＮＤへアース接続する、ことを特徴とする請求項１又は２記載の半導体試験装置のプローバインタフェース装置。
半導体試験装置のプローバインタフェース装置がプローブカードと、半導体試験装置のテストヘッド側と中継接続するハイフィックス装置とを備える構成のとき、
該プローブカードのＧＮＤ層に対して各ＤＵＴ毎に分割した分割ＧＮＤ、若しくは所定のＤＵＴグループ単位毎に分割した分割ＧＮＤを備え、
該ハイフィックス装置に対して各ＤＵＴ毎に分割した分割ＧＮＤ、若しくは所定のＤＵＴグループ単位毎に分割した分割ＧＮＤを備え、
テストヘッド側にて個々の分割ＧＮＤを１つのアースとして接続する、ことを特徴とする請求項１又は２記載の半導体試験装置のプローバインタフェース装置。
該所定のＤＵＴグループ単位は、ＤＵＴ間で非同期な試験を行なわないＤＵＴ群をＤＵＴグループ単位とする、ことを特徴とする請求項１又は２記載の半導体試験装置のプローバインタフェース装置。
該プローバインターフェース装置は、ウエハプローバ装置に適用するプローブカード、若しくはウエハプローバ装置に適用するプローブカードを含むハイフィックス装置である、ことを特徴とする請求項１又は２記載の半導体試験装置のプローバインタフェース装置。
ウエハ上の複数個の被試験デバイス（ＤＵＴ）を試験する半導体試験装置のデバイスインターフェース装置において、
ＤＵＴと電気的に接触（コンタクト）する多層基板のボードにおいて該多層基板上のＧＮＤ層に対して各ＤＵＴ毎に分割した分割ＧＮＤ、若しくは所定のＤＵＴグループ単位毎に分割した分割ＧＮＤと、
該分割ＧＮＤは半導体試験装置が備えるテストヘッド側へ個別のアース線として接続し、テストヘッド側において各ＤＵＴの該個別のアース線を接続して１つの共通アースとする接続手段と、
を具備することを特徴とする半導体試験装置のデバイスインターフェース装置。
該デバイスインターフェース装置は、ウエハプローバ装置に適用するプローブカード、若しくはウエハプローバ装置に適用するプローブカードを含むハイフィックス装置、若しくはＩＣハンドラ装置に適用するソケットボード、若しくはＩＣハンドラ装置に適用するソケットボードを含むハイフィックス装置である、ことを特徴とする請求項７記載の半導体試験装置のデバイスインターフェース装置。