KR101033962B1 - 반도체 디바이스 테스트 시스템 - Google Patents

반도체 디바이스 테스트 시스템 Download PDF

Info

Publication number
KR101033962B1
KR101033962B1 KR1020090001508A KR20090001508A KR101033962B1 KR 101033962 B1 KR101033962 B1 KR 101033962B1 KR 1020090001508 A KR1020090001508 A KR 1020090001508A KR 20090001508 A KR20090001508 A KR 20090001508A KR 101033962 B1 KR101033962 B1 KR 101033962B1
Authority
KR
South Korea
Prior art keywords
test
semiconductor device
signal
header
socket board
Prior art date
Application number
KR1020090001508A
Other languages
English (en)
Other versions
KR20100082153A (ko
Inventor
장경훈
오세경
Original Assignee
주식회사 아이티엔티
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=42642354&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR101033962(B1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 주식회사 아이티엔티 filed Critical 주식회사 아이티엔티
Priority to KR1020090001508A priority Critical patent/KR101033962B1/ko
Publication of KR20100082153A publication Critical patent/KR20100082153A/ko
Application granted granted Critical
Publication of KR101033962B1 publication Critical patent/KR101033962B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/01—Subjecting similar articles in turn to test, e.g. "go/no-go" tests in mass production; Testing objects at points as they pass through a testing station
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/286—External aspects, e.g. related to chambers, contacting devices or handlers
    • G01R31/2863—Contacting devices, e.g. sockets, burn-in boards or mounting fixtures
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/2872—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation
    • G01R31/2879—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation related to electrical aspects, e.g. to voltage or current supply or stimuli or to electrical loads
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/31813—Test pattern generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Environmental & Geological Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

본 발명은 반도체 디바이스 테스트 시스템에 관한 것으로 더욱 상세하게는 다수 반도체 디바이스의 기능 검사와 직류 검사를 하나의 테스트 시스템을 통해 수행하기 위하여 릴레이를 부가하는 데 있어 신호 선을 현저하게 줄여 공간의 복잡도 및 반도체 디바이스 테스트 시스템의 제조 가격을 줄일 수 있는 반도체 디바이스 테스트 시스템에 관한 것이다.
본 발명에 따른 반도체 디바이스 테스트 시스템은 다수의 피 시험 반도체 디바이스가 탑재되며, 제어 신호에 따라 ON/OFF되어 각각의 반도체 디바이스 별로 전원을 선택적으로 인가하는 다수의 전원 릴레이를 포함하는 제 1 릴레이부를 포함하는 소켓 보드와; 상기 소켓 보드에 탑재된 반도체 디바이스의 테스트 신호를 출력하며, 테스트 신호에 따른 각각의 반도체 디바이스의 불량 여부를 감지하여 테스트를 수행하는 테스트 헤더와; 상기 소켓 보드와 테스트 헤더 사이에 구비되어 상기 테스트 헤더로부터 출력되는 테스트 신호를 수신하여 상기 소켓 보드에 탑재된 각각의 반도체 디바이스로 출력하는 하이픽스 보드와; 상기 테스트 헤더의 제어 신호에 의해 ON/OFF하여 테스트 종류에 따라 서로 다른 테스트 신호가 상기 반도체 디바이스에 선택적으로 인가되도록하는 스위칭부를 포함한다.

Description

반도체 디바이스 테스트 시스템{Semiconductor device test system}
본 발명은 반도체 디바이스 테스트 시스템에 관한 것으로 더욱 상세하게는 다수 반도체 디바이스의 기능 검사와 직류 검사를 하나의 테스트 시스템을 통해 수행하기 위하여 릴레이를 부가하는 데 있어 신호 선을 현저하게 줄여 공간의 복잡도 및 반도체 디바이스 테스트 시스템의 제조 가격을 줄일 수 있는 반도체 디바이스 테스트 시스템에 관한 것이다.
잘 알려진 바와 같이, 반도체 소자는 웨이퍼 상태로 생산되고 반도체 패키지로서의 조립이 완료된 후, 사용자에게 전달되기에 앞서 최종적으로 전기적 검사를 받게 된다. 특히 대용량화, 고속화, 다핀화가 급속히 진행되고 있는 DRAM과 같은 반도체 메모리 소자에서는 이에 대응하여 전기적 검사공정의 효율을 높이는 것이 중요한 문제로 대두하고 있다.
도 1은 종래의 반도체 디바이스 테스트 시스템을 개략적으로 도시한 사시도이다. 종래 반도체 디바이스 테스트 시스템의 전체적인 구성은 크게 반도체 디바이스를 테스트하는 테스트 헤더(20), 일정 수량의 반도체 디바이스를 반송하여 테스트가 이루어지도록 하고 이 테스트 결과에 따라 반도체 디바이스들을 등급별로 분류하여 적재하는 핸들러(110) 및 테스트 헤더(20)와 핸들러(110) 사이에 개재되어 반도체 디바이스와 테스트 헤더(20) 사이의 전기적인 연결을 확립하는 하이픽스(HIFIX) 보드(10)를 포함하여 이루어질 수 있다. 즉, (m * n)행렬의 소켓이 배열된 하이픽스 보드(10)와 핸들러(110)의 테스트부(test site)가 정합한 상태에서 테스트 트레이 상의 인서트 내에 안착 된 반도체 디바이스와 하이픽스 보드(10) 상의 소켓이 서로 접촉함으로써 (m x n)개의 반도체 소자가 동시에 테스트 되는 것이다.
반도체 디바이스 테스트 시스템에서 검사하는 항목은 크게 직류 검사(DC test)와 기능 검사로 나뉘며, 이중 직류 검사는 반도체 디바이스의 전기적인 검사를 뜻하는 것으로, 더욱 상세하게는 OPEN, SHORT, LEAKAGE, RESISTANCE, IDD 항목으로 구분되어 진다.
한편, 기능 검사는 반도체 디바이스의 기능이 적절하게 동작하는지 확인하는 테스트로써, 여컨데 반도체 메모리 소자, 예를 들면 디램(DRAM)의 경우 실제 동작 상황에 맞추어 그 기능을 확인하는 것이다. 즉, 피 시험 반도체 소자에 입력 패턴을 쓰고(Write operation), 그것을 디램의 출력에서 읽어들여(Read operation), 예상 패턴(Expected Pattern)과 컴퍼레이터(Comparator)를 통해 비교(Compare operation)하는 것이다.
이러한 반도체 디바이스 테스트 시스템에서 배선을 간략화함과 아울러 검사 속도를 높이기 위해서 반도체 디바이스와 연결되는 각종 라인, 예를 들어 컨트롤신호 라인, 어드레스신호 라인, 및 전원 라인을 분기하여 병렬로 반도체 디바이스에 연결하는 방식이 사용되고 있다.
그러나 상술한 기능 검사는 반도체 디바이스의 종류에 따라 검사 항목이 달라지나 직류 검사는 모든 제품에서 거의 동일한 검사항목을 사용한다.
복잡한 기능 검사를 수행하기 위한 기능 외에 직류 검사를 위하여 테스트 시스템은 최종 출력단에 릴레이를 부가하여 피 측정 반도체 디바이스외에 연결된 선로를 모두 폐쇄하여 정확한 값을 측정하는 회로가 일반적으로 사용되었다.
도 2는 종래의 반도체 디바이스의 직류 검사(DC tset)를 위한 회로를 개략적으로 도시한 개요도이다. 도시된 바와 같이, STL(Single Transmission Line) 구조는 두 개의 릴레이를 통해 구현됨으로써, 그 구조가 비교적 간단하지만, DTL(Dual Transmission Line)에서는 세 개의 릴레이가 필요함으로써, 릴레이가 추가로 사용되어 진다.
이러한 종래 반도체 디바이스의 직류 검사(DC tset)를 위한 회로의 구동 과정은 피 측정 반도체 디바이스외 연결된 신호를 릴레이를 OFF 시켜 제거하고, PMU(Pin Measurement Unit)과 연결된 릴레이를 ON 시킴으로써, 해당 반도체 디바이스의 직류 검사를 정확히 측정할 수 있는 것이다.
한편, 반도체 디바이스 테스트 시스템의 테스트 헤더 즉, 메모리 소자의 테스트 헤더의 경우 동시에 여러 개의 반도체 디바이스를 선별하므로 필요한 신호 선이 다수 구비된다. 통산 메모리 소자의 직류 및 기능 검사를 위해서는 50개 정도의 신호 선이 필요한데 500개의 메모리 소자를 동시에 테스트하기 위해서는 25,000개의 신호 선이 필요하고 기능 검사 및 직류 검사를 동시에 수행하기 위해서 사용 되는 릴레이는 DTL 구조하에서 하나의 반도체 디바이스의 핀당 3개의 릴레이가 필요함으로 500개의 메모리 소자를 동시에 테스트하기 위해서는 75,000개의 릴레이가 필요하게 된다.
이에 따라 정해진 크기의 테스트 헤더의 복잡성이 증가하게 되고, 많은 수의 릴레이가 소요되므로 가격 상승의 원인이 되는 단점이 있다.
또한, 반도체 디바이스의 처리 속도가 고속으로 변화되는 추세에 따라 추가되는 릴레이의 특성 문제로 인하여 고가의 릴레이가 사용되어 지고 그에 따라 크기가 커지는 문제점이 있다.
본 발명은 이러한 문제점을 해결하기 위해 창안된 것으로 그 목적은 기능 테스트는 물론 DC 테스트를 위하여 릴레이를 부착하여 반도체 테스트를 위한 신호 선을 줄임으로써, 반도체 디바이스 테스트 시스템의 공간 복잡도를 줄일 수 있는 반도체 디바이스 테스트 시스템을 제공하는 데 있다.
나아가, 기능 테스트시 릴레이를 사용하여 물리적으로 고주파 신호를 차단함으로써, 신호시 신호 왜곡이 최소화되어 정확한 측정이 가능한 반도체 디바이스 테스트 시스템을 제공하는 데 있다.
상술한 본 발명에 따른 반도체 디바이스 테스트 시스템은 다수의 피 시험 반도체 디바이스가 탑재되며, 제어 신호에 따라 ON/OFF되어 각각의 반도체 디바이스 별로 전원을 선택적으로 인가하는 다수의 전원 릴레이를 포함하는 제 1 릴레이부를 포함하는 소켓 보드와; 소켓 보드에 탑재된 반도체 디바이스의 테스트 신호를 출력하며, 테스트 신호에 따른 각각의 반도체 디바이스의 불량 여부를 감지하여 테스트를 수행하는 테스트 헤더와; 소켓 보드와 테스트 헤더 사이에 구비되어 테스트 헤더로부터 출력되는 테스트 신호를 수신하여 소켓 보드에 탑재된 각각의 반도체 디 바이스로 출력하는 하이픽스 보드와; 테스트 헤더의 제어 신호에 의해 ON/OFF하여 테스트 종류에 따라 서로 다른 테스트 신호가 반도체 디바이스에 선택적으로 인가되도록 하는 스위칭부를 포함하여 구성된다.
본 발명의 특징적인 양상에 따라 본 발명에 따른 스위칭부는 직류 검사를 위한 테스트 신호를 선택적으로 출력하는 다수의 핀 측정 릴레이를 포함하는 제 2 릴레이부와; 테스트 헤더로부터 출력되는 기능 검사 테스트 신호를 선택적으로 출력하는 출력단자와; 테스트 헤더로부터 전송되는 제어 신호를 디코딩하여 제 1 및 제 2 릴레이부로 ON/OFF 제어 신호를 출력하는 디코더를 포함하여 구성된다.
본 발명에 따른 반도체 디바이스 테스트 시스템은 기능 테스트는 물론 DC 테스트를 위하여 릴레이를 부착하여 반도체 테스트를 위한 신호 선을 줄임으로써, 반도체 디바이스 테스트 시스템의 공간 복잡도를 줄일 수 있는 장점을 갖는다.
또한, 본 발명에 따른 반도체 디바이스 테스트 시스템은 기능 테스트시 릴레이를 사용하여 물리적으로 고주파 신호를 차단함으로써, 신호시 신호 왜곡이 최소화되어 정확한 측정이 가능한 장점을 갖는다.
전술한, 그리고 추가적인 본 발명의 양상들은 첨부된 도면을 참조하여 설명되는 바람직한 실시 예들을 통하여 더욱 명백해질 것이다. 이하에서는 본 발명을 이러한 실시 예를 통해 당업자가 용이하게 이해하고 재현할 수 있도록 상세히 설명하기로 한다.
도 3은 본 발명의 바람직한 일 실시 예에 따른 반도체 디바이스 테스트 시스템을 개략적으로 도시한 개요도이다. 도시된 바와 같이, 본 발명에 따른 반도체 디바이스 테스트 시스템은 다수의 피 시험 반도체 디바이스가 탑재되며 제어 신호에 따라 ON/OFF되어 각각의 반도체 디바이스 별로 전원을 선택적으로 인가하는 다수의 전원 릴레이를 포함하는 제 1 릴레이부(31)를 포함하는 소켓 보드(30)와, 소켓 보드(30)에 탑재된 반도체 디바이스의 테스트 신호를 출력하며 테스트 신호에 따른 각각의 반도체 디바이스의 불량 여부를 감지하여 테스트를 수행하는 테스트 헤더(20)와, 소켓 보드(30)와 테스트 헤더(20) 사이에 구비되어 테스트 헤더(20)로부터 출력되는 테스트 신호를 수신하여 소켓 보드(30)에 탑재된 각각의 반도체 디바이스로 출력하는 하이픽스 보드(10)와, 테스트 헤더(20)의 제어 신호에 의해 ON/OFF하여 테스트 종류에 따라 서로 다른 테스트 신호가 반도체 디바이스에 선택적으로 인가되도록 하는 스위칭부(15)를 포함한다.
바람직하게 스위칭부(15)는 하이픽스 보드(10)에 구현될 수도 있으며, 상술한 하이픽스 보드(10) 이외에 소켓 보드(30)에도 구현이 가능하다. 도 3에서는 스위칭부(15)가 하이픽스 보드(10)에 탑재된 실시 예를 나타낸다.
도 3에서는 2개의 신호 선의 직류 검사 및 기능 검사를 측정하기 위한 스위칭부(15)를 도시하였다. 도 3을 통해 확인할 수 있는 바와 같이, 종래의 DTL 구조에서는 하나의 반도체 디바이스 핀에 구비되는 릴레이가 3개인 것에 비해 2개로 줄어든 것을 확인할 수 있을 것이다. 또한, 각각의 릴레이는 직류 검사에서는 ON되고 기능 검사에서는 OFF 상태로 됨으로써, 고주파 신호가 릴레이를 통과할 수 없어 고주파로 인한 기능 검사의 신호 왜곡을 최소화할 수 있다.
소켓 보드(30)는 다수의 피 측정 반도체 디바이스가 탑재되는 소켓이 다수 구비되며, 소켓에 탑재된 피 측정 반도체 디바이스는 테스트 헤더(20)로부터 전송되는 테스트 신호에 따라 구동되고, 테스트 헤더(20)는 이러한 반도체 디바이스의 출력단의 출력 값을 측정하여 상술한 직류 검사 및 기능 검사를 수행한다. 테스트 헤더(20)에 의해 직류 검사 및 기능 검사가 완료된 반도체 디바이스는 핸들러에 의해 이송되어 검사 결과에 따라 분리되어 트레이에 적재된다. 부가적으로 소켓 보드(30)는 하이픽스 보드(10)에 탑재될 수도 있다.
테스트 헤더(20)는 소켓 보드(30)에 탑재된 반도체 디바이스로 테스트 신호를 출력하고, 반도체 디바이스의 출력단으로 출력되는 테스트 신호에 대응되는 출력 신호를 수신하여 직류 검사 및 기능 검사를 수행한다.
테스트 헤더(20)에는 내부에 설치된 하드웨어 구성요소를 제어하기 위한 중앙 처리 장치(processor)가 있고, 내부의 하드웨어 구성요소로는 프로그래머블 전원(programmable power supply), 직류 파라미터 측정 유닛(DC parameter measurement unit), 알고리즘 패턴 발생기 (Algorithmic Pattern Generator), 타이밍 발생기(Timing Generator), 파형정형기(Wave Sharp Formatter) 및 드라이버 신호 채널(Driver signal Channel) 및 비교기(Comparator)가 내장된 핀 일렉트로닉스 등이 구비된다. 따라서 테스트 헤더(20)는 중앙처리 장치에서 작동되는 테스트 프로그램에 의해 상기한 하드웨어적 구성요소들이 서로 신호를 주고받으며 하이픽스 보드(10)를 통해 전기적으로 연결된 소켓 보드(30)에 구비된 피 시험 반도체 디바 이스에 대한 직렬 검사 및 기능 검사를 하게 된다.
도 3을 참조하면, 테스트 헤더는 디코더로 제어 신호를 전송하기 위한 GPIO 라인 및 DRE(Driver Enable Off)신호를 전송하기 위한 DRV 라인, 기능 검사를 위한 테스트 신호를 전송하는 하나 이상의 DRV 라인, 직렬 검사를 위한 PMU 라인 및 기능 검사시 반도체 디바이스에 전원을 공급하는 전원 라인(VT: Voltage Termination) 구비되어 있으며, 이는 하이픽스 보드를 통해 스위칭부와 전기적으로 연결되어 반도체 디바이스로 전달된다.
이러한 반도체 디바이스 테스트시스템에서 배선을 간략화함과 아울러 검사 속도를 높이기 위해서 반도체 디바이스와 연결되는 각종 라인, 예를 들어 제어 신호 라인, 기능 검사를 위한 드라이빙 신호 라인, 직렬 검사를 위한 테스트 신호 전송을 위한 PMU 라인 및 전원 라인을 분기하여 병렬로 반도체 디바이스에 연결하는 방식이 사용되고 있다.
하이픽스 보드(10)는 소켓 보드(30)와 테스트 헤더(20) 간의 전기적인 연결을 확립하는 것으로 테스트 헤더(20)로부터 전송되는 테스트 신호를 소켓 보드(30)에 탑재된 반도체 디바이스로 전달한다. 이러한 하이픽스 보드(10)는 도 1을 통해 설명하였으므로 그 상세한 설명은 생략하기로 한다.
스위칭부(15)는 테스트 헤더(20)의 제어 신호에 의해 ON/OFF하여 테스트 종류에 따라 서로 다른 테스트 신호가 반도체 디바이스에 선택적으로 인가되도록 한다. 이러한 스위칭부(15)는 직류 검사를 위한 테스트 신호를 선택적으로 출력하는 다수의 핀 측정 릴레이를 포함하는 제 2 릴레이부(11)와, 테스트 헤더(20)로부터 출력되는 기능 검사 테스트 신호를 선택적으로 출력하는 출력단자와, 테스트 헤더(20)로부터 전송되는 제어 신호를 디코딩하여 제 1 및 제 2 릴레이부(31, 11)로 ON/OFF 제어 신호를 출력하는 디코더(13)를 포함한다.
제 2 릴레이부(11)는 예를 들면, 전기적인 신호에 의해 ON/OFF되는 스위칭 소자로 구현되는 다수의 핀 측정 릴레이로 구현될 수 있으며, 디코더(13)로부터 출력되는 제어 신호에 따라 ON/OFF 제어된다.
출력단자는 테스트 헤더(20)로부터 출력되는 기능 검사에 사용되는 테스트 신호를 선택적으로 소켓 보드(30)에 구비된 반도체 디바이스로 출력하는 역할을 한다. 출력단자는 예를 들면, FPGA(Field Programmable Gate Array)로 구현될 수 있으며, 디코더(13)로부터 전송되는 제어 신호에 따라 ON/OFF 제어되어 기능 검사에 사용되는 테스트 신호를 선택적으로 반도체 디바이스의 핀으로 전달한다.
디코더(13)는 테스트 헤더(20)로부터 코딩되어 출력되는 제어 신호를 수신하여 디코딩하고, 디코딩된 제어 신호를 제 1 및 제 2 릴레이부(31, 11)에 구비된 각각의 릴레이로 출력한다. 이에 따라 디코더(13)에 의해 출력되는 제어 신호는 이진화 코드일 수 있으며, 상술한 이진화 코드에 따라 다시 반도체 디바이스의 각각의 핀과 연결된 릴레이들로 분기 및 전송되어 제 1 및 제 2 릴레이부(31, 11)의 릴레이들의 ON/OFF를 제어하는 것이다.
이하에서는 본 발명의 바람직한 일 양상에 따른 직류 검사 및 기능 검사 시의 스위칭부(15)의 동작을 개략적으로 설명하기로 한다. 도 3을 참조하면, 테스트 헤더(20)에서 직류 검사를 위한 제어 신호가 출력되면, 디코더(13)는 해당 제어 신 호를 수신하여 디코딩하여 제 1 및 제 2 릴레이부(31, 11)로 출력한다.
직렬 검사 출력 단자 핀 측정 릴레이 전원 릴레이
1번 핀 OFF ON OFF
2번 핀 ON OFF ON
n번 핀 ON OFF ON
표 1은 본 발명의 바람직한 일 실시 예에 따른 1번 핀과 연결된 신호 선의 직렬 검사시의 각 릴레이별 ON/OFF 상태를 나타낸 것이다.
피 측정 반도체 디바이스의 1번 핀과 연결된 신호 선의 직렬 검사를 하고자 할 경우 1번 핀의 신호 선과 연결된 핀 측정 릴레이는 ON 상태가 되어야 하고, 전원 릴레이와 출력단자는 OFF가 되어야 한다. 이에 따라 디코더(13)로부터 출력되는 제어 신호는 "0010"이 될 수 있다. 여기서 첫 비트 "0"은 1번 핀과 연결된 신호 선을 의미하며, 두 번째 비트 "0"은 1번 핀의 신호 선과 연결된 출력단자를, 세 번째 비트 "1"은 1번 핀의 신호 선과 연결된 핀 측정 릴레이, 네 번째 비트 "0"은 1번 핀의 신호 선과 연결된 전원 릴레이의 구동 신호이다.
따라서, 반도체 디바이스의 1번 핀은 직류 검사시에만 PMU 라인으로부터 테스트 신호를 수신함으로써, 테스트 헤더(20)는 해당 1번 핀의 직류 검사를 수행할 수 있다. 이후 측정하고자 하는 신호 선까지 과정을 반복함으로써, 직류 검사를 수행할 수 있는 것이다.
기능 검사 출력 단자 핀 측정 릴레이 전원 릴레이
1번 핀 DRE OFF ON
2번 핀 DRE OFF ON
n번 핀 DRE OFF ON
표 2는 본 발명의 바람직한 일 실시 예에 따른 1번 핀과 연결된 신호 선의 직렬 검사시의 각 릴레이별 ON/OFF 상태를 나타낸 것이다.
한편, 피 측정 반도체 디바이스의 기능 검사를 하고자 할 경우에는 인접 신호 간의 간섭에 의한 신호 왜곡을 최소화하기 위하여 모든 핀 측정 릴레이를 OFF 시켜야 한다. 즉, PMU 라인으로부터 출력되는 테스트 신호를 물리적으로 완전히 차단하는 것이다. 이에 따라 반도체 디바이스의 1번 핀과 2번 핀을 이용하여 기능 검사를 할 경우 제 1 릴레이부(31)의 핀 측정 릴레이는 모두 OFF가 되어야 하고, 전원 릴레이는 모두 ON이 되어야 하고, 출력단자는 모두 ON 또는 OFF 즉, DRE 신호에 따라 제어되어야 한다. 따라서, 디코더(13)는 테스트 헤더(20)로부터 출력되는 제어 신호를 디코딩하여 "0101"과 "1101" 신호를 연속으로 출력한다.
상술한 바와 같이, 본 발명에 따른 반도체 디바이스 테스트 시스템은 고속 직렬 검사 및 기능 검사를 하나의 반도체 디바이스 테스트 시스템을 통해 동시에 실시할 수 있으며, 종래에 비해 적은 수의 릴레이를 통해 테스트를 위한 신호 선을 줄일 수 있어 반도체 디바이스 테스트 시스템의 공간 복잡도 및 제조 단가를 낮출 수 있다.
또한, 본 발명에 따른 반도체 디바이스 테스트 시스템은 반도체 디바이스의 기능 검사시에 핀 측정 릴레이를 통해 인가될 수 있는 고주파를 물리적으로 차단하여 신호 왜곡을 최소화함으로써, 더욱 정확한 측정이 가능하다.
도 1은 종래의 반도체 디바이스 테스트 시스템을 개략적으로 도시한 사시도이다.
도 2는 종래의 반도체 디바이스의 직류 검사(DC tset)를 위한 회로를 개략적으로 도시한 개요도이다.
도 3은 본 발명의 바람직한 일 실시 예에 따른 반도체 디바이스 테스트 시스템을 개략적으로 도시한 개요도이다.
<도면의 주요 부분에 대한 부호의 설명>
10. 하이픽스 보드 11. 제 2 릴레이부
12. 출력단자 13. 디코더
15. 스위칭부 20. 테스트 헤더
30. 소켓 보드 31. 제 1 릴레이부
110. 핸들러

Claims (5)

  1. 다수의 피 시험 반도체 디바이스가 탑재되며, 제어 신호에 따라 ON/OFF되어 각각의 반도체 디바이스 별로 전원을 선택적으로 인가하는 다수의 전원 릴레이를 포함하는 제 1 릴레이부를 포함하는 소켓 보드와;
    상기 소켓 보드에 탑재된 반도체 디바이스의 테스트 신호를 출력하며, 테스트 신호에 따른 각각의 반도체 디바이스의 불량 여부를 감지하여 테스트를 수행하는 테스트 헤더와;
    상기 소켓 보드와 테스트 헤더 사이에 구비되어 상기 테스트 헤더로부터 출력되는 테스트 신호를 수신하여 상기 소켓 보드에 탑재된 각각의 반도체 디바이스로 출력하는 하이픽스 보드와;
    상기 테스트 헤더의 제어 신호에 의해 ON/OFF하여 테스트 종류에 따라 서로 다른 테스트 신호가 상기 반도체 디바이스에 선택적으로 인가되도록 하는 스위칭부를 포함하는 반도체 디바이스 테스트 시스템.
  2. 청구항 1에 있어서, 상기 소켓 보드에 탑재된 반도체 디바이스의 테스트 신호가:
    기능 검사(Function test) 또는 직류 검사(DC test)를 위한 테스트 신호인 것을 특징으로 하는 반도체 디바이스 테스트 시스템.
  3. 청구항 2에 있어서, 상기 스위칭부가:
    직류 검사를 위한 테스트 신호를 선택적으로 출력하는 다수의 핀 측정 릴레이를 포함하는 제 2 릴레이부와;
    상기 테스트 헤더로부터 출력되는 기능 검사 테스트 신호를 선택적으로 출력하는 출력단자와;
    상기 테스트 헤더로부터 전송되는 제어 신호를 디코딩하여 상기 제 1 및 제 2 릴레이부로 ON/OFF 제어 신호를 출력하는 디코더를 포함하는 것을 특징으로 하는 반도체 디바이스 테스트 시스템.
  4. 청구항 3에 있어서,
    상기 출력단자가 FPGA로 구현되는 전기적인 스위치 소자인 것을 특징으로 하는 반도체 디바이스 테스트 시스템.
  5. 청구항 1 내지 청구항 4중 어느 한 항에 있어서, 상기 스위칭부가:
    하이픽스 보드, 테스트 헤더, 소켓 보드 중 어느 하나에 구비되는 것을 특징으로 하는 반도체 디바이스 테스트 시스템.
KR1020090001508A 2009-01-08 2009-01-08 반도체 디바이스 테스트 시스템 KR101033962B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090001508A KR101033962B1 (ko) 2009-01-08 2009-01-08 반도체 디바이스 테스트 시스템

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090001508A KR101033962B1 (ko) 2009-01-08 2009-01-08 반도체 디바이스 테스트 시스템

Publications (2)

Publication Number Publication Date
KR20100082153A KR20100082153A (ko) 2010-07-16
KR101033962B1 true KR101033962B1 (ko) 2011-05-11

Family

ID=42642354

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090001508A KR101033962B1 (ko) 2009-01-08 2009-01-08 반도체 디바이스 테스트 시스템

Country Status (1)

Country Link
KR (1) KR101033962B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102195256B1 (ko) * 2014-11-18 2020-12-28 에스케이하이닉스 주식회사 전자 장치의 테스트 장치 및 시스템
KR101662245B1 (ko) * 2016-03-18 2016-10-04 (주) 에이블리 반도체검사장비 디바이스 인터페이스 장치 및 그 운용방법
KR102440440B1 (ko) * 2020-12-16 2022-09-06 와이아이케이 주식회사 반도체 소자 검사 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002071755A (ja) 2000-08-28 2002-03-12 Advantest Corp 半導体試験装置
JP2004117247A (ja) 2002-09-27 2004-04-15 Advantest Corp 半導体試験装置のプローバインタフェース装置及び半導体試験装置のデバイスインターフェース装置
JP2006300922A (ja) 2005-04-20 2006-11-02 Unitest Inc マザーボードが垂直に設置されたメモリ実装テスタ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002071755A (ja) 2000-08-28 2002-03-12 Advantest Corp 半導体試験装置
JP2004117247A (ja) 2002-09-27 2004-04-15 Advantest Corp 半導体試験装置のプローバインタフェース装置及び半導体試験装置のデバイスインターフェース装置
JP2006300922A (ja) 2005-04-20 2006-11-02 Unitest Inc マザーボードが垂直に設置されたメモリ実装テスタ

Also Published As

Publication number Publication date
KR20100082153A (ko) 2010-07-16

Similar Documents

Publication Publication Date Title
KR101734364B1 (ko) 반도체 장치 동시 연속 테스트 방법 및 테스트 장비
US7472321B2 (en) Test apparatus for mixed-signal semiconductor device
US8872534B2 (en) Method and apparatus for testing devices using serially controlled intelligent switches
US8446164B2 (en) Semiconductor device test system having high fidelity tester access fixture (HIFIX) board
KR101293381B1 (ko) 전자 장치를 테스트하기 위한 시스템의 동작 주파수를증가시키는 방법 및 장치
WO2016017292A1 (ja) デバイスの検査方法、プローブカード、インターポーザ及び検査装置
CN110869780A (zh) 器件的检查方法
KR101033962B1 (ko) 반도체 디바이스 테스트 시스템
US20060006896A1 (en) Parallel calibration system for a test device
US7208968B2 (en) Test system for testing integrated chips and an adapter element for a test system
US7281181B2 (en) Systems, methods and computer programs for calibrating an automated circuit test system
CN113866612A (zh) 一种老化测试板、老化测试设备
CN117686889B (zh) 一种可寻址并行测试电路、方法、芯片和系统
US6446228B1 (en) Semiconductor integrated circuit testing apparatus and method of controlling the same
US6842031B2 (en) Method of electrically testing semiconductor devices
KR20030046801A (ko) 다수의 로직회로를 실시간으로 테스트하기 위한 병렬로직회로 테스트 장치 및 병렬 메모리ｉｃ수선장치
US7688087B2 (en) Test apparatus
TWI763594B (zh) 半導體晶片及其預燒測試方法
KR102242257B1 (ko) 반도체검사장비 디바이스 인터페이스 보드 및 그 운용방법
KR101662245B1 (ko) 반도체검사장비 디바이스 인터페이스 장치 및 그 운용방법
KR100977060B1 (ko) 반도체칩 테스터용 프로브 카드와 이를 사용하는 테스터 및그 테스터를 이용한 반도체칩의 검사방법
KR101983746B1 (ko) 모듈 검사 장치
KR20080061735A (ko) 피시험 장치, 이를 테스트 하기 위한 시스템 및 방법
CN111161788A (zh) 一种存储器的老炼测试装置
KR100470989B1 (ko) 검증용프로우브카드

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20090108

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20101025

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20110329

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20110502

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20110502

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20140228

Start annual number: 4

End annual number: 6

J204 Request for invalidation trial [patent]
PJ0204 Invalidation trial for patent

Patent event date: 20151221

Comment text: Request for Trial

Patent event code: PJ02042R01D

Patent event date: 20110502

Comment text: Registration of Establishment

Patent event code: PJ02041E01I

Appeal kind category: Invalidation

Request date: 20151221

Decision date: 20161102

Appeal identifier: 2015100005673

J301 Trial decision

Free format text: TRIAL NUMBER: 2015100005673; TRIAL DECISION FOR INVALIDATION REQUESTED 20151221

Effective date: 20161102

PJ1301 Trial decision

Patent event code: PJ13011S05D

Patent event date: 20161102

Comment text: Trial Decision on Invalidation (Patent, Utility Model, Industrial Design)

Appeal kind category: Invalidation

Request date: 20151221

Decision date: 20161102

Appeal identifier: 2015100005673

J2X1 Appeal (before the patent court)

Free format text: TRIAL NUMBER: 2016200009134; INVALIDATION

PJ2001 Appeal

Patent event date: 20161102

Comment text: Trial Decision on Invalidation (Patent, Utility Model, Industrial Design)

Patent event code: PJ20011S05I

Appeal kind category: Invalidation

Decision date: 20170602

Appeal identifier: 2016200009134

Request date: 20161208

PR1001 Payment of annual fee

Payment date: 20170502

Start annual number: 7

End annual number: 9

PJ1302 Judgment (patent court)

Patent event date: 20170630

Comment text: Written Judgment (Patent Court)

Patent event code: PJ13021S01D

Request date: 20161208

Decision date: 20170602

Appeal identifier: 2016200009134

Appeal kind category: Invalidation

PR1001 Payment of annual fee

Payment date: 20200414

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20210427

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20220404

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20240416

Start annual number: 14

End annual number: 14