KR20170038050A - 디바이스의 검사 방법, 프로브 카드, 인터포저 및 검사 장치 - Google Patents

디바이스의 검사 방법, 프로브 카드, 인터포저 및 검사 장치 Download PDF

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KR20170038050A
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데츠야 가가미
간지 스즈키
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도쿄엘렉트론가부시키가이샤
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Abstract

신호 입출력 회로(33)는, 입력 라인(41)과, 공통 출력 라인(51)과, 복수의 개별 출력 라인(52)과, 릴레이 스위치부(53)와, 저항 소자(54)를 구비하고 있다. 콤퍼레이터(32)에는, 복수의 DUT(10)로부터의 응답 신호를 합성하여 전송하는 공통 출력 라인(51)이 접속되어 있다. 콤퍼레이터(32)는, 패턴 제네레이터(31)로부터 보내어진 시험 신호에 응답하여, 복수의 DUT(10)로부터 각각 출력된 응답 신호를 하나로 합성한 합성 응답 신호를, 임계치와 비교한다.

Description

디바이스의 검사 방법, 프로브 카드, 인터포저 및 검사 장치{DEVICE INSPECTION METHOD, PROBE CARD, INTERPOSER, AND INSPECTION APPARATUS}
본 발명은, 디바이스의 전기적 특성을 검사하는 디바이스의 검사 방법, 그것에 이용하는 프로브 카드, 인터포저 및 검사 장치에 관한 것이다.
반도체 웨이퍼(이하, 「웨이퍼」라고 기재하는 일이 있다)에 형성된 집적 회로, 반도체 메모리 등의 디바이스의 전기적 특성의 검사는, 프로브 카드를 갖는 검사 장치를 이용하여 행해진다. 프로브 카드는, 웨이퍼상의 디바이스의 전극 패드에 접촉시켜지는 복수의 프로브(접촉자)를 구비하고 있다. 그리고, 각 프로브를 웨이퍼상의 각 전극 패드에 접촉시킨 상태에서, 테스터로부터 각 프로브에 전기 신호를 보내는 것에 의해, 웨이퍼상의 전자 회로의 검사가 행해진다.
최근, 전자 회로 패턴의 미세화가 진행됨과 아울러, 웨이퍼가 대형화하고 있기 때문에, 한 장의 웨이퍼상에 형성되는 디바이스의 수가 비약적으로 증가하고 있다. 그 때문에, 하나의 테스터를 복수의 검사 대상 디바이스(이하, 「DUT」라고 기재하는 일이 있다)에 접속하여 순차적으로 검사하는 방법에서는, 모든 DUT에 대하여 검사를 완료할 때까지 장시간이 걸려 버린다고 하는 문제가 있었다.
일본 특허 공개 평 4-158275호 공보(특허 문헌 1)에서는, 테스터에 병렬로 접속된 2개 이상의 DUT에 대하여 한 번에 리크 전류의 측정을 행하고, 규격치 A에 대하여, 동시에 측정한 DUT의 리크 전류의 합 B가 작은 경우(A>B)는, 모든 DUT를 합격으로 판정하고, A<B의 경우는, 적어도 1개의 DUT를 불합격으로 판정하여, 계속해서 DUT마다 리크 전류의 측정을 개별적으로 행하는 검사 방법이 제안되어 있다. 특허 문헌 1의 검사 방법에서는, 리크 전류의 합 B를 지표로 하고 있지만, 리크 전류치는 DUT에 따라서 상이한 값이 되기 때문에, 동시 측정의 결과가 A<B인 경우에, 불량의 DUT의 개수를 추정할 수 없다.
본 발명은, 복수의 디바이스의 전기적 특성을 검사하는 경우에, 단시간에 효율적으로 검사할 수 있는 검사 방법을 제공하는 것이다.
본 발명의 디바이스의 검사 방법은, 기판상에 형성된 복수의 디바이스의 전기적 특성을 검사하는 디바이스의 검사 방법이다. 디바이스의 검사 방법은, 테스터에 병렬로 접속된 복수의 디바이스에 대하여, 상기 테스터로부터 동시에 시험 신호를 입력하는 제 1 스텝과, 입력된 상기 시험 신호에 근거하는 상기 복수의 디바이스로부터의 응답 신호의 합성치에 근거하여, 상기 복수의 디바이스 중 하나 이상이 불합격인지 여부의 판정을 행하는 제 2 스텝을 포함하는 것을 특징으로 한다.
본 발명의 디바이스의 검사 방법은, 상기 제 2 스텝이, 상기 합성치를 미리 설정된 임계치와 비교하고, 상기 임계치를 충족하지 않는 경우는, 상기 복수의 디바이스 중 하나 이상이 불합격이라고 판정하는 것이더라도 좋다. 이 경우, 상기 제 2 스텝에서 상기 임계치를 충족하지 않는 경우에, 상기 임계치와는 상이한 새로운 임계치를 설정하는 스텝을 더 구비하고 있더라도 좋고, 상기 새로운 임계치를 사용하여, 재차, 상기 제 1 스텝 및 상기 제 2 스텝을 행하더라도 좋다.
본 발명의 디바이스의 검사 방법은, 상기 새로운 임계치를 설정하는 스텝과, 상기 제 1 스텝과, 상기 제 2 스텝을, 상기 새로운 임계치를 충족할 때까지 반복 실행하는 것에 의해, 불합격인 상기 디바이스의 수를 검출하더라도 좋다.
본 발명의 디바이스의 검사 방법은, 상기 임계치가, 다단계로 설정되어 있더라도 좋고, N회째(단, N은 1 이상의 양의 정수를 의미한다)의 판정으로 설정되는 임계치를 THN, N+1회째의 판정으로 설정되는 임계치를 THN +1로 하면, THN>THN +1의 관계를 갖고 있더라도 좋다. 여기서, 본 발명의 디바이스의 검사 방법은, 상기 복수의 디바이스가 n개(단, n은 2 이상의 양의 정수를 의미한다)의 디바이스로 이루어지고, 상기 n개의 디바이스의 모두가 합격인 경우의 상기 응답 신호의 합성치가 S0인 경우에, 상기 임계치 THN은, 다음의 식 (1)의 관계를 만족시키는 것이더라도 좋다.
[수학식 1]
Figure pct00001
본 발명의 디바이스의 검사 방법은, 상기 디바이스가, 비휘발성 반도체 메모리이더라도 좋고, 상기 제 1 스텝 및 상기 제 2 스텝이, 상기 비휘발성 반도체 메모리의 기입 시험으로서 실행되는 것이더라도 좋다.
본 발명의 프로브 카드는, 기판상에 형성된 복수의 디바이스의 전기적 특성을 검사하는 테스터와, 상기 기판의 사이에 배치되는 것이다. 본 발명의 프로브 카드는, 복수의 상기 디바이스의 전극 패드에 각각 접촉시켜지는 복수의 프로브와, 상기 복수의 프로브를 지지하는 지지 기판을 구비하고 있다. 그리고, 본 발명의 프로브 카드에 있어서, 상기 지지 기판은, 상기 프로브에 접속되고, 상기 테스터로부터의 시험 신호를 복수의 상기 디바이스에 전송하는 입력 라인과, 상기 프로브에 접속되고, 상기 시험 신호에 근거하는 상기 디바이스로부터의 응답 신호를 전송하는 복수의 개별 출력 라인과, 복수의 상기 개별 출력 라인을 통합하고, 복수의 상기 디바이스로부터의 상기 응답 신호를 합성하여 상기 테스터를 향해 전송하는 공통 출력 라인을 갖고, 상기 개별 출력 라인에, 상기 디바이스의 내부 저항보다 큰 저항을 갖는 저항부를 구비하고 있는 것을 특징으로 한다.
본 발명의 프로브 카드는, 상기 개별 출력 라인에, 상기 저항부와 직렬로 접속된 릴레이 스위치부를 더 갖고 있더라도 좋다.
본 발명의 인터포저는, 기판상에 형성된 복수의 디바이스의 전기적 특성을 검사하는 테스터와, 상기 기판의 사이에 배치되는 것이다. 그리고, 본 발명의 인터포저는, 상기 테스터로부터의 시험 신호를, 복수의 상기 디바이스를 향해 전송하는 입력 라인과, 상기 시험 신호에 근거하는 상기 디바이스로부터의 응답 신호를 전송하는 복수의 개별 출력 라인과, 복수의 상기 개별 출력 라인을 통합하고, 복수의 상기 디바이스로부터의 상기 응답 신호를 합성하여 상기 테스터를 향해 전송하는 공통 출력 라인을 갖고, 상기 개별 출력 라인에, 상기 디바이스의 내부 저항보다 큰 저항을 갖는 저항부를 구비하고 있는 것을 특징으로 한다.
본 발명의 인터포저는, 상기 개별 출력 라인에, 상기 저항부와 직렬로 접속된 릴레이 스위치부를 더 갖고 있더라도 좋다.
본 발명의 검사 장치는, 기판상에 형성된 복수의 디바이스의 전기적 특성을 검사하는 것이다. 본 발명의 검사 장치는, 상기 디바이스를 검사하기 위한 시험 신호를 생성하는 패턴 제네레이터와, 상기 시험 신호에 근거하는 복수의 상기 디바이스로부터의 응답 신호를 합성한 합성 응답 신호를 임계치와 비교하는 콤퍼레이터와, 상기 패턴 제네레이터 및 콤퍼레이터와 상기 디바이스의 사이에 개재되는 신호 입출력 회로를 구비하고 있다. 그리고, 본 발명의 검사 장치에 있어서, 상기 신호 입출력 회로는, 상기 시험 신호를, 복수의 상기 디바이스를 향해 전송하는 입력 라인과, 상기 시험 신호에 근거하는 상기 디바이스로부터의 응답 신호를 전송하는 복수의 개별 출력 라인과, 복수의 상기 개별 출력 라인을 통합하고, 복수의 상기 디바이스로부터의 상기 응답 신호를 합성하여 상기 콤퍼레이터를 향해 전송하는 공통 출력 라인을 갖고, 상기 개별 출력 라인에, 상기 디바이스의 내부 저항보다 큰 저항을 갖는 저항부를 구비하고 있는 것을 특징으로 한다.
본 발명의 검사 장치는, 상기 개별 출력 라인에, 상기 저항부와 직렬로 접속된 릴레이 스위치부를 더 갖고 있더라도 좋다. 또한, 본 발명의 검사 장치는, 상기 패턴 제네레이터에 의한 상기 시험 신호의 생성을 제어하는 신호 제어부와, 상기 콤퍼레이터에 의한, 상기 임계치와 상기 합성 응답 신호의 비교 정보에 근거하여, 복수의 상기 디바이스 중 하나 이상이 불합격인지 여부를 판정하는 판정부와, 상기 판정부에 의해, 상기 복수의 디바이스 중 하나 이상이 불합격이라고 판정된 경우에, 상기 임계치와는 상이한 새로운 임계치를 설정하는 임계치 설정부를 갖는 제어부를 더 구비하고 있더라도 좋다.
도 1은 본 발명의 실시의 형태와 관련되는 검사 장치의 개략 구성을 나타내는 단면도이다.
도 2는 본 발명의 실시의 형태에 있어서의 신호 입출력 회로의 일례를 나타내는 개략 구성도이다.
도 3은 도 1에 나타낸 제어부의 하드웨어 구성의 일례를 나타내는 도면이다.
도 4는 도 1에 나타낸 제어부의 기능 블록도이다.
도 5는 종래의 검사 방법에 있어서의 시험 신호 및 응답 신호와 임계치의 설명도이다.
도 6은 본 실시의 형태의 검사 방법으로 얻어지는 합성 응답 신호의 크기를 설명하는 도면이다.
도 7은 본 실시의 형태의 검사 방법에 있어서의 합성 응답 신호에 대한 임계치의 설정예에 대하여 설명하는 도면이다.
도 8은 본 발명의 일 실시의 형태와 관련되는 검사 방법의 수순의 일례를 나타내는 플로차트이다.
[검사 장치]
도 1은 본 발명의 일 실시의 형태와 관련되는 검사 장치의 개략 구성을 나타내는 단면도이다. 도 1에 있어서, 검사 장치(100)는, 로더실(1)과, 복수의 검사 대상 디바이스(DUT)(10)(도 1에서는 도시하지 않음)가 형성된 웨이퍼 W를 수용하는 검사실(2)과, 웨이퍼 W상의 DUT(10)의 전기적 특성 검사를 행하는 테스터(3)와, 이들 검사 장치(100)의 각 구성부를 제어하는 제어부(4)를 구비하고 있다.
<로더실>
로더실(1)은, 웨이퍼 W를 반송하는 반송 영역을 형성한다.
<검사실>
검사실(2)은, 웨이퍼 W를 탑재하는 탑재대(11)와, 탑재대(11)의 위쪽에 배치된 홀더(12)를 갖고 있다. 탑재대(11)는, 웨이퍼 W를 탑재한 상태에서, 웨이퍼 W를 X, Y, Z 및 θ 방향으로 이동시키는 것이 가능하게 구성되어 있다. 홀더(12)는, 프로브 카드(13)를 지지한다. 프로브 카드(13)는, 지지 기판(13a)과 복수의 프로브(접촉자)(13b)를 갖고 있다. 프로브 카드(13)는, 다수의 접속 단자를 갖는 접속 링(21) 및 인터포저(또는 퍼포먼스 보드)(22), 테스트 헤드(도시 생략)를 거쳐서 테스터(3)와 전기적으로 접속되어 있다.
또한, 검사실(2)은, 홀더(12)에 지지된 프로브 카드(13)의 복수의 프로브(13b)와, 탑재대(11)상의 웨이퍼 W에 형성된 복수의 DUT(10)의 전극 패드(도시하지 않음)의 위치 맞춤을 행하기 위한 얼라인먼트 기구(14)를 더 구비하고 있다.
<테스터>
테스터(3)는, 각 DUT(10)에 전기 신호를 보냄과 아울러, DUT(10)로부터의 응답 신호를 수신하여 웨이퍼 W상의 DUT(10)의 전기적 특성 검사를 행한다. 테스터(3)는, 패턴 제네레이터(31)와 콤퍼레이터(32)를 구비하고 있다.
도 2는 패턴 제네레이터(31) 및 콤퍼레이터(32)와, 복수의 DUT(10)를 전기적으로 접속하는 신호 입출력 회로(33)의 일례를 나타내는 개략 구성도이다.
패턴 제네레이터(31)는, DUT(10)를 검사하기 위한 시험 신호를 생성한다. 패턴 제네레이터(31)와 복수의 DUT(10)의 사이는, 도중에 복수로 분기한 배선인 입력 라인(41)에 의해 접속되어 있다.
콤퍼레이터(32)는, 패턴 제네레이터(31)로부터 보내진 시험 신호에 응답하여, 복수의 DUT(10)로부터 각각 출력된 응답 신호, 또는, 복수의 DUT(10)로부터의 응답 신호를 하나로 합성한 신호(이하, 「합성 응답 신호」라고 기재하는 일이 있다)를, 임계치와 비교한다. 콤퍼레이터(32)에는, 복수의 DUT(10)로부터의 응답 신호를 합성하여 전송하는 배선인 공통 출력 라인(51)이 접속되어 있다. 콤퍼레이터(32)와 복수의 DUT(10)의 사이는, 공통 출력 라인(51) 및 각 DUT(10)로부터의 배선인 개별 출력 라인(52)에 의해 접속되어 있다.
<신호 입출력 회로>
도 2에 나타내는 바와 같이, 신호 입출력 회로(33)는, 입력 라인(41)과, 공통 출력 라인(51)과, 복수의 개별 출력 라인(52)과, 릴레이 스위치부(53)와, 저항 소자(54)를 구비하고 있다. 본 실시의 형태에 있어서, 신호 입출력 회로(33)는, 테스터(3), 프로브 카드(13)의 지지 기판(13a), 또는, 인터포저(또는 퍼포먼스 보드)(22) 중 어느 한쪽에 실장되어 있으면 된다.
입력 라인(41)은, 도중에, 한 번에 검사를 행하는 DUT(10)의 수에 따라 분기하고 있고, 패턴 제네레이터(31)와 복수의 DUT(10)를 병렬로 접속하고 있다. 패턴 제네레이터(31)에서 생성한 시험 신호는, 입력 라인(41)을 거쳐서 복수의 DUT(10)를 향해 전송된다. 또, 입력 라인(41)에는, 패턴 제네레이터(31)와 복수의 DUT(10)의 접속/비접속을 전환하기 위한 릴레이 스위치부 등이 마련되어 있더라도 좋다. 또한, 입력 라인(41)은, 각 DUT(10)에 시험 신호를 동시에 송신할 수 있는 한, 도 2에 나타낸 구성에 한하지 않는다.
공통 출력 라인(51)은, 패턴 제네레이터(31)로부터 입력된 시험 신호에 근거하여, 각 DUT(10)로부터 출력되는 응답 신호를 전송하는 복수의 개별 출력 라인(52)이 통합되어 이루어지는 것이다. 각 DUT(10)로부터 출력된 응답 신호는, 개별 출력 라인(52) 및 공통 출력 라인(51)을 거쳐서 콤퍼레이터(32)에 전송된다.
각 개별 출력 라인(52)에는, 릴레이 스위치부(53)와, 저항 소자(54)가 직렬로 마련되어 있다. 또, 릴레이 스위치부(53)와 저항 소자(54)의 배열 순서는 묻지 않는다.
릴레이 스위치부(53)는, 콤퍼레이터(32)와 복수의 DUT(10)의 접속/비접속을 전환하는 경우에 이용할 수 있다. 각 DUT(10)로부터의 응답 신호를 하나로 합성하는 경우에는, 모든 릴레이 스위치부(53)를 접속 상태(ON)로 하면 된다. 각 DUT(10)로부터의 응답 신호를 개별적으로 콤퍼레이터(32)에 보내는 경우에는, 하나의 개별 출력 라인(52)의 릴레이 스위치부(53)만을 접속 상태(ON)로 하고, 다른 개별 출력 라인(52)의 릴레이 스위치부(53)는 비접속 상태(OFF)로 하면 된다. 또, 각 DUT(10)로부터의 응답 신호를 개별적으로 콤퍼레이터(32)에 보낼 필요가 없는 경우, 릴레이 스위치부(53)는 마련하지 않더라도 좋다.
저항 소자(54)는, 응답 신호를 선별하는 작용을 가짐과 아울러, 각 개별 출력 라인(52)에 접속된 공통 출력 라인(51)에 있어서의 임피던스를 조절하기 위해, 각 DUT(10)의 내부 저항(출력 임피던스)보다 큰 저항을 갖고 있다.
<제어부>
검사 장치(100)의 각 구성부는, 각각 제어부(4)에 접속되어, 제어부(4)에 의해 제어된다. 제어부(4)는, 전형적으로는 컴퓨터이다. 도 3은 도 1에 나타낸 제어부(4)의 하드웨어 구성의 일례를 나타내고 있다. 제어부(4)는, 주 제어부(101)와, 키보드, 마우스 등의 입력 장치(102)와, 프린터 등의 출력 장치(103)와, 표시 장치(104)와, 기억 장치(105)와, 외부 인터페이스(106)와, 이들을 서로 접속하는 버스(107)를 구비하고 있다. 주 제어부(101)는, CPU(중앙 처리 장치)(111), RAM(랜덤 액세스 메모리)(112) 및 ROM(리드 온리 메모리)(113)을 갖고 있다. 기억 장치(105)는, 정보를 기억할 수 있는 것이면, 그 형태는 묻지 않지만, 예컨대 하드디스크 장치 또는 광디스크 장치이다. 또한, 기억 장치(105)는, 컴퓨터 판독 가능한 기록 매체(115)에 대하여 정보를 기록하고, 또한 기록 매체(115)에서 정보를 판독하도록 되어 있다. 기록 매체(115)는, 정보를 기억할 수 있는 것이면, 그 형태는 묻지 않지만, 예컨대 하드디스크, 광디스크, 플래시 메모리 등이다. 기록 매체(115)는, 본 실시의 형태와 관련되는 검사 방법의 레시피를 기록한 기록 매체이더라도 좋다.
제어부(4)에서는, CPU(111)가, RAM(112)을 작업 영역으로서 이용하여, ROM(113) 또는 기억 장치(105)에 저장된 프로그램을 실행하는 것에 의해, 본 실시의 형태의 검사 장치(100)에 있어서 웨이퍼 W상에 형성된 DUT(10)에 대한 검사를 실행할 수 있도록 되어 있다. 구체적으로는, 제어부(4)는, 검사 장치(100)에 있어서, 각 구성부(예컨대, 탑재대(11), 얼라인먼트 기구(14), 패턴 제네레이터(31), 콤퍼레이터(32), 릴레이 스위치부(53) 등)를 제어한다.
도 4는 제어부(4)의 기능 블록도이고, 테스터(3)에 있어서의 패턴 제네레이터(31)와, 콤퍼레이터(32)의 관계도 나타내고 있다. 도 4에 나타내는 바와 같이, 제어부(4)는, 신호 제어부(121)와, 판정부(122)와, 임계치 설정부(123)를 구비하고 있다. 이들은, CPU(111)가, RAM(112)을 작업 영역으로서 이용하여, ROM(113) 또는 기억 장치(105)에 저장된 소프트웨어(프로그램)를 실행하는 것에 의해 실현된다. 또, 예컨대 FPGA(필드 프로그래머블 게이트 어레이) 등을 이용하여, 신호 제어부(121), 판정부(122) 및 임계치 설정부(123)와 마찬가지의 기능을 프로브 카드(13), 또는, 인터포저(또는 퍼포먼스 보드)(22)에 갖게 하더라도 좋다. 또한, 제어부(4)는, 다른 기능(예컨대 릴레이 스위치부(53)의 접속/비접속을 전환하는 제어 기능 등)도 갖고 있지만, 상세한 설명은 생략한다.
신호 제어부(121)는, 패턴 제네레이터(31)에 의한 시험 신호의 생성을 제어한다. 구체적으로는, 신호 제어부(121)는, 패턴 제네레이터(31)에 대하여 제어 신호를 보내고, 패턴 제네레이터(31)에서 생성하는 클록 신호 및 데이터 신호의 종류, 생성/정지 등을 지시한다.
판정부(122)는, 콤퍼레이터(32)로부터, 임계치와 합성 응답 신호의 비교 정보를 취득하고, 그 비교 정보에 근거하여, 복수의 DUT(10) 중, 하나 이상이 불합격인지 여부, 다시 말해, 모든 DUT(10)가 합격인지 여부를 판정한다. 또, 이 판정 작업은, 판정부(122)에서 행하지 않고, 콤퍼레이터(32)에서 행하더라도 좋다. 또한, 판정부(122)는, 후술하는 수순에 근거하여, 복수의 DUT(10) 중에서, FAIL 신호를 출력한 DUT(10)의 개수를 판정할 수 있다.
임계치 설정부(123)는, 콤퍼레이터(32)에 있어서, 콤퍼레이트를 행하기 위한 임계치를 설정한다. 임계치 설정부(123)는, 다단계로 복수의 임계치를 설정하는 것이 가능하고, 임계치는, 동적으로 변경될 수 있다. 예컨대, 판정부(122)(또는 콤퍼레이터(32))에 의해, 제 1 임계치와 합성 응답 신호의 비교 정보로부터, 복수의 DUT(10) 중 하나 이상이 불합격이라고 판정된 경우, 임계치 설정부(123)는, 제 1 임계치와는 상이한 새로운 임계치로서, 제 2 임계치를 설정할 수 있다.
여기서, 임계치 설정부(123)에 있어서의 임계치의 설정 방법에 대하여, 도 5 및 도 6을 참조하여 설명한다. 도 5는 종래의 검사 방법에 있어서의 시험 신호 및 응답 신호와 임계치의 설명도이다. 패턴 제네레이터(31)는, 클록 신호(CLK) 및 데이터 신호(DATA)를 생성하고, 이들이 시험 신호로서, 각 DUT(10)에 입력된다. 그 결과, 각 DUT(10)로부터는, 응답 신호가 출력되고, 이 응답 신호의 레벨에 근거하여, 콤퍼레이터(32)에서 각 DUT(10)의 합격 여부(PASS/FAIL)가 판단된다. 예컨대, 콤퍼레이터(32)에서 비교를 행할 때의 임계치 TH가 3V라고 하면, 응답 신호가 3V 이상이면 합격(PASS), 3V 미만이면 불합격(FAIL)으로 판단된다. 이와 같이, 각 DUT(10)로부터의 개별 응답 신호에는, 임계치 TH를 충족하는 PASS 신호와, 임계치 TH를 충족하지 않는 FAIL 신호가 포함되는 경우가 있다. 따라서, 합성 응답 신호는, PASS 신호로부터만 합성되는 경우와, FAIL 신호로부터만 합성되는 경우와, PASS 신호 및 FAIL 신호로부터 합성되는 경우가 있을 수 있다.
도 6(a), (b), (c)는 본 실시의 형태의 검사 방법으로 얻어지는 합성 응답 신호의 크기(예컨대 전압치)를 나타내고 있다. 도 7은 본 실시의 형태의 검사 방법에 있어서의 합성 응답 신호에 대한 임계치의 설정예에 대하여 설명하는 도면이다. 도 6 및 도 7에서는, DUT(10)가 3개인 경우를 예로 들고 있다. 각 DUT(10)에 대하여, 패턴 제네레이터(31)로부터의 입력되는 신호 레벨 및 신호 패턴은, 동일한 내용이다. 그것에 대하여, 각 DUT(10)로부터의 개별 응답 신호는, 상기한 바와 같이, 합격(PASS)과 불합격(FAIL)이 포함될 가능성이 있고, 모두 PASS인 경우와, PASS와 FAIL이 혼재하고 있는 경우에는, 하나로 합성된 합성 응답 신호가 상이한 값이 된다.
예컨대, DUT(10)의 개별 응답 신호의 출력 레벨이 Hi(PASS) : 3[V] 및 Low(FAIL) : 0[V]의 2치인 경우, 3개의 DUT(10)의 개별 응답 신호의 출력 레벨 SD가 모두 Hi이면, 도 6(a)에 나타내는 바와 같이, 합성 응답 신호의 출력 레벨 S0은, S0=3[V]이 된다.
또한, 3개의 DUT(10) 중 2개의 DUT(10)의 개별 응답 신호의 출력 레벨 SD가 Hi이고, 1개의 DUT(10)의 개별 응답 신호의 출력 레벨 SD가 Low인 경우, 도 6(b)에 나타내는 바와 같이, 합성 응답 신호의 출력 레벨 S1은 2[V][=3[V]×(3-1)/3]가 된다.
또한, 3개의 DUT(10) 중 1개의 DUT(10)의 개별 응답 신호의 출력 레벨 SD가 Hi이고, 2개의 DUT(10)의 개별 응답 신호의 출력 레벨 SD가 Low인 경우, 도 6(c)에 나타내는 바와 같이, 합성 응답 신호의 출력 레벨 S2는 1[V][=3[V]×(3-2)/3]이 된다. 또, DUT(10)의 출력 임피던스는, Hi : 3[V] 및 Low : 0[V]으로 동일한 것으로 한다.
다시 말해, n개의 DUT(10)의 모두가, 동일한 출력 레벨 SD[V]의 PASS 신호를 출력한 경우, 합성 응답 신호의 출력 레벨 S0은, S0[V]=SD[V]×n/n이 된다. 또한, n개의 DUT(10) 중 1개의 DUT(10)가 FAIL 신호를 출력하고, 다른 DUT(10)가 PASS 신호를 출력한 경우, 합성 응답 신호의 출력 레벨 S1은, S1[V]=SD[V]×(n-1)/n이 된다. n개의 DUT(10) 중 2개의 DUT(10)가 FAIL 신호를 출력하고, 다른 DUT(10)가 PASS 신호를 출력한 경우, 합성 응답 신호의 출력 레벨 S2는, S2[V]=SD[V]×(n-2)/n이 된다.
본 실시의 형태의 검사 방법에서는, 합성 응답 신호의 출력 레벨을, 콤퍼레이터(32)에 의해, 순차적으로, 임계치 TH1, TH2, TH3, …와 비교하는 것이 바람직하다. 판정부(122)는, 합성 응답 신호의 출력 레벨이 임계치 TH를 충족하는 경우는 「모든 DUT(10)가 합격이다」라고 판정하고, 임계치 TH를 충족하지 않는 경우는, 「1개 이상의 DUT(10)가 불합격이다」라고 판정한다.
도 7에 나타내는 바와 같이, 1회째의 판정에서는, 사용하는 임계치 TH1을, 3개의 DUT(10)의 모두가 합격(PASS)인 경우의 합성 응답 신호의 출력 레벨 S0과, 1개의 DUT(10)가 불합격(FAIL)인 경우의 합성 응답 신호의 출력 레벨 S1의 사이로 설정하여 두면 된다. 이것에 의해, 합성 응답 신호의 출력 레벨이 임계치 TH1 이상이면, 모든 DUT(10)가 합격(PASS)이고, 임계치 TH1 미만이면, 1개 이상의 DUT(10)가 불합격(FAIL)이라고 판단할 수 있다.
또한, 2회째의 판정에서는, 사용하는 임계치 TH2를, 1개의 DUT(10)가 불합격(FAIL)인 경우의 합성 응답 신호의 출력 레벨 S1과, 2개의 DUT(10)가 불합격(FAIL)인 경우의 합성 응답 신호의 출력 레벨 S2의 사이로 설정하여 두면 된다. 이것에 의해, 1회째의 판정 결과와 합쳐서, 합성 응답 신호의 출력 레벨이 임계치 TH2 이상이면, 2개의 DUT(10)가 합격(PASS)이고, 1개의 DUT(10)가 불합격(FAIL)이라고 판단할 수 있다. 또한, 합성 응답 신호의 출력 레벨이 임계치 TH2 미만이면, 2개 이상의 DUT(10)가 불합격(FAIL)이라고 판단할 수 있다.
또한, 3회째의 판정에서는, 사용하는 임계치 TH3을, 2개의 DUT(10)가 불합격(FAIL)인 경우의 합성 응답 신호의 출력 레벨 S2 미만으로 설정하여 두면 된다. 이것에 의해, 1회째 및 2회째의 판정 결과와 합쳐서, 합성 응답 신호의 출력 레벨이 임계치 TH3 이상이면, 1개의 DUT(10)가 합격(PASS)이고, 2개의 DUT(10)가 불합격(FAIL)이라고 판단할 수 있다. 또한, 합성 응답 신호의 출력 레벨이 임계치 TH3 미만이면, 3개의 DUT(10)가 불합격(FAIL)이라고 판단할 수 있다.
1단계씩 임계치 레벨을 내려서 판정을 행하는 경우, n개(단, n은 2 이상의 양의 정수를 의미한다)의 DUT(10)에 대하여, N회째(단, N은 1 이상의 양의 정수를 의미한다)의 판정을 위해 설정되는 임계치를 THN, N+1회째의 판정에서 설정되는 임계치를 THN +1로 하면, THN>THN +1의 관계를 갖는다. 또한, n개의 DUT(10)의 모두가 합격인 경우의 합성 응답 신호의 출력 레벨 S0에 대하여, N회째의 판정을 위해 설정되는 임계치 THN은, 다음의 식 (1)에 의해 나타내어지는 관계를 만족시키는 것이 바람직하다.
[수학식 2]
Figure pct00002
또한, 임계치 THN은, 마진을 고려하여 판정의 신뢰성을 높이기 위해, S0×[n-(N-1)]/n과 S0×(n-N)/n의 중간치 부근으로 설정하는 것이 보다 바람직하다. 다시 말해, FAIL 신호를 출력하는 DUT(10)의 개수가 0부터 1개씩 증가하는 경우의 합성 응답 신호 S0, S1, S2, …, Sn으로 했을 때, S0과 S1의 중간치 부근, S1과 S2의 중간치 부근, …, Sn -1과 Sn의 중간치 부근에, 임계치 THN을 설정하는 것이 바람직하다. 이 경우, 임계치 THN은, 예컨대 다음의 식 (2)에 의해 나타내어지는 값으로 하는 것이 바람직하다.
[수학식 3]
Figure pct00003
[검사 방법]
다음으로, 도 8을 참조하면서, 검사 장치(100)를 이용하여 행해지는 본 발명의 일 실시의 형태와 관련되는 검사 방법의 구체적 수순에 대하여 설명한다. 도 8은 본 발명의 일 실시의 형태와 관련되는 검사 방법의 수순의 일례를 나타내는 플로차트이다. 본 실시의 형태의 검사 방법은, STEP1~STEP4의 처리를 포함한다.
STEP1에서는, 1회째의 판정에서 이용하는 임계치 TH1을 설정한다. 이 임계치 TH1은, 임계치 설정부(123)에 의해 설정된다. 상기 식 (1)에서, n개의 DUT(10)의 모두가 합격인 경우의 합성 응답 신호의 출력 레벨 S0에 대하여, 1회째의 판정에서 설정되는 임계치 TH1은, 다음의 관계를 만족시키는 것이 바람직하다.
Figure pct00004
또한, 마진을 고려하여,
Figure pct00005
로 하는 것이 보다 바람직하다.
STEP2에서는, 신호 제어부(121)의 지령에 근거하여, 패턴 제네레이터(31)에서 클록 신호 및 데이터 신호를 생성하고, n개의 DUT(10)의 모두에 대하여, 동시에, 동일한 시험 신호를 입력한다.
STEP3에서는, 시험 신호에 응답하여 각 DUT(10)로부터 출력된 응답 신호의 합성치(합성 응답 신호)를, 콤퍼레이터(32)에 의해 임계치 TH1과 비교한다. 이 경우, 릴레이 스위치부(53)는 모두 접속 상태(ON)로 유지된다.
다음으로, STEP4에서, 판정부(122)는, 콤퍼레이터(32)로부터, 임계치 TH1과 합성 응답 신호의 비교 정보를 취득하고, 그 비교 정보에 근거하여, n개의 DUT(10) 중, 1개 이상이 불합격인지 여부, 다시 말해, 모든 DUT(10)가 합격인지 여부를 판정한다.
STEP4에서 「n개의 DUT(10) 중, 1개 이상이 불합격이다」(예)라고 판정된 경우는, 다시 STEP1로 돌아간다. 즉, 다시, STEP1에서 임계치 설정부(123)에 의해, 새로운 임계치로서, 2회째의 판정에서 이용하는 임계치 TH2가 설정된다. 상기 식 (1)에서, n개의 DUT(10)의 모두가 합격인 경우의 합성 응답 신호의 출력 레벨 S0에 대하여, 2회째의 판정에서 설정되는 임계치 TH2는, 다음의 관계를 만족시키는 것이 바람직하다.
Figure pct00006
또한, 마진을 고려하여,
Figure pct00007
로 하는 것이 보다 바람직하다.
STEP1에서 새로운 임계치(예컨대, 2회째의 판정에서 이용하는 임계치 TH2)가 설정되면, STEP2~STEP4의 처리가 실행되어, 2회째의 판정이 행해진다. 이와 같이 하여, STEP1~STEP4의 처리가, STEP4에서 「n개의 DUT(10) 중, 1개 이상이 불합격이 아니다」(아니오)라고 판정될 때까지, 루프 형상으로 반복 실행된다. 또, 미리 반복 횟수의 상한을 설정하여 두고, 상한에 도달한 경우는, 판정부(122)로부터, 신호 제어부(121) 및 임계치 설정부(123)에 중지 신호를 송출하도록 하더라도 좋다.
한편, STEP4에서 「n개의 DUT(10) 중, 1개 이상이 불합격이 아니다」(아니오)라고 판정된 경우는, 본 실시의 형태의 검사 방법에 의한 처리를 종료한다.
본 실시의 형태에서는, FAIL 신호를 출력하는 DUT(10)의 개수가 0인 상태로부터 1개씩 증가하는 경우의 합성 응답 신호의 출력 레벨 S0, S1, S2, …, SN(단, N은 1 이상의 양의 정수를 의미한다)에 대응시켜 임계치 TH를 변경하는 것에 의해, n개의 DUT(10) 중에서, FAIL 신호를 출력한 DUT(10)의 개수를 판정할 수 있다.
즉, 1회째의 판정에서는, 임계치 TH1을, n개의 DUT(10)의 모두가 PASS 신호를 출력하는(다시 말해, 0개의 DUT(10)가 FAIL 신호를 출력하는) 경우의 합성 응답 신호의 출력 레벨 S0과, n개의 DUT(10) 중 1개가 FAIL 신호를 출력하는 경우의 합성 응답 신호의 출력 레벨 S1의 사이(바람직하게는 출력 레벨 S0과 출력 레벨 S1의 중간치 부근)로 설정한다.
또한, 2회째의 판정에서는, 임계치 TH2를, n개의 DUT(10) 중 1개가 FAIL 신호를 출력하는 경우의 합성 응답 신호의 출력 레벨 S1과, n개의 DUT(10) 중 2개가 FAIL 신호를 출력하는 경우의 합성 응답 신호의 출력 레벨 S2의 사이(바람직하게는 출력 레벨 S1과 출력 레벨 S2의 중간치 부근)로 설정한다.
또한, N회째의 판정에서는, 임계치 THN을, n개의 DUT(10) 중 N-1개가 FAIL 신호를 출력하는 경우의 합성 응답 신호의 출력 레벨 S(N-1)과, n개의 DUT(10) 중 N개가 FAIL 신호를 출력하는 경우의 합성 응답 신호의 출력 레벨 SN의 사이(바람직하게는 출력 레벨 S(N-1)과 출력 레벨 SN의 중간치 부근)로 설정한다. 이와 같이, 임계치 TH를 변경하면서, 상기 STEP1~STEP4의 수순을 반복 실행하는 것에 의해, n개의 DUT(10) 중에서, FAIL 신호를 출력한 DUT(10)의 개수를 자동적으로 판정할 수 있다.
상기 STEP1~STEP4의 수순을 반복 실행하는 경우, 예컨대, 제어부(4)에 있어서, 임계치 설정부(123)에 접속하는 카운터부(도시 생략)를 마련하고, 임계치 설정부(123)에서 임계치 TH를 설정할 때마다, 1 카운트를 인크리먼트(increment)하여 가는 것도 가능하다. 이 경우, 카운터부에서 카운트되는 카운트값(1, 2, 3, …, N)은, STEP1~STEP4의 수순의 실행 횟수와 동일해진다. 또한, 최종적으로 STEP4에서 「n개의 DUT(10) 중, 1개 이상이 불합격이 아니다」(아니오)라고 판정되었을 때의 카운트값(1, 2, 3, …, N)은, FAIL 신호를 출력한 DUT(10)의 개수에 1을 가산한 값이 되기 때문에, FAIL 신호를 출력한 DUT(10)의 개수를 신속하게 파악할 수 있다.
또한, 각 DUT(10)로부터의 개별 응답 신호의 출력 레벨 SD에 변동이 생길 가능성이 있는 경우, 미리, 임의의 1 내지 수 개의 DUT(10)에 대하여, 개별 응답 신호의 출력 레벨 SD를 측정하여 두고, 그들 값에 근거하여 임계치 설정부(123)에서 설정하는 임계치 TH를 보정하여 두는 스텝을 마련하더라도 좋다.
<변형예>
본 실시의 형태의 검사 방법에서는, 상기한 바와 같이, FAIL 신호를 출력한 DUT(10)를 특정할 수 없다. 그 때문에, 상기 STEP1~STEP4에 더하여, 각 DUT(10)로부터의 개별 응답 신호의 출력 레벨 SD를 임계치 TH와 비교하는 공정을 마련하더라도 좋다. 즉, STEP4에서 「n개의 DUT(10) 중, 1개 이상이 불합격이다」(예)라고 판정된 경우에, STEP1로 돌아가지 않고, 각 DUT(10)로부터의 개별 응답 신호의 출력 레벨 SD를 임계치 TH와 비교하도록 변경하더라도 좋다. 이 경우, 신호 입출력 회로(33)의 1개의 개별 출력 라인(52)의 릴레이 스위치부(53)만을 접속 상태(ON), 다른 개별 출력 라인(52)의 릴레이 스위치부(53)를 비접속 상태(OFF)로 하여 개별 응답 신호를 콤퍼레이터(32)에 보내면 된다. 또, 릴레이 스위치부(53)를 전환하는 대신에, 복수의 DUT(10) 중에서 임의의 DUT(10)를 선택하여 전기적으로 접속할 수 있는 칩 셀렉트 단자를 이용하더라도 좋다. 또한, 1회째의 수순의 STEP4에서 「n개의 DUT(10) 중, 1개 이상이 불합격이다」(예)라고 판정된 경우는, 즉시 개별 응답 신호의 판정으로 이행하더라도 좋고, 상기 STEP1~STEP4의 처리를 소정 횟수(예컨대 5~10회) 반복한 후, 그런데도 또 STEP4에서 「n개의 DUT(10) 중, 1개 이상이 불합격이다」(예)라고 판정되는 경우에만, 개별 응답 신호의 판정으로 이행하도록 하더라도 좋다.
이상과 같이, 본 실시의 형태의 검사 방법에서는, 복수의 DUT(10)로부터의 출력 신호를 합성한 합성 응답 신호를 이용하여 임계치 TH와의 비교를 행하기 때문에, 복수의 DUT(10) 중에, 불합격(FAIL)이 되는 DUT(10)가 포함되어 있는지 여부를 신속히 판정할 수 있다. 또한, 임계치 TH를 변경하면서, 상기 STEP1~STEP4의 수순을 반복 실행하는 것에 의해, n개의 DUT(10) 중에서, FAIL 신호를 출력한 DUT(10)의 개수를 자동적으로 판정할 수 있다. 따라서, 본 실시의 형태의 검사 방법을 이용하는 것에 의해, 각종 반도체 디바이스의 검사에 있어서, 단시간에 효율이 좋은 검사가 가능하게 된다.
본 실시의 형태의 검사 방법은, 각종 반도체 디바이스의 검사에 이용할 수 있다. 특히, 예컨대 NAND형 플래시 메모리 등의 비휘발성 반도체 메모리 소자의 기입 시험에 바람직하게 이용할 수 있다. 본 실시의 형태의 검사 방법에서는, 상기한 바와 같이, FAIL 신호를 출력한 DUT(10)의 개수를 자동적으로 신속히 판정할 수 있지만, FAIL 신호를 출력한 DUT(10)를 특정할 수는 없다. 그러나, 비휘발성 반도체 메모리 소자의 경우, 기입 시험의 후에, 개별의 DUT(10)에 대하여 판독 시험을 실시하기 때문에, 개개의 DUT(10)에 대한 합격 여부 판정과 불량 DUT(10)의 특정은, 판독 시험에 의해 확인할 수 있다.
이상, 본 발명의 실시의 형태를 예시의 목적으로 상세하게 설명했지만, 본 발명은 상기 실시의 형태로 제약되는 일은 없고, 여러 가지의 변형이 가능하다. 예컨대, 본 발명의 검사 방법은, READY 신호/BUSY 신호를 출력하는 디바이스를 일괄하여 검사하는 경우이면, 디바이스의 종류에 관계없이 바람직하게 이용할 수 있다.
또한, 도 8의 플로차트에서는, STEP2~STEP4의 처리를 1회 실행할 때마다, STEP1에서 새로운 임계치를 설정하는 것으로 하고 있지만, STEP2~STEP4의 처리를 소정 횟수 반복하더라도, 또 STEP4에서 「n개의 DUT(10) 중, 1개 이상이 불합격이다」(예)라고 판정되는 경우에 STEP1로 돌아가고, 새로운 임계치를 설정하도록 변형하더라도 좋다.
본 국제 출원은, 2014년 8월 1일에 출원된 일본 특허 출원 2014-157753호에 근거하는 우선권을 주장하는 것이고, 해당 출원의 전체 내용을 여기에 원용한다.

Claims (12)

  1. 기판상에 형성된 복수의 디바이스의 전기적 특성을 검사하는 디바이스의 검사 방법으로서,
    테스터에 병렬로 접속된 복수의 디바이스에 대하여, 상기 테스터로부터 동시에 시험 신호를 입력하는 제 1 스텝과,
    입력된 상기 시험 신호에 근거하는 상기 복수의 디바이스로부터의 응답 신호의 합성치에 근거하여, 상기 복수의 디바이스 중 하나 이상이 불합격인지 여부의 판정을 행하는 제 2 스텝
    을 포함하는 것을 특징으로 하는 디바이스의 검사 방법.
  2. 제 1 항에 있어서,
    상기 제 2 스텝에서는, 상기 합성치를 미리 설정된 임계치와 비교하고, 상기 임계치를 충족하지 않는 경우는, 상기 복수의 디바이스 중 하나 이상이 불합격이라고 판정함과 아울러,
    상기 제 2 스텝에서 상기 임계치를 충족하지 않는 경우에, 상기 임계치와는 상이한 새로운 임계치를 설정하는 스텝을 더 구비하고,
    상기 새로운 임계치를 사용하여, 재차, 상기 제 1 스텝 및 상기 제 2 스텝을 행하는
    디바이스의 검사 방법.
  3. 제 2 항에 있어서,
    상기 새로운 임계치를 설정하는 스텝과, 상기 제 1 스텝과, 상기 제 2 스텝을, 상기 새로운 임계치를 충족할 때까지 반복 실행하는 것에 의해, 불합격인 상기 디바이스의 수를 검출하는 디바이스의 검사 방법.
  4. 제 3 항에 있어서,
    상기 임계치가, 다단계로 설정되어 있고, N회째(단, N은 1 이상의 양의 정수를 의미한다)의 판정에서 설정되는 임계치를 THN, N+1회째의 판정에서 설정되는 임계치를 THN +1로 하면, THN>THN +1의 관계를 가짐과 아울러,
    상기 복수의 디바이스가 n개(단, n은 2 이상의 양의 정수를 의미한다)의 디바이스로 이루어지고, 상기 n개의 디바이스의 모두가 합격인 경우의 상기 응답 신호의 합성치가 S0인 경우에, 상기 임계치 THN은, 다음의 식 (1)의 관계를 만족시키는 것인
    디바이스의 검사 방법.
    [수학식 1]
    Figure pct00008

  5. 제 1 항에 있어서,
    상기 디바이스가, 비휘발성 반도체 메모리이고, 상기 제 1 스텝 및 상기 제 2 스텝이, 상기 비휘발성 반도체 메모리의 기입 시험으로서 실행되는 디바이스의 검사 방법.
  6. 기판상에 형성된 복수의 디바이스의 전기적 특성을 검사하는 테스터와, 상기 기판의 사이에 배치되는 프로브 카드로서,
    복수의 상기 디바이스의 전극 패드에 각각 접촉시켜지는 복수의 프로브와,
    상기 복수의 프로브를 지지하는 지지 기판
    을 구비하고,
    상기 지지 기판은,
    상기 프로브에 접속되고, 상기 테스터로부터의 시험 신호를 복수의 상기 디바이스에 전송하는 입력 라인과,
    상기 프로브에 접속되고, 상기 시험 신호에 근거하는 상기 디바이스로부터의 응답 신호를 전송하는 복수의 개별 출력 라인과,
    복수의 상기 개별 출력 라인을 통합하고, 복수의 상기 디바이스로부터의 상기 응답 신호를 합성하여 상기 테스터를 향해 전송하는 공통 출력 라인
    을 갖고,
    상기 개별 출력 라인에, 상기 디바이스의 내부 저항보다 큰 저항을 갖는 저항부를 구비하고 있는
    것을 특징으로 하는 프로브 카드.
  7. 제 6 항에 있어서,
    상기 개별 출력 라인에, 상기 저항부와 직렬로 접속된 릴레이 스위치부를 더 갖고 있는 프로브 카드.
  8. 기판상에 형성된 복수의 디바이스의 전기적 특성을 검사하는 테스터와, 상기 기판의 사이에 배치되는 인터포저로서,
    상기 테스터로부터의 시험 신호를, 복수의 상기 디바이스를 향해 전송하는 입력 라인과,
    상기 시험 신호에 근거하는 상기 디바이스로부터의 응답 신호를 전송하는 복수의 개별 출력 라인과,
    복수의 상기 개별 출력 라인을 통합하고, 복수의 상기 디바이스로부터의 상기 응답 신호를 합성하여 상기 테스터를 향해 전송하는 공통 출력 라인
    을 갖고,
    상기 개별 출력 라인에, 상기 디바이스의 내부 저항보다 큰 저항을 갖는 저항부를 구비하고 있는
    것을 특징으로 하는 인터포저.
  9. 제 8 항에 있어서,
    상기 개별 출력 라인에, 상기 저항부와 직렬로 접속된 릴레이 스위치부를 더 갖고 있는 인터포저.
  10. 기판상에 형성된 복수의 디바이스의 전기적 특성을 검사하는 검사 장치로서,
    상기 디바이스를 검사하기 위한 시험 신호를 생성하는 패턴 제네레이터와,
    상기 시험 신호에 근거하는 복수의 상기 디바이스로부터의 응답 신호를 합성한 합성 응답 신호를 임계치와 비교하는 콤퍼레이터와,
    상기 패턴 제네레이터 및 콤퍼레이터와, 상기 디바이스의 사이에 개재되는 신호 입출력 회로
    를 구비하고,
    상기 신호 입출력 회로는,
    상기 시험 신호를, 복수의 상기 디바이스를 향해 전송하는 입력 라인과,
    상기 시험 신호에 근거하는 상기 디바이스로부터의 응답 신호를 전송하는 복수의 개별 출력 라인과,
    복수의 상기 개별 출력 라인을 통합하고, 복수의 상기 디바이스로부터의 상기 응답 신호를 합성하여 상기 콤퍼레이터를 향해 전송하는 공통 출력 라인
    을 갖고,
    상기 개별 출력 라인에, 상기 디바이스의 내부 저항보다 큰 저항을 갖는 저항부를 구비하고 있는
    것을 특징으로 하는 검사 장치.
  11. 제 10 항에 있어서,
    상기 개별 출력 라인에, 상기 저항부와 직렬로 접속된 릴레이 스위치부를 더 갖고 있는 검사 장치.
  12. 제 10 항에 있어서,
    상기 패턴 제네레이터에 의한 상기 시험 신호의 생성을 제어하는 신호 제어부와,
    상기 콤퍼레이터에 의한, 상기 임계치와 상기 합성 응답 신호의 비교 정보에 근거하여, 복수의 상기 디바이스 중 하나 이상이 불합격인지 여부를 판정하는 판정부와,
    상기 판정부에 의해, 상기 복수의 디바이스 중 하나 이상이 불합격이라고 판정된 경우에, 상기 임계치와는 상이한 새로운 임계치를 설정하는 임계치 설정부
    를 갖는 제어부를 더 구비한 검사 장치.
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