JP2000249740A

JP2000249740A - 半導体素子検査用基板と検査方法

Info

Publication number: JP2000249740A
Application number: JP11052240A
Authority: JP
Inventors: Masatoshi Kanamaru; 昌敏金丸; Atsushi Hosogane; 敦細金; Kiju Endo; 喜重遠藤; Shinji Tanaka; 伸司田中; Ryuji Kono; 竜治河野; Akihiko Ariga; 昭彦有賀; Naoto Ban; 直人伴; Hideyuki Aoki; 英之青木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-03-01
Filing date: 1999-03-01
Publication date: 2000-09-14

Abstract

(57)【要約】【課題】従来の検査用トレイ方式では、各バーンイン基
板がマザーボードに設置される端子数が決まっているた
め、ベアチップの種類が変わった場合は、バーンイン基
板及びマザーボードを新らしく作り直さなければならな
かった。【解決手段】検査用トレイに形成された電極パッド数よ
り、前記基板に形成された電気的接続部数を多く形成し
た予備接続部を有するバーンイン基板構成とし、バーン
イン基板に形成された電気的接続部の領域より検査用ト
レイに形成された電極パッドの領域を小さくする。ま
た、前記バーンイン基板に検査用トレイの位置決めを行
うための位置決め溝等を設けた構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体素子もしくは
半導体デバイスの検査方法に係り、特にバーンイン検査
など半導体製造工程における半導体素子の電気的特性を
効率的に検査することにより、高信頼性、高歩留りを達
成した半導体装置および半導体装置の電気的特性の検査
方法に関する。

【０００２】

【従来の技術】ICやLSIなどの半導体装置では、シリコ
ンウェハ表面に集積回路を形成するまでのいわゆる前工
程と、このシリコンウェハを個別のチップに切り離して
樹脂やセラミック等で封止するまでのいわゆる後工程と
に大別される。

【０００３】これらの半導体装置では前工程中の所定の
段階において、各回路の電気的特性検査が行われ、チッ
プ単位で良品，不良品の判定が行われる。

【０００４】上記の電気的特性検査は各回路間の導通の
良否を判別するプロービング検査と、１５０℃程度の高
温中で熱的，電気的ストレスを回路に付与して不良を加
速選別するバーンイン検査とに分別できる。

【０００５】プロービング検査，バーンイン検査共、被
検ウェハーと外部の検査システムとの基本的な接続手段
は同様であり、被検ウェハー上に数十ないし百数十μｍ
ピッチでパターニングされた、数十ないし百数十μｍ
角、厚さ１μｍ程度の個々のアルミニウム合金もしくは
その他の合金の電極パッドに対して、個々に導電性の微
細なプローブを機械的に押圧する方法が採られる。

【０００６】従来、検査用トレイを用いてベアチップを
検査する方法として特開平４−５６２４４号公報に記載
の方法がある。この方式は、ベアチップの電極パッド上
に突起電極（バンプ）をめっきなどにより形成し、特殊
はんだが形成されたバーンイン基板にベアチップを位置
合わせ後、リフローによりベアチップをバーンイン基板
に搭載し、それをマザーボードに設置する。それをバー
ンイン炉に設置し、バーンイン検査を行い、ベアチップ
の良、不良を選別するものである。

【０００７】

【発明が解決しようとする課題】上記、従来技術で述べ
たような検査用トレイ方式では、特開平４-５６２４４
号公報の第１図に記載されているように各バーンイン基
板がマザーボードに設置される端子数が決まっているた
め、ベアチップの種類が変わった場合は、バーンイン基
板及びマザーボードを新らしく作り直さなければならな
いことが予測できる。この点から必然的にベアチップの
生産コストが高くなると予測できる。また、個々のベア
チップを基板へ配置する方法および基板との位置合わせ
方法の記載がなく、数十ミクロンピッチからなるチップ
の位置合わせが困難であり、将来的に高密度化される半
導体素子の検査には困難であることが予測できる。

【０００８】本発明の目的は、ベアチップの種類を変更
した場合にも、マザーボードのような基板を作り直す必
要がなく、ベアチップなどの半導体素子の電気的特性検
査を行うことである。それによって製造歩留まりを向上
させ、製造コストを低減し、結果的に安価で高信頼性を
有する半導体素子を得ることにある。

【０００９】

【課題を解決するための手段】前記目的を達成するため
に、チップ状に切断された複数の検査用半導体素子を検
査用トレイに配置し、前記検査用半導体素子の複数の電
極パッドと検査用トレイに配置された複数のプローブを
個々に直接接触させて、電気的に接続された複数の検査
用トレイを電気的な接続を行いながらバーンイン基板に
配置し、半導体素子の電気特性を検査する場合におい
て、前記検査用トレイに形成された電極パッド数より、
前記基板に形成された電気的接続部数を多く形成した予
備接続部を有するバーンイン基板を用いる。前記バーン
イン基板に形成された電気的接続部の領域より検査用ト
レイに形成された電極パッドの領域が小さいものを用い
る。また、前記バーンイン基板に検査用トレイの位置決
めを行うための位置決め溝もしくは位置決めマークを配
置した構造のものを用いると良い。

【００１０】上記の構造を用いることにより、正確かつ
迅速に検査を行うことが可能であるため、半導体素子も
しくは電子部品は非常に安価で提供することができる。

【００１１】

【発明の実施の形態】本発明に係る実施例に関する説明
を図１から図９を参照して説明する。本発明の一実施例
に関するバーンイン基板の構造について図１の平面図お
よび図２の断面図を用いて説明する。図２は図１のＡ―
Ｂ断面を示したものである。

【００１２】図２に示すように、本発明の電気特性検査
用基板であるバーンイン基板１一方の面には、検査用ト
レイに配置された複数の電極パッドと電気的な接続を行
うための端子２が複数個形成されている。端子２は例え
ば、ポゴピンなどを用いることができる。

【００１３】例えば、外径３００μmのポゴピンを１．
５ｍｍピッチで桝目状に検査用トレイ当たり２５００本
配置する。また、ポゴピン以外の接続端子もしくは接続
方法、例えば、金属ばねなどを用いても良い。この場
合、さらに狭ピッチで複数個の端子を形成することがで
きる。

【００１４】端子２はバーンイン基板１の内部に形成さ
れた多層配線６につながっている。なお、端子２の数個
は多層配線６に共通につながっているものもある。多層
配線は、外部の検査機器との電気的な導通を行うため、
バーイン基板１の側面又は裏面に設けられた複数端子５
に接続されている。バーンイン基板１に形成された溝３
は、検査用トレイをはめ込むためのものである。本実施
例では複数の大きさが異なる検査用トレイを、容易に位
置決めを行うために溝３を用いている。また、ネジ穴４
は検査用トレイをバーンイン基板１に固定するためのも
のである。

【００１５】本実施例のバーンイン基板１では、図１に
示すように、複数の端子群を４個に分けて形成してい
る。すなわち、このバーンイン基板１では、４個の検査
用トレイを配置することが可能である。この場合、検査
用トレイの位置決めはバーンイン基板に形成された溝３
内に形成された位置決め溝７を基準にして行うと大きさ
の異なる検査用トレイを用いることができる。

【００１６】なお、バーンイン基板１と検査用トレイと
の他の位置決め方法として、顕微鏡もしくは画像認識装
置などを用いて光学的に、位置決め用マークを認識し
て、位置決めを行うことが可能である。その場合には、
バーンイン基板１に形成された溝３は無くても良い。ま
た、検査用トレイの固定方法はねじ固定方式にかぎら
ず、ワンタッチで取り外しが可能な方式を用いても良
い。なお、図１で複数個のねじ穴４を設けた理由は、検
査用トレイの大きさに合わせて固定ができるようにした
ためである。

【００１７】本実施例のバーンイン基板では、検査用ト
レイを４個に分けて配置できるように構成した。しか
し、検査用トレイの大きさまたはバーンイン基板の大き
さによって、検査用トレイの数量は自由に変えることが
可能である。

【００１８】次に、バーンイン基板を用いて検査用トレ
イを搭載した半導体素子検査用基板の構成について説明
する。図３はバーンイン基板上に検査用トレイを設けた
ときの平面図である。図４は、図３のＡ−Ｂ断面を示し
た図である。

【００１９】本発明の検査用トレイを搭載したバーンイ
ン基板の断面構造は、図４に示すように、バーンイン基
板１に複数の被検チップが搭載された検査用トレイ８a
が、ボルト10によって固定されている。検査用トレイ８
aには電極パッド９が形成されており、バーンイン基板
１に形成された複数の端子２と接触し、多層配線６を介
して複数端子５まで電気的に導通している。

【００２０】前記断面の平面構造は、図３に示すよう
に、バーンイン基板１には、複数の端子２群が大きく４
個に分かれて形成されている。検査用トレイ８aは、そ
こに形成された電極パッド９の数量だけ端子２と接触し
ている。検査用トレイ８ａの固定は、複数のねじ穴４の
中で検査用トレイ８ａの大きさに合う位置で固定されて
いる。

【００２１】本実施例の半導体素子検査用基板は、バー
ンイン基板１の端子数は、検査用トレイ８ａに形成され
た電極パッド９の数量より多く形成しいる。そのため、
LSIなどの半導体素子の大きさが変更された場合、又は
電極パッド数が変更された場合にも、検査用トレイ８ａ
を変更するだけで、バーンイン基板を変更する必要がな
い。従って、長期間に渡ってバーンイン基板を用いるこ
とができる。

【００２２】すなわち、バーンイン基板１に形成された
電気的接続部の領域より検査用トレイ８ａに形成された
複数の電極パッド９の領域が小さいものを用いると良
い。また、バーンイン基板１に配置された、各端子と複
数端子との配線が予め分かっているため、検査用トレイ
の設計も容易にできる。

【００２３】次に検査用トレイ８ａの詳細な構造につい
て、図５を用いて説明する。

【００２４】検査用トレイ８ａは、プローブ形成基板１
１、被検チップ１３、緩和材１４等から構成されてい
る。プローブ形成基板１１には、プローブ１２が被検チ
ップ１３のＡｌ電極パッド部１６に対応する数、もしく
は被検チップ１３の電気的検査に必要なＡｌ電極パッド
部１６に対応する数が形成されている。本実施例では、
プローブ１２先端からプローブ形成面の裏面側まで貫通
孔によって配線が形成されており、裏面側に設けられた
電極パッド９まで電気的な導通が図られている。

【００２５】プローブ形成基板１１には複数の被検チッ
プ１３が配置できるように構成されている。被検チップ
１３のＡｌ電極パッド部１６とプローブ形成基板１１上
のプローブ１２の電極との導通は、被検チップ１３を緩
和材１４とトレイ用ふた８１によって押し付けることに
より図られる。すなわち、被検チップ１３のＡｌ電極パ
ッド部１６とプローブ形成基板１１のプローブ１２が電
気的に接触し、プローブ形成基板１１の配線により、電
極パッド９まで電気的につながる。なお、複数の電極パ
ッド９は個々に電気的に独立している。緩和材１４は、
被検チップ１３の高さばらつきを吸収するために設けら
れており、ゴム又は合成樹脂等の弾性体で形成されてい
る。

【００２６】また、図に示すように検査用トレイ８ａの
一方側には、バーンイン基板１との位置合わせのための
突起部８２が設けられている。

【００２７】本実施例のバーンイン基板１をバーンイン
炉に配置し、被検チップを検査するための装置に関する
説明を図６を用いて行う。

【００２８】バーンイン検査装置２０は、恒温槽２２を
備え、恒温槽２２の中にバーンイン基板１が複数枚配置
されている。なお本図では図示していないが、バーンイ
ン基板１には、当然のことながら被検チップ１３を搭載
した検査用トレイ８ａが装着されている。恒温炉の温度
管理は温度制御器２４により制御されている。バーンイ
ン基板１の複数配線５は、バーンイン検査装置２０に設
置されているコネクタ２３につながっている。このコネ
クタ２３からテスタ回路２５まで図示していない信号線
がつながり、テスタ装置と電気信号の授受を行う。

【００２９】また、バーンイン検査装置２０では１２５
℃から２００℃くらいの範囲で長時間電気的な検査を行
うため、検査用トレイは被検チップと同じシリコンを主
基板に用いることで、熱膨張によるプローブ位置のずれ
なども起こらないため好ましい。

【００３０】次に、本発明のバーンイン基板の検査用ト
レイの他の実施例に関する構造について図７の平面図お
よび図８、図９の断面図を用いて説明する。

【００３１】図８は図７のＡ―Ｂ断面を示したものであ
る。本実施例のバーンイン基板１に用いる検査用トレイ
８ｂの断面構造は、図８に示すように、検査用トレイ８
ｂは端子２の全てを覆うように形成されている。検査用
トレイ８ｂの電極パッド９部と端子２は数が一致してい
なくても良い。その場合、検査用トレイ８ｂの電極パッ
ド９部が存在しない部分は空間１７を形成しておくと良
い。

【００３２】また、図９は図７のＣ―Ｄ断面を示したも
のである。本実施例のバーンイン基板１に用いる検査用
トレイ８ｃの断面構造は図９に示すように、図８の検査
用トレイ８ｂと同様に検査用トレイ８ｃは端子２の全て
を覆うように形成されている。その場合、検査用トレイ
８ｃの電極パッド９部が存在しない部分に絶縁物18を形
成したものである。絶縁物１８は、ガラスまたはセラミ
ックスの薄膜をスパッタリング装置や蒸着装置を用いて
形成すると良い。この方式では、端子同士が間違って接
触することはない。図８及び図９に示した端子２はバー
ンイン基板１の内部に形成された多層配線に用いて、複
数端子５まで電気的につながっている。

【００３３】図８及び図９に示した構造の平面構造は図
７に示すように、バーンイン基板１には、複数の端子群
が４個に分かれて形成されている。前記バーンイン基板
には４個の検査用トレイを配置することが可能である。
前記に示したように、検査用トレイはねじ穴４により固
定されている。

【００３４】以上のように構成したバーンイン基板と検
査用トレイでは、被検チップの大きさ及び数量に合わせ
て検査用トレイを自由に設計することが可能である。バ
ーンイン基板に形成されている端子部には、予備端子が
形成されているため、検査用トレイの大きさを変更した
場合にも同一のバーンイン基板で対応することができ
る。

【００３５】従来、被検チップの形状が変更されるたび
に作り直していたバーンイン基板を作り直す必要がなく
なる。その結果、被検チップのコスト低減が図れる。ま
た、本発明では、同一の被検チップを検査するだけでな
く、異なる形状の被検チップまたは電極パッド数の異な
る被検チップを同じバーンイン基板で検査することが可
能である。

【００３６】一般的に、被検チップのＡｌ電極パッド部
と検査用トレイに形成した電極パッド部は金属配線など
により１対１でつながっているが、本発明のバーンイン
基板には予備の端子が形成されていることにより、被検
チップのＡｌ電極パッド部から検査用トレイに形成した
電極パッド部まで複数の配線でつなぐことも可能であ
る。その結果、検査用トレイでの断線を防止することが
でき、テスト周波数も大きくすることができる。

【００３７】以上に示した本発明を、バーンイン検査装
置に適用した結果、被検ウエハのAl電極パッドとプロー
ブ末端端子との接触抵抗が０．２Ω以下と低く、テスト
周波数も３００ＭＨｚ以上得られた。

【００３８】ところで、本発明では、バーンイン検査に
用いるだけでなく、各種のテスト治具として用いること
ができるため、バーンイン検査以外に他の電気的特性検
査に適用することが可能である。例えば、プローブ検査
及び終検検査（製品を最終的に検査するもので、主にテ
スト周波数が高いテストである）にも用いることができ
る。

【００３９】

【発明の効果】本発明では、バーンイン基板に形成され
ている端子には多数の予備端子を形成する構成とした。
このため、被検チップの大きさ及び数量に合わせて検査
用トレイを自由に設計することが可能となる。また、検
査用トレイの大きさを変更した場合にも同一のバーンイ
ン基板で対応することができる。上記の構造を用いるこ
とにより、正確かつ迅速に検査を行うことが可能である
ため、半導体素子もしくは電子部品は非常に安価で提供
することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に関する平面図。

【図２】図１の一断面図。

【図３】本発明の他の一実施例に関する平面図。

【図４】図３の一断面図。

【図５】本発明の一実施例に関する検査用トレイの断面
図。

【図６】本発明を用いたバーンイン検査装置に関する
図。

【図７】本発明の他の一実施例に関する平面図。

【図８】図７の一断面図。

【図９】図７の一断面図。

【符号の説明】

１…バーンイン基板、２…端子、３…溝、４…ネジ穴、
５…複数端子、６…多層配線、７…位置決め溝、８…検
査用トレイ、９…電極パッド、10…ボルト、11…プロー
ブ形成基板、12…プローブ、13…被検チップ、14…緩和
材、15…孔、16…Al電極、17 …空間、18…絶縁物、20
…バーンイン検査装置、22…恒温槽、23…コネクタ、24
…温度制御器、25…テスタ回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者遠藤喜重茨城県土浦市神立町502番地株式会社日立製作所機械研究所内 (72)発明者田中伸司茨城県土浦市神立町502番地株式会社日立製作所機械研究所内 (72)発明者河野竜治茨城県土浦市神立町502番地株式会社日立製作所機械研究所内 (72)発明者有賀昭彦東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業本部内 (72)発明者伴直人東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業本部内 (72)発明者青木英之東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業本部内Ｆターム(参考） 2G003 AA07 AC01 AD02 AG08 AG16 AH04 4M106 AA02 BA01 BA14 CA56 DJ07 DJ33

Claims

【特許請求の範囲】

【請求項１】チップ状に切断された複数の検査用半導体
素子を検査用トレイに配置し、前記検査用半導体素子の
複数の電極パッドと検査用トレイに配置された複数のプ
ローブを個々に直接接触させて、複数の検査用トレイを
電気的に接続してバーンイン基板に配置し、半導体素子
の電気特性を検査する半導体素子検査用基板による検査
方法において、前記検査用トレイに形成された電極パッド数より、前記
バーンイン基板に形成された電気的接続部の数を多く形
成した予備接続部を有するバーンイン基板を用いること
を特徴とする半導体素子検査用基板による検査方法。
【請求項２】請求項１に記載の方法において前記バーン
イン基板に形成された電気的接続部の領域より検査用ト
レイに形成された電極パッドの領域が小さいものを用い
ることを特徴とする半導体素子検査用基板による検査方
法。
【請求項３】請求項１ないし請求項２に記載の方法にお
いて前記バーンイン基板に検査用トレイの位置決めを行
うための位置決め溝もしくは位置決めマークを配置した
ことを特徴とする半導体素子検査用基板の製造方法。
【請求項４】チップ状に切断された複数の検査用半導体
素子を配置する検査用トレイと、前記検査用トレイには
前記検査用半導体素子の複数の電極パッドと直接接触さ
せる複数のプローブを配置し、複数の検査用トレイを電
気的に接続して電気特性検査用基板と電気的に接続し、
半導体素子の電気特性を検査する半導体素子検査用基板
において、前記電気特性検査用基板は、前記検査用トレイに形成し
た電極パッドの数より多い、予備接続部を形成したこと
を特徴とする半導体素子検査用基板。
【請求項５】請求項４に記載の半導体素子検査用基板に
おいて、前記電気特性検査用基板に、検査用トレイの位置決めを
行うための位置決め溝を配置し、前記検査用トレイに前
記溝に嵌合する突起部を設けたことを特徴とする半導体
素子検査用基板。