CN105336730A - 用于首层金属至栅极的异常检测的层间介质测试结构 - Google Patents

Abstract

本发明提供一种用于首层金属至栅极的异常检测的层间介质测试结构，包括一个或多个测试单元，该测试单元包括：栅极层，位于一半导体衬底的上方；层间介质层，位于栅极层的上方，由非导电性材料构成；首层金属层，位于层间介质层的上方；其中，栅极层向上通过多个通孔与栅极引出线相连接，栅极引出线与首层金属层位于同一水平层，但互相不接触；首层金属层直接通过首金引出线引出；栅极引出线和首金引出线中一个接测试电压，另一个接地。本发明可以包括多个测试单元，这些测试单元排成矩形阵列，形成测试阵列，来实现不同的测试区域。本发明能够实现对首层金属至栅极的异常检测，并且评估首层金属至栅极的电学性能。

Description

用于首层金属至栅极的异常检测的层间介质测试结构

技术领域

本发明涉及半导体制造技术领域，具体来说，本发明涉及一种用于首层金属至栅极的异常检测的层间介质(ILD)测试结构(testkey)。

背景技术

在半导体器件结构中，层间介质(ILD，InterLayerDielectric)是指后段各导电层之间的绝缘层，一般可以由二氧化硅等非导电性材料构成，其作用是使不同的电路结构之间相互隔离。层间介质的性质对于半导体器件的性能是至关重要的，通常要求其具有良好的抗击穿性能，即能承受较高的击穿电压。

通常来说，半导体器件结构的首层金属层(Metal1，简称M1)至栅极层(gate)之间的层间介质的厚度是足够大的，没有失效风险的。正因为如此，所以首层金属层至其下方的栅极层(一般是多晶硅，称为gatepoly)之间的电学性能通常是不检测的。

不过不检测并不代表两者之间总是足够安全的，在实际的半导体生产过程中已经发现首层金属层至栅极层之间出现桥接(bridge)的异常现象。图1为现有技术中的一个首层金属层与栅极层之间的层间介质出现异常的剖面结构示意图。如图1所示，在制作有半导体器件(未图示)的硅衬底100上方依次形成有栅极多晶硅层(gatepoly)101，层间介质层102和首层金属层103。其中，椭圆形的虚线环中示出的部分代表首层金属层103至栅极多晶硅层101之间的层间介质出现了问题，导致首层金属层103透过层间介质层102与栅极多晶硅层101之间发生桥接，即本应该绝缘的两层导电层竟然直接短路了。

而现有技术中并不存在任何用于检测上述首层金属层至栅极层的异常或失效的测试结构。这样的可靠性风险只能由后续的客户终端产品的可靠性来被评估。所以，在实际制造阶段，首层金属层至栅极层之间的层间介质的性能需要被纳入评估。

发明内容

本发明所要解决的技术问题是提供一种用于首层金属至栅极的异常检测的层间介质测试结构，能够实现对首层金属至栅极的异常检测，并且评估首层金属至栅极的电学性能。

为解决上述技术问题，本发明提供一种用于首层金属至栅极的异常检测的层间介质测试结构，包括一个或多个测试单元，所述测试单元包括：

栅极层，位于一半导体衬底的上方；

层间介质层，位于所述栅极层的上方，由非导电性材料构成；以及

首层金属层，位于所述层间介质层的上方；

其中，所述栅极层向上通过多个通孔与栅极引出线相连接，所述栅极引出线与所述首层金属层位于同一水平层，但互相不接触；所述首层金属层直接通过首金引出线引出；所述栅极引出线和所述首金引出线中一个接测试电压，另一个接地。

可选地，该层间介质测试结构包括多个测试单元，所述测试单元排成矩形阵列，形成测试阵列；

其中，每个所述测试单元的所述栅极层通过栅极连接线与相邻的其它所述测试单元的所述栅极层相连接；每个所述测试单元的所述首层金属层通过首金连接线与相邻的其它所述测试单元的所述首层金属层相连接；所述测试阵列的一侧边缘的每个所述测试单元的所述栅极层分别向上通过多个通孔与一公共连接线相连接，所述公共连接线向外延伸出多个栅极层测试端口；所述测试阵列的相对的另一侧边缘的每个所述测试单元的所述首层金属层直接分别向外延伸出多个首金层测试端口；所述栅极层测试端口和所述首金层测试端口中一个接测试电压，另一个接地。

可选地，所述栅极连接线和所述首金连接线在上下方向上的位置是重合的。

可选地，所述栅极层的材质为多晶硅。

可选地，所述首层金属层的材质为铝或者铜。

可选地，所述层间介质层的材质为二氧化硅或者氮化硅。

可选地，所述半导体衬底内具有有源区。

与现有技术相比，本发明具有以下优点：

本发明能够检测首层金属层至栅极层的工艺漂移(processexcursion)，实现对首层金属至栅极的异常检测，并且评估首层金属层至栅极层的电学性能。

另外，本发明的测试结构可以包括多个测试单元，该多个测试单元被设计为批量结构(bulkstructure)并阵列化，来实现不同的测试区域。越大的测试区域对于异常检测的效果是越好的。

本发明的设计考虑了工艺限制如铜工艺化学机械抛光(CMP)的问题，并且是非常弹性的(flexible)。基于不同的工艺，本发明的测试阵列可以是适用于不同的测试区域的。

附图说明

本发明的上述的以及其他的特征、性质和优势将通过下面结合附图和实施例的描述而变得更加明显，其中：

图1为现有技术中的一个首层金属层与栅极层之间的层间介质出现异常的剖面结构示意图；

图2为本发明一个实施例的用于首层金属至栅极的异常检测的层间介质测试结构的俯视示意图；

图3为图2所示实施例的用于首层金属至栅极的异常检测的层间介质测试结构中的虚线矩形框内的结构的放大示意图；

图4为本发明另一个实施例的用于首层金属至栅极的异常检测的层间介质测试结构的俯视示意图；

图5为图4所示实施例的用于首层金属至栅极的异常检测的层间介质测试结构的虚线矩形框A内的结构的放大示意图；

图6为图4所示实施例的用于首层金属至栅极的异常检测的层间介质测试结构的虚线矩形框B内的结构的放大示意图；

图7为图4所示实施例的用于首层金属至栅极的异常检测的层间介质测试结构的虚线矩形框C内的结构的放大示意图。

具体实施方式

下面结合具体实施例和附图对本发明作进一步说明，在以下的描述中阐述了更多的细节以便于充分理解本发明，但是本发明显然能够以多种不同于此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下根据实际应用情况作类似推广、演绎，因此不应以此具体实施例的内容限制本发明的保护范围。

图2为本发明一个实施例的用于首层金属至栅极的异常检测的层间介质测试结构的俯视示意图。需要注意的是，这个以及后续其他的附图均仅作为示例，其并非是按照等比例的条件绘制的，并且不应该以此作为对本发明实际要求的保护范围构成限制。如图2所示，该层间介质测试结构可以包括一个或多个测试单元200，而该测试单元200主要包括栅极层201、层间介质层(未标示)和首层金属层203。其中，该栅极层201位于一半导体衬底(未示出)的上方，该半导体衬底内具有有源区；该层间介质层位于栅极层201的上方，由非导电性材料构成；而该首层金属层203位于层间介质层的上方。以上主要介绍了栅极层201、层间介质层和首层金属层203这三者之间的基本上下关系。

图3为图2所示实施例的用于首层金属至栅极的异常检测的层间介质测试结构中的虚线矩形框内的结构的放大示意图。如图2并结合图3所示，栅极层201向上通过多个通孔202与栅极引出线204相连接。该栅极引出线204与首层金属层203可以位于同一水平层，甚至可以是在形成首层金属层203的时候同步形成的，但两者互相不接触。而首层金属层203直接通过一首金引出线205引出，该首金引出线205与首层金属层203位于同一水平层，可以是首层金属层203的一延伸部分，两者互相接触。其中，栅极引出线204和首金引出线205中一个接测试电压，另一个接地。

图4为本发明另一个实施例的用于首层金属至栅极的异常检测的层间介质测试结构的俯视示意图。在本实施例中，如图4所示，该层间介质测试结构包括了多个测试单元200，这些测试单元200排成矩形阵列，形成一测试阵列210。

图5为图4所示实施例的用于首层金属至栅极的异常检测的层间介质测试结构的虚线矩形框A内的结构的放大示意图；图6为图4所示实施例的用于首层金属至栅极的异常检测的层间介质测试结构的虚线矩形框B内的结构的放大示意图；图7为图4所示实施例的用于首层金属至栅极的异常检测的层间介质测试结构的虚线矩形框C内的结构的放大示意图。请参考图4并结合图5～图7一起来理解，在本实施例中，测试阵列210中的每个测试单元200的栅极层201可以通过栅极连接线206与相邻的其它测试单元200的栅极层201相连接。测试阵列210中的每个测试单元200的首层金属层203可以通过首金连接线207与相邻的其它测试单元200的首层金属层203相连接。在本实施例中，该栅极连接线206和该首金连接线207在上下方向上的位置可以是重合的。

如图4和图7所示，测试阵列210的一侧(如右侧)边缘的每个测试单元200的栅极层201分别向上通过多个通孔202与一公共连接线208相连接，该公共连接线208向阵列外延伸出多个栅极层测试端口211。该公共连接线208加上多个该栅极层测试端口211相当于图2～图3所示实施例中的单个测试单元200的栅极引出线204。另外，如图4和图6所示，测试阵列210的相对的另一侧(如左侧)边缘的每个测试单元200的首层金属层203直接分别向阵列外延伸出多个首金层测试端口212。多个该首金层测试端口212相当于图2～图3所示实施例中的单个测试单元200的首金引出线205。回到图4中，在栅极层测试端口211和首金层测试端口212中，一个均接测试电压，另一个均接地。

在上述实施例中，该栅极层201的材质可以为多晶硅，该层间介质层的材质可以为二氧化硅或者氮化硅，该首层金属层203的材质可以为铝或者铜。

本发明能够检测首层金属层至栅极层的工艺漂移(processexcursion)，实现对首层金属至栅极的异常检测，并且评估首层金属层至栅极层的电学性能。

另外，本发明的测试结构可以包括多个测试单元，该多个测试单元被设计为批量结构(bulkstructure)并阵列化，来实现不同的测试区域。越大的测试区域对于异常检测的效果是越好的。

本发明的设计考虑了工艺限制如铜工艺化学机械抛光(CMP)的问题，并且是非常弹性的(flexible)。基于不同的工艺，本发明的测试阵列可以是适用于不同的测试区域的。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何修改、等同变化及修饰，均落入本发明权利要求所界定的保护范围之内。

Claims (7)

1.一种用于首层金属至栅极的异常检测的层间介质测试结构，包括一个或多个测试单元(200)，所述测试单元(200)包括：

栅极层(201)，位于一半导体衬底的上方；

层间介质层，位于所述栅极层(201)的上方，由非导电性材料构成；以及

首层金属层(203)，位于所述层间介质层的上方；

其中，所述栅极层(201)向上通过多个通孔与栅极引出线(204)相连接，所述栅极引出线(204)与所述首层金属层(203)位于同一水平层，但互相不接触；所述首层金属层(203)直接通过首金引出线(205)引出；所述栅极引出线(204)和所述首金引出线(205)中一个接测试电压，另一个接地。

2.根据权利要求1所述的层间介质测试结构，其特征在于，包括多个测试单元(200)，所述测试单元(200)排成矩形阵列，形成测试阵列(210)；

其中，每个所述测试单元(200)的所述栅极层(201)通过栅极连接线(206)与相邻的其它所述测试单元(200)的所述栅极层(201)相连接；每个所述测试单元(200)的所述首层金属层(203)通过首金连接线(207)与相邻的其它所述测试单元(200)的所述首层金属层(203)相连接；所述测试阵列(210)的一侧边缘的每个所述测试单元(200)的所述栅极层(201)分别向上通过多个通孔与一公共连接线(208)相连接，所述公共连接线(208)向外延伸出多个栅极层测试端口(211)；所述测试阵列(210)的相对的另一侧边缘的每个所述测试单元(200)的所述首层金属层(203)直接分别向外延伸出多个首金层测试端口(212)；所述栅极层测试端口(211)和所述首金层测试端口(212)中一个接测试电压，另一个接地。

3.根据权利要求2所述的层间介质测试结构，其特征在于，所述栅极连接线(206)和所述首金连接线(207)在上下方向上的位置是重合的。

4.根据权利要求3所述的层间介质测试结构，其特征在于，所述栅极层(201)的材质为多晶硅。

5.根据权利要求4所述的层间介质测试结构，其特征在于，所述首层金属层(203)的材质为铝或者铜。

6.根据权利要求5所述的层间介质测试结构，其特征在于，所述层间介质层的材质为二氧化硅或者氮化硅。

7.根据权利要求6所述的层间介质测试结构，其特征在于，所述半导体衬底内具有有源区。