CN114899177A - 一种介质层可靠性测试结构及测试方法 - Google Patents

Abstract

本发明公开了一种介质层可靠性测试结构及测试方法，属于半导体技术领域，所述介质层可靠性测试结构包括：衬底，其上设置多个有源区；至少一个待测试介质层，设置在所述有源区上；多晶硅层，设置在所述待测试介质层上；辅助金属结构，设置在所述多晶硅层上，且所述辅助金属结构将所述多晶硅层区分为多种不规则的区域；以及辅助多晶硅结构，设置在所述衬底上，且环绕所述多晶硅层设置。通过本发明提供的一种介质层可靠性测试结构及测试方法，可提高失效分析的准确率和效率。

Description

一种介质层可靠性测试结构及测试方法

技术领域

本发明属于半导体技术领域，特别涉及一种介质层可靠性测试结构及测试方法。

背景技术

栅氧完整性（Gate Oxide Integrity，GOI）测试是一种评估介质层质量的可靠性测试。在完成介质层的测试后，需针对失效的介质层进行失效分析，找出失效原因，以对芯片的制程进行改善。

在进行失效分析时，需要对失效点进行定位。但由于测试结构的面积较大，失效点较小，且测试结构上没有可借助定位的标尺，易导无法准确找到失效点的位置，进而无法找到失效的原因。

发明内容

本发明的目的在于提供一种介质层可靠性测试结构及测试方法，通过本发明提供的一种介质层可靠性测试结构及测试方法，可准确获取失效点的位置，进而获取失效原因。

为解决上述技术问题，本发明是通过以下技术方案实现的：

本发明提供一种介质层可靠性测试结构，其包括：

衬底，其上设置多个有源区；

至少一个待测试介质层，设置在所述有源区上；

多晶硅层，设置在所述待测试介质层上；

辅助金属结构，设置在所述多晶硅层上，且所述辅助金属结构将所述多晶硅层区分为多种不规则的区域；以及

辅助多晶硅结构，设置在所述衬底上，且环绕所述多晶硅层设置。

在本发明一实施例中，所述辅助金属结构包括多个金属垫，且所述金属垫在第一方向上和第二方向上成排设置，其中，所述第一方向为所述有源区的延伸方向，所述第二方向垂直于所述有源区的延伸方向。

在本发明一实施例中，沿所述第一方向的所述金属垫和沿所述第二方向上的所述金属垫呈平面螺旋状排列。

在本发明一实施例中，最外层的所述金属垫与所述待测试介质层的边界重叠。

在本发明一实施例中，沿所述第一方向上的所述金属垫，与沿垂直于所述第一方向上的所述金属垫相交，且在所述第一方向和所述第二方向上，相邻两排所述金属垫之间的距离为变化值。

在本发明一实施例中，所述辅助多晶硅结构包括第一辅助多晶硅结构，所述第一辅助多晶硅结构环绕所述多晶硅层设置。

在本发明一实施例中，所述第一辅助多晶硅结构包括多个第一定位块，且所述第一定位块沿所述第一方向和所述第二方向成排设置。

在本发明一实施例中，所述第一定位块的尺寸等于所述金属垫的尺寸，相邻所述第一定位块之间的距离等于相邻所述金属垫之间的距离。

在本发明一实施例中，所述辅助多晶硅结构包括第二辅助多晶硅结构，所述第二辅助多晶硅结构沿所述第一方向设置，且位于所述第一辅助多晶硅结构和所述多晶硅层之间。

在本发明一实施例中，所述第二辅助多晶硅结构包括多个第二定位块，且所述第二定位块的尺寸小于所述金属垫的尺寸，相邻所述第二定位块之间的距离小于相邻所述金属垫之间的距离。

本发明还提供一种介质层可靠性测试方法，使用如上所述的介质层可靠性测试结构，且所述介质层可靠性测试方法包括以下步骤：

在所述待测试介质层两侧施加第一电压和第二电压；以及

当所述测试结构上有失效点时，依据所述辅助金属结构定位所述失效点所在区域，并依据所述辅助多晶硅结构获取所述失效点的准确位置。

如上所述本发明提供的一种介质层可靠性测试结构及测试方法，可实现对介质层的测试，且在测试完成后，可快速准确定位失效点所在位置，增加了失效分析的速率。同时，设置环绕多晶硅层的辅助多晶硅结构，在对测试结构进行剥层后，仍可准确定位失效点的位置，对失效点进行准确的切割并分析，增加了失效分析的准确率。

当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一种介质层可靠性测试结构中有源区的分布图。

图2为一种辅助金属结构和辅助多晶硅结构的结构示意图。

图3为图2中介质层可靠性测试结构在第二方向上的截面图。

图4为金属层的结构示意图。

图5为另一种辅助金属结构和辅助多晶硅结构的结构示意图。

标号说明：

100衬底；101有源区；102第一连接结构；103待测试介质层；104多晶硅层；105第二连接结构；106金属层；201辅助金属结构；2011金属垫；202第一辅助多晶硅结构；2021第一定位块；203第二辅助多晶硅结构；2031第二定位块；X第一方向；Y第二方向；D1相邻两排金属垫之间的距离；D2每排金属垫中，相邻两个金属垫之间的距离。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

在对半导体集成电路进行的测试中，栅氧完整性（Gate Oxide Integrity，GOI）测试是对于介质层的可靠性测试。需要在介质层的两端积累偏压，直至获取击穿电压。且针对异常失效的产品，需要进行失效分析。在进行失效分析时，需要对失效点进行分析。可采用电性失效分析（Electrical Failure Analysis，EFA）探头从芯片背面进行测试，会在测试结构上出现热点，以定位失效点。在确定失效点后，对测试结构进行物理剥层或进行聚焦离子束（Focused Ion beam，FIB)切截面找到失效位置，以对失效位置进行失效分析，快速获取失效的原因，进而提高制程的良率。

请参阅图1至图5所示，在本发明一实施例中，本发明提供的一种介质层可靠性测试结构，包括衬底100、设置在衬底100上的待测试介质层103、设置在所述待测试结构上的多晶硅层104，以及电性连接于衬底100和多晶硅层104的金属层106。其中，待测试介质层103位于衬底100和多晶硅层104的交叠处。在本申请中，在多晶硅层104上设置有辅助金属结构201，可准确获取失效点所在区域。与多晶硅层104同层还设置有辅助多晶硅结构，可实现失效点的精准定位。

请参阅图1所示，在本发明一实施例中，衬底100可以为蓝宝石（Al₂O₃）、砷化镓（GaAs）、铝酸锂（LiAlO₂）等基板材料。也可以为单晶硅（Si）、单晶锗（Ge）、硅锗（GeSi）或碳化硅（SiC），也可以是绝缘体上硅（SOI），绝缘体上锗（GOI）。或者还可以为其它的材料，例如砷化镓等III~V族化合物。具体可依据需求，选择任意一种材料的基板作为衬底100。

请参阅图1所示，在本发明一实施例中，衬底100上有多个有源区101，以模拟介质层所在的位置。相邻的有源区101之间可设置沟槽隔离结构（图中未显示），以隔离相邻的有源区101。在本实施例中，衬底100上的多个有源区101平行设置。在其他实施例中，衬底100上的多个有源区101呈阵列设置。相邻的有源区101之间设置有预设间距即可。且本申请并不限制衬底100上每个有源区101的类型，有源区101可以是N型掺杂区，也可以是P型掺杂区。且本申请并不限制有源区101的形状。在本实施例中，有源区101呈矩形设置。在其他实施例中，有源区101可呈方形或其他规则或不规则的形状设置。

请参阅图1所示，在本申请中，为方便描述，将有源区101的延伸方向定义为第一方向X，将垂直于有源区101延伸的方向定义为第二方向Y，即第一方向X垂直于第二方向Y。

请参阅图1所示，在本发明一实施例中，在有源区101的两端，设置有第一连接结构102。第一连接结构102包括设置在有源区101上的连接点，可通过金属线将第一连接结构102和外部电源（图中未显示）电性连接，以在有源区101上施加第一电压。其中，第一连接结构102可以为设置在有源区101上的导电结构，且第一连接结构102可采用金属或其他导电材料制作。本申请并不限制第一连接结构102的形状和大小。在本实施例中，第一连接结构102包括多个连接点，且多个连接点沿第二方向Y成排设置。连接点例如呈圆点状设置。在其他实施例中，连接点也可以呈矩形、椭圆形或其他任意形状。

请参阅图1所示，在本发明一实施例中，在每个有源区101上设置有待测试介质层103。在本实施例中，待测试介质层103为栅氧化层。栅氧化层的材料为例如二氧化硅，且栅氧化层厚度为例如5nm-200nm。栅氧化层在作为栅极的介质层时，可使得栅极能够维持例如1mV-5mV每立方米的纵向电场，该电场可以用来控制下方沟道的导通和关断。在其他实施例中，待测试介质层103也可以为其他需要测试的介质结构。

请参阅图1所示，在本发明一实施例中，待测试介质层103覆盖部分有源区101，并暴露有源区101的两端。具体的，在第一方向X上，待测试介质层103暴露出有源区101两端的第一连接结构102。在第二方向Y上，待测试介质层103的边界与有源区101的边界重合。且待测试介质层103形状可与有源区101的形状适应，在本实施例中，待测试介质层103呈矩形。在其他实施例中，待测试介质层103可呈其他任意形状设置。

请参阅图1至图4所示，在本发明一实施中，在每个待测试介质层103上设置有多晶硅层104，以模拟半导体器件的栅极结构。多晶硅层104覆盖待测试介质层103，且多晶硅层104的两侧延伸出待测试介质层103。具体的，在第一方向X上，多晶硅层104与待测试介质层103的边界重合。即多晶硅层104覆盖待测试介质层103，且暴露有源区101两端的第一连接结构102。在第二方向Y上，多晶硅层104延伸出待测试介质层103，且多晶硅层104的边界与待测试介质层103的边界具有预设距离。且本发明对多晶硅层104的边界与待测试介质层103的边界的预设距离不作限制，可设置第二连接结构105即可。即待测试介质层103位于有源区101和多晶硅层104之间，且位于有源区101和多晶硅层104的重合区域。

请参阅图2至图3所示，在本发明一实施例中，在多晶硅层104上设置有第二连接结构105。第二连接结构105位于多晶硅层104的两侧，且位于多晶硅层104延伸出待测试介质层103的区域。

请参阅图2和图4所示，在本发明一实施例中，第二连接结构105包括设置在多晶硅层104上的多个连接点，可通过金属层106将第二连接结构105和外部的极垫电性连接，以在多晶硅层104上施加第二电压。其中，第二连接结构105可以为设置在多晶硅层104上的导电结构，且第二连接结构105可采用金属或其他导电材料制作。本申请并不限制第二连接结构105的形状和大小。在本实施例中，第二连接结构105包括多个连接点，且多个连接点沿第一方向X成排设置。连接点成圆点状设置。在其他实施例中，连接点也可呈矩形、椭圆形或其他任意形状。

请参阅图2和图4所示，在本发明一实施例中，在多晶硅层104以及衬底100上设置有金属层106。设置在衬底100上的金属层106连接第一连接结构102和外部电源，以在有源区101上施加第一电压。设置在多晶硅层104上的金属层106连接第二连接结构105和外部电源，以在有源区101上施加第二电压。如图4所示，设置在衬底100上的金属层106沿有源区101的边缘设置，设置在多晶硅层104上的金属层106沿多晶硅层104的边缘设置，可防止金属层106干扰失效点的定位。

请参阅图2所述，在本发明一实施例中，在多晶硅层104上设置有辅助金属结构201。辅助金属结构201包括多个成排设置的金属垫2011，且成排的金属垫2011沿着第一方向X和第二方向Y排列，将多晶硅层104区分为多个不规则的区域。当使用EFA探头从芯片背面进行测试，会在多晶硅层104上出现热点，该热点即为失效点。再以辅助金属结构201的位置定义失效点的位置，即获取失效点位于多晶硅层104上的具体区域，且本申请中不规则区域的设置更方便定位失效点的位置。

请参阅图2所示，在本发明一实施例中，成排的金属垫2011在多晶硅层104上呈平面螺旋状排列，且为与多晶硅层104形状适应的平面螺旋状排列。辅助金属结构201的最外层金属垫2011与待测试介质层103的边界重叠，由辅助金属结构201的最外层向内，相邻的金属垫2011之间具有预设距离。具体的，在本实施例中，成排的金属垫2011例如呈矩形螺环排列。在第一方向X和第二方向Y上，相邻两排金属垫2011之间的距离D1为例如1μm-5μm，具体为例如2μm或3μm。在每排金属垫2011中，相邻两个金属垫2011之间的距离D2为例如0.5μm-1μm，具体为例如1μm。金属垫2011呈正方形设置，且每个金属垫2011的边长为例如0.5μm-1μm，具体为例如1μm。在本实施例中，呈平面螺旋状的辅助金属结构201将多晶硅层104划分为多个不规则的区域。且每个区域在水平和垂直方向上的尺寸不同，且每排金属垫2011之间的间距较大，可在避免遮蔽电性测试的亮点的同时，实现电性测试亮点的快速定位，方便后期的物理剥层以及切割分析。

请参阅图5所示，在本发明另一实施例中，辅助金属结构201包括沿第一方向X的多排金属垫2011，和沿第二方向Y的多排金属垫2011。且沿着第一方向X排列的金属垫2011与沿第二方向Y排列的金属垫2011相交，且在第一方向X和第二方向Y上，相邻两排金属垫2011之间的距离为变化值，相邻两排之间金属垫2011的距离D1为例如1μm-5μm。且相邻两排之间的金属垫2011之间的距离可依据任意规律变化，可实现多晶硅层104上每个被划分出的区域的定位即可。在每排金属垫2011中，相邻两个金属垫2011之间的距离D2为例如0.5μm-1μm，具体为例如1μm。金属垫2011呈正方形设置，且每个金属垫2011的边长为例如0.5μm-1μm，具体为例如1μm。

请参阅图5所示，在本发明一实施例中，在第一方向X和第二方向Y上，第一行/列金属垫2011与第二行/列金属垫2011之间的距离为例如2μm，第二行/列金属垫2011与第三行/列金属垫2011之间的距离为例如3μm，第三行/列金属垫2011与第四行/列金属垫2011之间的距离为例如2μm，第四行/列金属垫2011与第五行/列金属垫2011之间的距离为例如2μm，第五行/列金属垫2011与第六行/列金属垫2011之间的距离为例如3μm。第七行/列金属垫2011与第八行/列金属垫2011之间的距离为例如2μm，第八行/列金属垫2011与第九行/列金属垫2011之间的距离为例如3μm，第九行/列金属垫2011与第十行/列金属垫2011之间的距离为例如2μm，第十行/列金属垫2011与第十一行/列金属垫2011之间的距离为例如2μm，第十一行/列金属垫2011与第十二行/列金属垫2011之间的距离为例如3μm。后续每六行一循环设置，可将多晶硅层104划分为呈一定规律且易辨别的多个区域。在其他实施例中，还可以将每一个行/列与后一行/列之间的距离依据1μm、2μm、3μm、4μm以及5μm依次并循环设置。

请参阅图2所示，在本发明一实施例中，在衬底100上还设置有辅助多晶硅结构，且辅助多晶硅结构包括第一辅助多晶硅结构202和第二辅助多晶硅结构203。其中，第一辅助多晶硅结构202可实现失效点的初步定位，第二辅助多晶硅结构203实现失效点的精确定位。

请参阅图1和图2所示，在本发明一实施例中，第一辅助多晶硅结构202设置在衬底100上，且环绕多晶硅层104设置。在本实施例中，第一辅助多晶硅结构202包括沿第一方向X成排设置的第一定位块2021，以及沿第二方向Y成排设置的第一定位块2021。在第一方向X上，第一定位块2021设置在多晶硅层104的两侧，且与第一方向X上的辅助金属结构201平行设置。在第二方向Y上，第一定位块2021设置在多晶硅层104的两侧，且与第二方向Y上的辅助金属结构201平行设置。更进一步的，所述第一定位块2021即为多晶硅切割成的块状物。在本实施例中，第一定位块2021的形状与金属垫2011的形状相同，例如呈正方形设置。第一定位块2021的大小与金属垫2011的大小相同，且每个第一定位块2021的边长为例如0.5μm-1μm，具体为例如1μm。且在每排第一定位块2021中，相邻第一定位块2021之间的距离等于相邻金属垫2011之间的距离，具体的，相邻第一定位块2021之间的距离为例如0.5μm-1μm，具体为例如1μm。且每个第一定位块2021与每个金属垫2011的位置对应设置，即在第一方向X和第二方向Y上，每个第一定位块2021位于每排金属垫2011的延长线上。当使用辅助金属结构201确定失效点的位置后，可以寻找失效点在第一类型多晶硅层104可定位的位置。

请参阅图1和图2所示，在本发明一实施例中，第二辅助多晶硅结构203设置在衬底100上。第二辅助多晶硅结构203设置在第一方向X上，且位于第一辅助多晶硅结构202和多晶硅层104之间。在本实施例中，第二辅助多晶硅结构203包括多个成排设置的第二定位块2031。第二定位块2031沿第一方向X排列，且第二定位块2031的尺寸远小于第一定位块2021的尺寸，且相邻的第二定位块2031之间的距离也远小于相邻的第一定位块2021之间的距离。在本发明一实施例中，第二定位块2031呈正方形设置，且第二定位块2031的边长为例如0.1μm-0.4μm，具体为例如0.2μm。相邻第二定位块2031之间的距离为例如0.1μm-0.4μm，具体为例如0.2μm。在通过第一辅助多晶硅结构202初步确定失效点的位置后，可通过第二辅助多晶硅结构203精确定位失效点位的位置。将失效点的位置定位在0.2μm的精度范围内。且辅助多晶硅结构设置在衬底100上，且环绕多晶硅层104设置。当使用EFA探头从芯片背面进行测试，可依据辅助金属结构201定位失效点，当对失效点进行物理剥层或FIB切割时，可依据辅助多晶硅结构进行精准定位。

请参阅图1至图4所示，当采用本发明提供的一种介质层可靠性测试结构测试介质层时，通过金属层106向第一连接结构102施加第一电压，向第二连接结构105施加第二电压，且第一电压与第二电压不相等，即在待测试介质层103的两端施加电压差。在测试完成后，通过EFA探头从芯片背面进行测试，确定测试结构上是否有失效点。当测试结构上有失效点时，首先利用顶层的辅助金属结构201定位失效点所在的区域，再依据第一辅助多晶硅结构202获取失效点的初步位置，依据第二辅助多晶硅结构203获取失效点的准确位置。当确定失效点的位置后，从辅助金属结构201开始剥层，依次剥离辅助金属结构201和多晶硅层104等。在多晶硅层104剥离完成后，可依据辅助多晶硅结构准确定位失效点的位置，并对待测试介质层进行切割，获取失效点的准确位置，并进行失效分析。

本发明提供的一种介质层可靠性测试结构，包括有源区，设置在有源区上的待测试介质层，设置在待测试介质层上的多晶硅层，以及与有源区和多晶硅层连接的金属层，可实现对介质层的可靠性测试。在多晶硅层上设置有辅助金属结构，在衬底上设置有环绕多晶硅层的辅助多晶硅结构，可在剥层和切割过程中实现失效点的精确定位。通过本发明提供的一种介质层可靠性测试结构，可提高获取失效位置的准确率和效率。

以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (11)

1.一种介质层可靠性测试结构，其特征在于，包括：

衬底，其上设置多个有源区；

至少一个待测试介质层，设置在所述有源区上；

多晶硅层，设置在所述待测试介质层上；

辅助金属结构，设置在所述多晶硅层上，且所述辅助金属结构将所述多晶硅层区分为多种不规则的区域；以及

辅助多晶硅结构，设置在所述衬底上，且环绕所述多晶硅层设置。

2.根据权利要求1所述的一种介质层可靠性测试结构，其特征在于，所述辅助金属结构包括多个金属垫，且所述金属垫在第一方向上和第二方向上成排设置，其中，所述第一方向为所述有源区的延伸方向，所述第二方向垂直于所述有源区的延伸方向。

3.根据权利要求2所述的一种介质层可靠性测试结构，其特征在于，沿所述第一方向的所述金属垫和沿所述第二方向上的所述金属垫呈平面螺旋状排列。

4.根据权利要求3所述的一种介质层可靠性测试结构，其特征在于，最外层的所述金属垫与所述待测试介质层的边界重叠。

5.根据权利要求2所述的一种介质层可靠性测试结构，其特征在于，沿所述第一方向上的所述金属垫，与沿垂直于所述第一方向上的所述金属垫相交，且在所述第一方向和所述第二方向上，相邻两排所述金属垫之间的距离为变化值。

6.根据权利要求2所述的一种介质层可靠性测试结构，其特征在于，所述辅助多晶硅结构包括第一辅助多晶硅结构，所述第一辅助多晶硅结构环绕所述多晶硅层设置。

7.根据权利要求6所述的一种介质层可靠性测试结构，其特征在于，所述第一辅助多晶硅结构包括多个第一定位块，且所述第一定位块沿所述第一方向和所述第二方向成排设置。

8.根据权利要求7所述的一种介质层可靠性测试结构，其特征在于，所述第一定位块的尺寸等于所述金属垫的尺寸，相邻所述第一定位块之间的距离等于相邻所述金属垫之间的距离。

9.根据权利要求6所述的一种介质层可靠性测试结构，其特征在于，所述辅助多晶硅结构包括第二辅助多晶硅结构，所述第二辅助多晶硅结构沿所述第一方向设置，且位于所述第一辅助多晶硅结构和所述多晶硅层之间。

10.根据权利要求9所述的一种介质层可靠性测试结构，其特征在于，所述第二辅助多晶硅结构包括多个第二定位块，且所述第二定位块的尺寸小于所述金属垫的尺寸，相邻所述第二定位块之间的距离小于相邻所述金属垫之间的距离。

11.一种介质层可靠性测试方法，其特征在于，使用如权利要求1至权利要求10任意一项所述的介质层可靠性测试结构，且所述介质层可靠性测试方法包括以下步骤：

在所述待测试介质层两侧施加第一电压和第二电压；以及

当所述测试结构上有失效点时，依据所述辅助金属结构定位所述失效点所在区域，并依据所述辅助多晶硅结构获取所述失效点的准确位置。

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