CN112802768B - 半导体结构及其测试方法 - Google Patents

Abstract

本申请公开了一种半导体结构及其测试方法，该半导体结构包括半导体层，半导体层具有相对的第一表面和第二表面；基于半导体层形成有多个芯片，芯片包括位于第一表面上的正面电极，以及位于第二表面上的背面电极，且相邻芯片的背面电极之间彼此分离；其中，基于同一个芯片，其正面电极与半导体层的第二表面之间具有第一电阻，该正面电极与背面电极之间具有第二电阻，半导体层第二表面与该背面电极之间具有接触电阻，第二电阻与第一电阻之间的差值等于接触电阻。采用本申请公开的半导体结构进行测试，能够缩短背面金属化工艺的监控周期、提高测试效率，同时还可以降低工艺成本以及新品研发成本。

Description

半导体结构及其测试方法

技术领域

本发明涉及半导体器件制造领域，更具体地，涉及一种半导体结构及其测试方法。

背景技术

在半导体器件中，对于在芯片背面设有电极的器件来说，当器件的正面工艺加工完成后，一般需要进行衬底背面减薄以及背面金属化(简称“背金”)工艺以形成背面电极。背面金属化工艺对背面电极的电特性、尤其是背面电极与衬底的接触电阻会产生重要影响，因此，可以通过测试背面电极与衬底之间的接触电阻以对背面金属化工艺进行监控。

在现有技术中，背面电极与衬底之间的接触电阻是在划片以获得单颗芯片后对单颗芯片进行测试才得出的，有些情况下甚至需要对芯片进行封装后才能进行测试。如果在将芯片制成、划片甚至封装之后再进行测试，测试周期较长、测试效率较低。

因此，希望提供一种改进的测试方法，在缩短测试周期、提高测试效率的同时还可以降低成本。

发明内容

有鉴于此，本发明提供了一种半导体结构及其测试方法，通过在半导体结构上直接测试即可获多个背面电极和衬底之间相应的接触电阻。

根据本发明实施例的一方面，提供了一种半导体结构，包括半导体层，半导体层具有相对的第一表面和第二表面；基于半导体层形成有多个芯片，芯片包括位于第一表面上的正面电极，以及位于第二表面上的背面电极，且相邻芯片的背面电极之间彼此分离；

其中，基于同一个芯片，其正面电极与半导体层的第二表面之间具有第一电阻，该正面电极与背面电极之间具有第二电阻，半导体层的第二表面与该背面电极之间具有接触电阻，第二电阻与第一电阻之间的差值等于接触电阻。

进一步地，背面电极的尺寸与对应的芯片的尺寸一致。

根据本发明实施例的另一方面，提供了一种半导体结构的测试方法，半导体结构包括半导体层，半导体层具有相对的第一表面和第二表面；基于半导体层形成有多个芯片，芯片包括位于第一表面上的正面电极和位于第二表面上的背面电极，且相邻芯片的背面电极之间彼此分离；

测试方法包括：分别获得半导体层的第二表面与至少一个正面电极之间的第一电阻；

获得该正面电极与相应背面电极之间的第二电阻；以及

根据第二电阻与第一电阻，获得相应的背面电极与半导体层的第二表面之间的接触电阻。

进一步地，还包括形成背面电极的步骤：

在半导体层的第二表面形成背面金属层；以及

图案化背面金属层，以将背面金属层分隔为多个背面电极，

其中，背面电极的尺寸与对应的芯片的尺寸一致。

进一步地，获得第一电阻的步骤包括：

在图案化背面金属层之前，将电阻测试设备的探针与相应芯片的正面电极接触，将电阻测试设备的测试台面与背面金属层接触，通过探针与测试台面向半导体结构施加第一电压；

获得探针与测试台面之间的第一电流；以及

根据第一电压与第一电流获得第一电阻。

进一步地，还包括形成背面电极的步骤：

在半导体层的第二表面上设置掩模，其中掩模定义出待形成背面电极的区域；

经掩模在半导体层的第二表面形成背面金属层；以及

去除掩模，得到多个背面电极，

其中，背面电极的尺寸与对应的芯片的尺寸一致。

进一步地，获得第一电阻的步骤包括：

在设置掩模之前，将电阻测试设备的探针与相应芯片的正面电极接触，将电阻测试设备的测试台面与半导体层的第二表面接触，通过探针与测试台面向半导体结构施加第一电压；

获得探针与测试台面之间的第一电流；以及

根据第一电压与第一电流获得第一电阻。

进一步地，获得第二电阻的步骤包括：

基于同一个芯片，将电阻测试设备的一探针与正面电极接触，将电阻测试设备的另一探针与背面电极接触，通过两个探针向半导体结构施加第二电压；

获得两个探针之间的第二电流；以及

根据第二电压与第二电流获得第二电阻。

进一步地，前述半导体层包括衬底，衬底的正面作为半导体层的第一表面，衬底的背面作为半导体层的第二表面；

或者，前述半导体层包括衬底以及位于衬底正面的外延层，其中衬底的背面作为半导体层的第二表面，外延层的表面作为半导体层的第一表面。

本发明提供的半导体结构及其测试方法，通过在半导体层的第二表面上设置多个背面电极，且多个背面电极对应于多个芯片分布，从而可以直接在半导体结构上进行测试，以获得芯片的背面电极与衬底之间的接触电阻，由于该测试方法不必要在划片甚至封装后进行，而是可以在完成正面工艺后进行，因此缩短了测试周期、提高了测试效率。此外还可以得到多个芯片的接触电阻在整个半导体结构上的分布情况，从而实现对背面金属化工艺的准确、有效评价。

进一步地，通过将背面电极的尺寸与相应芯片的尺寸设置成一致的，能够进一步提高接触电阻的准确率。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单介绍，显而易见地，下面的描述中的附图仅涉及本发明的一些实施例，而非对本发明的限制。

图1为本发明实施例的半导体结构的正面示意图。

图2为本发明实施例的半导体结构的背面示意图。

图3为沿图1中AA线的截面图。

图4与图5为本发明实施例中半导体结构的制造方法在一些阶段的截面图。

图6至图8为本发明实施例中半导体结构的测试方法在一些阶段的截面图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

图1为本发明实施例的半导体结构的正面示意图，图2为本发明实施例的半导体结构的背面示意图，图3为沿图1中AA线的截面图。

如图1至图3所示，本发明实施例中，半导体结构200用于形成多个芯片21，多个芯片21按行和列的形式呈阵列式排列，相邻芯片21之间的区域为划片道22。经由划片道22对半导体结构200进行切割(即划片)，即可获得单颗芯片(Die)。

在本实施例中，半导体结构200包括：半导体层210、多个背面电极221以及多个正面电极251，其中，半导体层210具有相对的第一表面201与第二表面202，半导体层210包括衬底211，衬底211具有相对的正面和背面，且衬底211的背面作为半导体层210的第二表面202；多个正面电极251位于第一表面201上方，且每个芯片21具有对应的正面电极251；多个背面电极221位于第二表面202上，且多个背面电极221在第二表面202上的分布对应于多个芯片21在半导体结构200中的分布，每个背面电极221对应于一个芯片21，或者说，相邻背面电极221之间的区域对应于划片道22。在更为优选的实施方式中，背面电极221的尺寸与对应的芯片21的尺寸一致。

如图3所示，半导体层210还包括外延层212与多个掺杂区213，外延层212位于衬底211的正面，多个掺杂区213自外延层212的表面延伸至外延层212中，其中，外延层212的表面作为半导体层210的第一表面201，或者说暴露有掺杂区213的外延层212表面作为半导体层210的第一表面201。本实施例中，掺杂区213可以作为源/漏；在其它实施例中，掺杂区213也可以用于形成体区、电阻、电容的基板等其它功能结构；相应的，掺杂区213的结深可以小于或等于外延层212的厚度，甚至在某些情况下，掺杂区213的结深还可以大于外延层212的厚度，即掺杂区213自外延层212的表面延伸至衬底211中。

在半导体层210的第一表面201上形成有多个栅极结构230与互联层240。其中，每个芯片21对应一个栅极结构230和分别位于该栅极结构230两侧的掺杂区213。栅极结构230比如可以包括位于外延层212表面的栅氧层以及位于栅氧层表面的栅极。互联层240包括隔离层241与多个导电插塞242，隔离层241覆盖外延层212与栅极结构230，导电插塞242位于隔离层241中，与相应的掺杂区213电连接。多个正面电极251形成于隔离层241表面，每个正面电极251分别通过导电插塞242与相应的掺杂区213形成电连接。

需要注意的是，图3仅为示意，实际上，本发明实施例的半导体结构200并不限于此，可以针对各种类型的半导体器件对正面工艺以及结构进行调整，从而形成不同结构。

图4与图5为本发明实施例中半导体结构的制造方法在一些阶段的截面图。

如图4所示，在一些具体的实施例中，形成多个背面电极221的步骤包括：在半导体层210的第二表面202上设置掩模10、经掩模10在半导体层210的第二表面202形成多个背面电极221。具体地，可以先对衬底211背面进行减薄，然后将掩模10固定在衬底211背面，或者在衬底211背面上形成掩模10，之后采用溅射工艺在衬底211背面以及掩模10上沉积金属材料，之后去除掩模10，留在衬底211背面的背面金属层220即为如图3所示的多个背面电极221。

如图5所示，在另一些具体的实施例中，形成多个背面电极221的步骤包括：在半导体层210的第二表面202形成背面金属层220、图案化背面金属层220以将背面金属层220分隔为多个背面电极221。具体地，可以先对衬底211背面进行减薄，然后例如采用沉积工艺形成全覆盖衬底211背面的背面金属层220，接着采用光刻、刻蚀的方法去除部分背面金属层220，具体是去除对应于划片道22的背面金属层220，剩余的背面金属层220作为如图3所示的背面电极221。

下面将结合图6至图8对半导体结构的测试方法进行详细说明。

以一个背面电极221与衬底211的接触电阻测试为例，通过探针台(probestation)等电阻测试设备进行测量。

首先，获得半导体层210的第二表面202与正面电极251之间的第一电阻R1。

在采用如图4所描述的工艺形成背面电极221的情况下，第一电阻R1可在设置掩模10之前获得。具体而言，如图6所示，在该步骤中，将半导体层210的第二表面202朝向探针台的测试台面101放置，使测试台面101与衬底211背面接触，并使得探针102与正面电极251接触，通过探针102与测试台面101向半导体结构200施加第一电压。然后测得探针102与测试台面101之间的第一电流，进而根据第一电压与第一电流的比值获得第一电阻R1。由于测试台面101与衬底211之间的接触面积很大，因此测试台面101与衬底211之间的接触电阻很小，可忽略不计，因此不必考虑该接触电阻对测试结果的干扰。

在采用如图5所描述的工艺形成背面电极221的情况下，第一电阻R1可以在图案化背面金属层220之前获得。具体而言，如图7所示，在该步骤中，将背面金属层220朝向探针台的测试台面101放置，使测试台面101与背面金属层220接触，并使探针102与正面电极251接触，通过探针102与测试台面101向半导体结构200施加第一电压。然后，测得测试台面101与探针102之间的第一电流，进而根据第一电压与第一电流的比值获得第一电阻R1。由于背面金属层220全覆盖衬底211背面，与衬底211的接触面积很大，因此背面金属层220与衬底211之间的接触电阻很小，可忽略不计，因此不必考虑该接触电阻对测试结果的干扰。

进一步的，如图8所示，在形成背面电极221之后，获得该正面电极251与相应背面电极221之间的第二电阻R2。

在该步骤中，先使一探针103与正面电极251接触，并使另一探针104与相应的背面电极221接触。通过探针103与探针104向半导体结构200施加第二电压。然后获得探针103与探针104之间的第二电流，进而根据第二电压与第二电流的比值获得第二电阻R2。当然，为保证测试结果的准确性，第二电阻R2与第一电阻R1的测试对象应为同一个芯片21。

进一步的，根据第二电阻R2与第一电阻R1之差，获得相应的背面电极221与衬底211之间的接触电阻R3，即R3＝R2-R1。

当然，在采用如图5所描述的工艺形成背面电极221的情况下，第一电阻R1还可以在形成于背面金属层220之前获得。

每个背面电极221与衬底211之间的接触电阻R3均可参照上述方法进行测试。并且，由于每个背面电极221的尺寸与对应的芯片21的尺寸一致，在获得全部或部分背面电极221与衬底211之间的接触电阻R3之后，可以直接获得多个接触电阻R3在半导体层210的第二表面202上的分布状况，该分布状况还可以反应出背面金属化工艺的水平，例如形成的背面金属层220的厚度是否均匀、背面金属层220是否牢固地粘附于衬底211背面等。

根据本发明实施例提供的半导体结构及其测试方法，通过在半导体层的第二表面上设置多个背面电极，且多个背面电极对应于多个芯片，从而可以基于此半导体结构进行测试，以获得芯片对应的背面电极与衬底之间的接触电阻，以确定背面金属化工艺是否达到了工艺要求。相对于现有技术中需在划片甚至封装后再进行测试的方法相比，本发明实施例的方法不仅简化了测试流程、提高了测试效率、降低了测试成本，而且还可以得到接触电阻在对应于整个半导体结构上的分布情况，从而有利于实现背面金属化工艺的有效、准确评价。

通过将每个背面电极的尺寸与相应芯片的尺寸设置成一致，进一步提高了每个芯片的接触电阻的测试准确率。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (4)

1.一种半导体结构的测试方法，所述半导体结构包括半导体层，所述半导体层具有相对的第一表面和第二表面；基于所述半导体层形成有多个芯片，多个芯片呈阵列式排布，相邻芯片之间的区域为划片道；所述芯片包括位于所述第一表面上的正面电极和位于所述第二表面上的背面电极，相邻芯片的背面电极之间彼此分离，且相邻背面电极之间的区域对应于划片道；

所述测试方法包括：分别获得所述半导体层的第二表面与至少一个所述正面电极之间的第一电阻；

获得该正面电极与相应所述背面电极之间的第二电阻；以及

根据所述第二电阻与所述第一电阻，获得相应的所述背面电极与所述半导体层的第二表面之间的接触电阻，

所述测试方法还包括形成所述背面电极的步骤：

在所述半导体层的第二表面形成背面金属层；以及

图案化所述背面金属层，以将所述背面金属层分隔为多个所述背面电极，

其中，所述背面电极的尺寸与对应的所述芯片的尺寸一致，

获得所述第一电阻的步骤包括：

在图案化所述背面金属层之前，将电阻测试设备的探针与相应芯片的所述正面电极接触，将电阻测试设备的测试台面与所述背面金属层接触，通过所述探针与所述测试台面向所述半导体结构施加第一电压；

获得所述探针与所述测试台面之间的第一电流；以及

根据所述第一电压与所述第一电流获得所述第一电阻，

获得所述第二电阻的步骤包括：

基于同一个芯片，将电阻测试设备的一探针与所述正面电极接触，将电阻测试设备的另一探针与所述背面电极接触，通过两个探针向所述半导体结构施加第二电压；

获得两个探针之间的第二电流；以及

根据所述第二电压与所述第二电流获得所述第二电阻，

相应的所述背面电极与所述半导体层之间的所述接触电阻为所述第二电阻与所述第一电阻之差。

2.根据权利要求1所述的测试方法，其中，所述半导体层包括衬底，所述衬底的正面作为所述半导体层的第一表面，所述衬底的背面作为所述半导体层的第二表面；

或者，所述半导体层包括衬底以及位于所述衬底正面的外延层，其中所述衬底的背面作为所述半导体层的第二表面，所述外延层的表面作为所述半导体层的第一表面。

3.一种半导体结构的测试方法，所述半导体结构包括半导体层，所述半导体层具有相对的第一表面和第二表面；基于所述半导体层形成有多个芯片，多个芯片呈阵列式排布，相邻芯片之间的区域为划片道；所述芯片包括位于所述第一表面上的正面电极和位于所述第二表面上的背面电极，相邻芯片的背面电极之间彼此分离，且相邻背面电极之间的区域对应于划片道；

所述测试方法包括：分别获得所述半导体层的第二表面与至少一个所述正面电极之间的第一电阻；

获得该正面电极与相应所述背面电极之间的第二电阻；以及

根据所述第二电阻与所述第一电阻，获得相应的所述背面电极与所述半导体层的第二表面之间的接触电阻，

所述测试方法还包括形成所述背面电极的步骤：

在所述半导体层的第二表面上设置掩模，其中所述掩模定义出待形成背面电极的区域；

经所述掩模在所述半导体层的第二表面形成背面金属层；以及

去除所述掩模，得到多个所述背面电极，

其中，所述背面电极的尺寸与对应的所述芯片的尺寸一致，

获得所述第一电阻的步骤包括：

在设置所述掩模之前，将电阻测试设备的探针与相应芯片的所述正面电极接触，将电阻测试设备的测试台面与所述半导体层的第二表面接触，通过所述探针与所述测试台面向所述半导体结构施加第一电压；

获得所述探针与所述测试台面之间的第一电流；以及

根据所述第一电压与所述第一电流获得所述第一电阻，

获得所述第二电阻的步骤包括：

基于同一个芯片，将电阻测试设备的一探针与所述正面电极接触，将电阻测试设备的另一探针与所述背面电极接触，通过两个探针向所述半导体结构施加第二电压；

获得两个探针之间的第二电流；以及

根据所述第二电压与所述第二电流获得所述第二电阻，

相应的所述背面电极与所述半导体层之间的所述接触电阻为所述第二电阻与所述第一电阻之差。

4.根据权利要求3所述的测试方法，其中，所述半导体层包括衬底，所述衬底的正面作为所述半导体层的第一表面，所述衬底的背面作为所述半导体层的第二表面；

或者，所述半导体层包括衬底以及位于所述衬底正面的外延层，其中所述衬底的背面作为所述半导体层的第二表面，所述外延层的表面作为所述半导体层的第一表面。

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