CN112582363A - 焊盘结构及其形成方法、半导体器件及其形成方法 - Google Patents
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Abstract
本发明涉及半导体制造技术领域，尤其涉及一种焊盘结构及其形成方法、半导体器件及其形成方法。所述焊盘结构包括：焊盘本体，包括相对分布的上表面和下表面，所述下表面用于与芯片的内部电路电连接；沟槽，自所述上表面向所述焊盘本体的内部延伸，将所述焊盘本体分隔为测试区域和焊接区域，且所述沟槽的深度小于所述焊盘本体的厚度。本发明避免了因探针测试而导致的封装连线易失败的问题，避免了在所述测试区域与所述焊接区域之间产生较大的电阻，也避免了外界环境对芯片的损伤，进一步提高了半导体器件的性能稳定性。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种焊盘结构及其形成方法、半导体器件及其形成方法。
背景技术
在动态随机存储器(Dynamic Random Access Memory，DRAM)等半导体器件的后段封装制程中，通常需要在半导体芯片表面形成焊盘结构，用于进行探针测试和与封装连线(bonding)。然而，当前在进行探针测试的过程中，由于探针与焊盘结构的接触，会导致焊盘结构表面的刮伤或者在焊盘结构表面引入微尘，导致在后续进行封装连线时，容易拉扯金属线路进而导致打线脱落，影响半导体器件的良率，甚至是导致半导体器件的报废。
因此，如何减小探针测试对封装连线的影响，改善半导体器件的良率，是目前亟待解决的技术问题。
发明内容
本发明提供一种焊盘结构及其形成方法、半导体器件及其形成方法，用于解决现有的半导体器件在封装制程中易出现与外部连线连接失败的问题，以改善半导体器件的良率，提高半导体器件的性能稳定性。
为了解决上述问题，本发明提供了一种焊盘结构，包括：
焊盘本体，包括相对分布的上表面和下表面，所述下表面用于与芯片的内部电路电连接；
沟槽，自所述上表面向所述焊盘本体的内部延伸，将所述焊盘本体分隔为测试区域和焊接区域，且所述沟槽的深度小于所述焊盘本体的厚度。
可选的，所述沟槽的深度为100nm～2μm。
可选的，所述沟槽沿平行于所述上表面方向的截面形状为矩形、圆形或者椭圆形。
可选的，在所述上表面上，所述沟槽沿第一方向延伸的长度为30μm～80μm、沿与所述第一方向垂直的第二方向上的宽度为0.5μm～20μm。
可选的，在所述上表面上，所述沟槽的边缘与所述焊盘本体的边缘之间具有一间隙，以实现所述测试区域与所述焊接区域在所述上表面上的电连接。
为了解决上述问题，本发明还提供了一种焊盘结构的形成方法，包括如下步骤：
提供焊盘本体，所述焊盘本体包括相对分布的上表面和下表面，所述下表面用于与芯片的内部电路电连接；
形成沟槽于所述焊盘本体的上表面，所述沟槽自所述上表面向所述焊盘本体的内部延伸，将所述焊盘本体分隔为测试区域和焊接区域，且所述沟槽的深度小于所述焊盘本体的厚度。
可选的，还包括如下步骤：
提供焊盘基底层；
形成光阻层于所述焊盘基底层表面，所述光阻层中具有暴露所述焊盘基底层的开口；
刻蚀所述焊盘基底层，形成所述焊盘本体和所述沟槽。
可选的，所述沟槽的深度为100nm～2μm。
可选的，在所述上表面上，所述沟槽沿第一方向延伸的长度为30μm～80μm、沿与所述第一方向垂直的第二方向上的宽度为0.5μm～20μm。
可选的，在所述上表面上，所述沟槽的边缘与所述焊盘本体的边缘之间具有一间隙，以实现所述测试区域与所述焊接区域在所述上表面上的电连接。
为了解决上述问题，本发明还提供了一种半导体器件的形成方法，包括如下步骤：
提供芯片；
采用如上述任一项所述的焊盘结构的形成方法形成焊盘结构于所述芯片表面，所述焊盘本体的下表面与所述芯片的内部电路电连接。
可选的，形成焊盘结构于所述芯片表面之后，还包括如下步骤：
形成覆盖所述芯片表面和所述焊盘本体的侧壁的绝缘层。
可选的，形成覆盖所述芯片表面和所述焊盘本体侧壁的绝缘层的具体步骤包括：
形成钝化层，所述钝化层覆盖于所述焊盘本体表面、所述芯片未被所述焊盘本体覆盖的表面和所述沟槽内壁；
形成保护层，所述保护层覆盖位于所述芯片未被所述焊盘本体覆盖的表面和所述焊盘本体侧壁的钝化层表面；
去除所述焊盘本体上表面和所述沟槽内壁的所述钝化层，残留于所述芯片表面和所述焊盘本体侧壁的所述钝化层作为所述绝缘层。
为了解决上述问题，本发明还提供了一种半导体器件，包括：
芯片；
如上述任一项所述的焊盘结构，所述焊盘本体的下表面与所述芯片的内部电路电连接。
可选的，还包括：
绝缘层，覆盖于所述芯片表面和所述焊盘本体的侧壁；
保护层，覆盖于所述绝缘层表面。
本发明提供的焊盘结构及其形成方法、半导体器件及其形成方法，通过在焊盘本体上形成沟槽，一方面，分隔了测试区域与焊接区域，避免了因探针测试而导致的封装连线易失败的问题，改善了半导体器件的良率；另一方面，所述沟槽的深度小于所述焊盘本体的厚度，使得所述测试区域与所述焊接区域连接，避免了在所述测试区域与所述焊接区域之间产生较大的电阻，进一步改善了半导体器件的性能；另外，所述沟槽的深度小于所述焊盘本体的厚度，使得所述焊盘本体能够覆盖所述测试区域与所述焊接区域之间的芯片表面，避免了外界环境对芯片的损伤，进一步提高了半导体器件的性能稳定性。
附图说明
附图1是本发明具体实施方式中焊盘结构的截面示意图；
附图2是本发明具体实施方式中焊盘结构的俯视示意图；
附图3是本发明具体实施方式中焊盘结构的形成方法流程图；
附图4A-4F是本发明具体实施方式在形成焊盘结构及半导体器件的过程中主要的工艺结构示意图；
附图5是本发明具体实施方式中半导体器件的形成方法流程图。
具体实施方式
下面结合附图对本发明提供的焊盘结构及其形成方法、半导体器件及其形成方法的具体实施方式做详细说明。
本具体实施方式提供了一种焊盘结构，附图1是本发明具体实施方式中焊盘结构的截面示意图，附图2是本发明具体实施方式中焊盘结构的俯视示意图。如图1、图2所示，本具体实施方式提供的焊盘结构包括：
焊盘本体20，包括相对分布的上表面和下表面，所述下表面用于与芯片10的内部电路101电连接；
沟槽13，自所述上表面向所述焊盘本体20的内部延伸，将所述焊盘本体20分隔为测试区域12和焊接区域11，且所述沟槽13的深度小于所述焊盘本体20的厚度。
具体来说，所述焊盘本体20的材料为导电材料，例如金属材料。当所述焊盘本体20的材料为金属材料时，可以为铜、铝、钨中的任一种单一金属材料或者两种以上形成的合金材料。所述焊盘本体20的形状可以为矩形，举例来说，所述焊盘本体沿X轴方向的长度与沿Y轴方向的宽度之间的比值可以为(1:1)～(2:1)。所述沟槽13自所述焊盘本体20的上表面沿Z轴方向向所述焊盘本体20的内部延伸，从而将所述焊盘本体20分割为所述测试区域12和所述焊接区域11，且所述测试区域12和所述焊接区域11沿X轴方向分布于所述沟槽13的相对两侧。所述测试区域12表面具有探针标记，用于进行探针测试；所述焊接区域11用于与外部线路14(例如金线)电连接。在采用探针15对所述测试区域12进行测试时，所述探针15还可以落在所述沟槽13内，所述沟槽13的侧壁还能够阻挡所述探针15对所述焊接区域11的损伤。所述焊接区域11与所述测试区域12的相对面积大小，本领域技术人员可以根据实际需要进行设置，例如根据探针测试的要求、与外部电路连接的打线要求，本具体实施方式对此不作限定。
在本具体实施方式中，将所述测试区域12与所述焊接区域11分隔开，可以避免由于探针测试造成的损伤(例如所述探针15造成的刮伤、产生的微尘)对后续打线造成的不良影响(例如打线脱落)，所述沟槽13沿Z轴方向的深度小于所述焊盘本体20沿Z轴方向的厚度，即所述沟槽13未贯穿所述焊盘本体20，使得所述测试区域12与所述焊接区域11通过位于所述沟槽13底部的所述焊盘本体20电连接，避免了所述焊接区域11与所述测试区域12之间完全隔断而在所述焊盘结构内部产生的额外电阻，确保了具有所述焊盘结构的半导体器件的性能稳定性。另外，由于所述沟槽13未贯穿所述焊盘本体20，使得所述焊盘本体20能够遮盖所述测试区域12与所述焊接区域11之间的芯片10表面，降低了所述芯片10暴露于外界环境中的风险，进一步确保了具有所述焊盘结构的半导体器件的性能稳定性。
本领域技术人员可以根据实际需要设置所述沟槽13沿Z轴方向的深度，例如根据所述焊盘本体20的厚度、后续与外部线路连接的要求等。可选的，所述沟槽13的深度为100nm～2μm。例如，在一个实施例中，所述沟槽13的深度可以为100nm～200nm、200nm～400nm、或者400nm～800nm；在另一个实施例中，所述沟槽13的深度可以为900nm～1.5μm、或者1.5μm～2μm。
本具体实施方式对所述沟槽13的具体形状不作限定，本领域技术人员可以根据实际需要进行选择。为了简化所述焊盘结构的形成工艺，可选的，所述沟槽13沿平行于所述上表面方向的截面形状为矩形、圆形或者椭圆形。
可选的，在所述上表面上，所述沟槽13沿第一方向延伸的长度为30μm～80μm、沿与所述第一方向垂直的第二方向上的宽度为0.5μm～20μm。
举例来说，以Y轴方向为第一方向、X轴方向为第二方向。所述沟槽13为矩形，且所述沟槽13沿Y轴方向的长度L可以为30μm～80μm、沿X轴方向的宽度W为0.5μm～20μm。
可选的，在所述上表面上，所述沟槽13的边缘与所述焊盘本体20的边缘之间具有一间隙，以实现所述测试区域12与所述焊接区域11在所述上表面上的电连接。
具体来说，如图2所示，所述沟槽13的边缘与所述焊盘本体20的边缘之间具有一宽度为D的间隙21，形成用于连接所述焊接区域11与所述测试区域12的细颈区，从而进一步降低所述焊盘结构内部的电阻。
在其他具体实施方式中，所述沟槽13的长度L可以与所述焊盘本体20的宽度相同，即所述沟槽13的边缘与所述焊盘本体20的边缘重合。
不仅如此，本具体实施方式还提供了一种焊盘结构的形成方法，附图3是本发明具体实施方式中焊盘结构的形成方法流程图，如图4A-图4C是本发明具体实施方式在形成所述焊盘结构的过程中主要的工艺示意图，本具体实施方式形成的焊盘结构的示意图可参见图1、图2。如图1-图3、图4A-图4C所示，本具体实施方式提供的焊盘结构的形成方法，包括如下步骤：
步骤S31，提供焊盘本体20，所述焊盘本体20包括相对分布的上表面和下表面，所述下表面用于与芯片10的内部电路101电连接；
步骤S32，形成沟槽13于所述焊盘本体20表面，所述沟槽13自所述上表面向所述焊盘本体20的内部延伸，将所述焊盘本体20分隔为测试区域12和焊接区域11，且所述沟槽13的深度小于所述焊盘本体20的厚度，如图4C所示。
可选的，还包括如下步骤：
提供焊盘基底层40；
形成光阻层41于所述焊盘基底层40表面，所述光阻层41中具有暴露所述焊盘基底层40的开口411，如图4A所示；
刻蚀所述焊盘基底层40，形成包括焊盘本体20和沟槽13的焊盘结构。
具体来说，可以采用物理气相沉积工艺或者原子层沉积工艺沉积导电材料于一芯片10表面，形成所述焊盘基底层40。所述导电材料可以为金属材料，例如铜、铝、钨中的任一种单一金属材料或者两种以上形成的合金材料。在形成覆盖所述芯片10表面的所述焊盘基底层40之后，于所述焊盘基底层40表面定义焊盘区域，并形成覆盖所述焊盘区域的所述光阻层41，所述光阻层41中具有一暴露所述焊盘基底层40的开口411。接着，采用干法刻蚀工艺刻蚀未被所述光阻层41覆盖的所述焊盘基底层40。在干法刻蚀过程中，可以采用两种方式形成所述沟槽13：一种是，通过调整刻蚀初始时刻的刻蚀气体比例，在所述开口411的侧壁表面就有聚合物堆积，从而使得所述焊盘基底层40中与所述开口411对应的区域刻蚀速率变慢，进而使得最终刻蚀形成的所述沟槽未贯穿所述焊盘基底层40；另一种是，先刻蚀形成初始沟槽，然后调整通入的刻蚀气体的比例，使得随着刻蚀的进行，所述初始沟槽侧壁的聚合物不断堆积，最终在所述焊盘区域之外的所述焊盘基底层40完全刻蚀掉时，形成的所述沟槽13未贯穿残余的所述焊盘基底层40(刻蚀结束后残余的所述焊盘基底层40作为的所述焊盘本体20)，如图4B所示。之后，去除所述光阻层41，形成如图4C所示的结构。
本领域技术人员可以通过调整刻蚀气体的用量以及刻蚀时间，控制形成的所述沟槽13的深度。可选的，所述沟槽13的深度为100nm～2μm。
可选的，在所述上表面上，所述沟槽13沿第一方向延伸的长度为30μm～80μm、沿与所述第一方向垂直的第二方向上的宽度为0.5μm～20μm。
本具体实施方式对所述沟槽13的具体形状不作限定，本领域技术人员可以根据实际需要进行选择。为了简化所述焊盘结构的形成工艺，可选的，所述沟槽13沿平行于所述上表面方向的截面形状为矩形、圆形或者椭圆形。
可选的，在所述上表面上，所述沟槽13的边缘与所述焊盘本体20的边缘之间具有一间隙，以实现所述测试区域12与所述焊接区域11在所述上表面上的电连接。
不仅如此，本具体实施方式还提供了一种半导体器件的形成方法。附图5是本发明具体实施方式中半导体器件的形成方法流程图，附图4A-4F是本发明具体实施方式在形成半导体器件的过程中主要的工艺结构示意图。如图4A-图4F、图5所示，本具体实施方式提供的半导体器件的形成方法，包括如下步骤：
步骤S51，提供芯片10，如图4A所示。
步骤S52，采用如上述任一项所述的焊盘结构的形成方法形成焊盘结构于所述芯片10表面，所述焊盘本体20的下表面与所述芯片10的内部电路101电连接，如图4C所示。
可选的，形成焊盘结构于所述芯片10表面之后，还包括如下步骤：
形成覆盖所述焊盘本体20的侧壁、以及未被所述焊盘本体20覆盖的所述芯片10表面的绝缘层16，如图4F所示。
可选的，形成覆盖所述芯片10表面和所述焊盘本体20侧壁的绝缘层16的具体步骤包括：
形成钝化层42，所述钝化层42覆盖所述焊盘本体20表面、所述芯片10未被所述焊盘本体20覆盖的表面、以及所述沟槽13内壁，，如图4D所示；
形成保护层17，所述保护层17覆盖位于所述芯片10未被所述焊盘本体20覆盖的表面和所述焊盘本体20侧壁的钝化层42表面，如图4E所示；
去除所述焊盘本体20上表面和所述沟槽13内壁的所述钝化层42，残留于所述芯片10未被所述焊盘本体20覆盖的表面和所述焊盘本体20侧壁的所述钝化层42作为所述绝缘层16。
具体来说，在形成所述焊盘结构之后，沉积第一介质材料于所述焊盘本体20表面、所述沟槽13内壁和暴露的所述芯片10表面(即所述芯片10未被所述焊盘本体20覆盖的表面区域)，形成如图4D所示的钝化层42；之后，于覆盖暴露的所述芯片10表面(即除所述焊盘结构之外的所述芯片10表面)的所述钝化层42之上沉积第二介质材料，形成所述保护层17；接着，以所述保护层17为掩膜刻蚀所述钝化层42，去除所述焊盘本体20上表面和所述沟槽13内壁的所述钝化层42，残留于所述焊盘本体20侧壁和暴露的所述芯片10表面的所述钝化层42作为所述绝缘层16。为了能够充分去除覆盖于所述焊盘本体20上表面和所述沟槽13内壁的所述钝化层42，所述第一介质材料与所述第二钝化层材料之间应该具有较高的刻蚀选择比，例如刻蚀选择比大于或等于3。
在本具体实施方式中，以所述保护层17为掩膜刻蚀所述钝化层42之后，形成的所述绝缘层16的边缘与所述焊盘本体20的边缘平齐，即所述绝缘层16完全不覆盖所述焊盘本体20的表面。在其他具体实施方式中，所述绝缘层16还可以覆盖所述测试区域12的上表面远离所述沟槽13一侧的边缘区域、以及所述焊接区域11的上表面远离所述沟槽13一侧的边缘区域。
不仅如此，本具体实施方式还提供了一种半导体器件。本具体实施方式提供的半导体器件可以采用如上任一项所述的半导体器件的形成方法形成，本具体实施方式提供的半导体器件的结构可参见图1和图2。如图1、图2所示，本具体实施方式提供的半导体器件，包括：
芯片10；
如上述任一项所述的焊盘结构，所述焊盘本体20的下表面与所述芯片10的内部电路101电连接。
可选的，所述半导体器件还包括：
绝缘层16，覆盖于所述芯片10表面和所述焊盘本体20的侧壁；
保护层17，覆盖于所述绝缘层16表面。
本具体实施方式提供的焊盘结构及其形成方法、半导体器件及其形成方法，通过在焊盘本体上形成沟槽，一方面，分隔了测试区域与焊接区域，避免了因探针测试而导致的封装连线易失败的问题，改善了半导体器件的良率；另一方面，所述沟槽的深度小于所述焊盘本体的厚度，使得所述测试区域与所述焊接区域连接，避免了在所述测试区域与所述焊接区域之间产生较大的电阻，进一步改善了半导体器件的性能；另外，所述沟槽的深度小于所述焊盘本体的厚度，使得所述焊盘本体能够覆盖所述测试区域与所述焊接区域之间的芯片表面，避免了外界环境对芯片的损伤，进一步提高了半导体器件的性能稳定性。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (15)
1.一种焊盘结构，其特征在于，包括：
焊盘本体，包括相对分布的上表面和下表面，所述下表面用于与芯片的内部电路电连接；
沟槽，自所述上表面向所述焊盘本体的内部延伸，将所述焊盘本体分隔为测试区域和焊接区域，且所述沟槽的深度小于所述焊盘本体的厚度。
2.根据权利要求1所述的焊盘结构，其特征在于，所述沟槽的深度为100nm～2μm。
3.根据权利要求1所述的焊盘结构，其特征在于，所述沟槽沿平行于所述上表面方向的截面形状为矩形、圆形或者椭圆形。
4.根据权利要求1所述的焊盘结构，其特征在于，在所述上表面上，所述沟槽沿第一方向延伸的长度为30μm～80μm、沿与所述第一方向垂直的第二方向上的宽度为0.5μm～20μm。
5.根据权利要求1所述的焊盘结构，其特征在于，在所述上表面上，所述沟槽的边缘与所述焊盘本体的边缘之间具有一间隙，以实现所述测试区域与所述焊接区域在所述上表面上的电连接。
6.一种焊盘结构的形成方法，其特征在于，包括如下步骤：
提供焊盘本体，所述焊盘本体包括相对分布的上表面和下表面，所述下表面用于与芯片的内部电路电连接；
形成沟槽于所述焊盘本体的上表面，所述沟槽自所述上表面向所述焊盘本体的内部延伸，将所述焊盘本体分隔为测试区域和焊接区域，且所述沟槽的深度小于所述焊盘本体的厚度。
7.根据权利要求6所述的焊盘结构的形成方法，其特征在于，还包括如下步骤：
提供焊盘基底层；
形成光阻层于所述焊盘基底层表面，所述光阻层中具有暴露所述焊盘基底层的开口；
刻蚀所述焊盘基底层，形成所述焊盘本体和所述沟槽。
8.根据权利要求6所述的焊盘结构的形成方法，其特征在于，所述沟槽的深度为100nm～2μm。
9.根据权利要求6所述的焊盘结构的形成方法，其特征在于，在所述上表面上，所述沟槽沿第一方向延伸的长度为30μm～80μm、沿与所述第一方向垂直的第二方向上的宽度为0.5μm～20μm。
10.根据权利要求6所述的焊盘结构的形成方法，其特征在于，在所述上表面上，所述沟槽的边缘与所述焊盘本体的边缘之间具有一间隙，以实现所述测试区域与所述焊接区域在所述上表面上的电连接。
11.一种半导体器件的形成方法，其特征在于，包括如下步骤：
提供芯片；
采用如权利要求6-10中任一项所述的焊盘结构的形成方法形成焊盘结构于所述芯片表面，所述焊盘本体的下表面与所述芯片的内部电路电连接。
12.根据权利要求11所述的半导体器件的形成方法，其特征在于，形成焊盘结构于所述芯片表面之后，还包括如下步骤：
形成覆盖所述芯片表面和所述焊盘本体的侧壁的绝缘层。
13.根据权利要求12所述的半导体器件的形成方法，其特征在于，形成覆盖所述芯片表面和所述焊盘本体侧壁的绝缘层的具体步骤包括：
形成钝化层，所述钝化层覆盖于所述焊盘本体表面、所述芯片未被所述焊盘本体覆盖的表面和所述沟槽内壁；
形成保护层，所述保护层覆盖位于所述芯片未被所述焊盘本体覆盖的表面和所述焊盘本体侧壁的钝化层表面；
去除所述焊盘本体上表面和所述沟槽内壁的所述钝化层，残留于所述芯片表面和所述焊盘本体侧壁的所述钝化层作为所述绝缘层。
14.一种半导体器件，其特征在于，包括：
芯片；
如权利要求1-5中任一项所述的焊盘结构，所述焊盘本体的下表面与所述芯片的内部电路电连接。
15.根据权利要求14所述的半导体器件，其特征在于，还包括：
绝缘层，覆盖于所述芯片表面和所述焊盘本体的侧壁；
保护层，覆盖于所述绝缘层表面。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023206976A1 (zh) * | 2022-04-25 | 2023-11-02 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制作方法 |
-
2019
- 2019-09-30 CN CN201910941895.1A patent/CN112582363A/zh active Pending
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