KR20080065119A - 반도체 소자 및 그 형성방법 - Google Patents

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Abstract

반도체 소자 및 그 형성방법이 제공된다. 상기 반도체 소자는 디지털 회로 영역과 아날로그 회로 영역을 포함하는 반도체 기판, 상기 디지털 회로 영역과 상기 아날로그 회로 영역의 경계에 제공되는 소자분리막, 상기 소자분리막의 측면과 바닥면에 인접하는 도전 영역 및 상기 도전 영역과 전기적으로 연결되며 접지 전압이 인가되는 접지 패드를 포함한다.
디지털 회로 영역, 아날로그 회로 영역, 노이즈

Description

반도체 소자 및 그 형성방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2 및 3은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 도 1의 I-I´라인을 따라 취해진 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 6a 내지 6d는 본 발명의 일 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.
도 7a 내지 7d는 본 발명의 다른 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
105: 마스크 패턴 107: 트렌치
110a: 불순물 영역 122: 라이너 산화막
124: 라이너 질화막 120: 소자분리막
135: 접지 패드
본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 더욱 상세하게는 시스템 온 칩에 대한 반도체 소자 및 그 형성방법에 관한 것이다.
일반적으로 디지털 회로와 아날로그 회로는 별도로 제작되고, 하나의 시스템으로 집적(intergration)된다. 그러나, 반도체 소자가 고집적화됨에 따라, 동작 속도를 향상시키기 위해 디지털 회로와 아날로그 회로를 동일한 칩 상에 제조하는 시스템 온 칩(System On Chip:SOC)이 연구되고 있다.
디지털 회로와 아날로그 회로가 동일한 칩 기판에 배치된다. 상기 디지털 회로에서 발생된 고주파의 노이즈(noise)가 기판을 통하여 고감도의 아날로그 회로에 유입되어, 아날로그 신호의 특성이 열화될 수 있다.
본 발명의 목적은 기판 노이즈가 억제된 반도체 소자 및 그 형성방법에 관한 것이다.
본 발명의 실시예에 따른 반도체 소자는 디지털 회로 영역과 아날로그 회로 영역을 포함하는 반도체 기판, 상기 디지털 회로 영역과 상기 아날로그 회로 영역 의 경계에 제공되는 소자분리막, 상기 소자분리막의 측면과 바닥면에 인접하는 도전 영역 및 상기 도전 영역과 전기적으로 연결되며, 접지 전압이 인가되는 접지 패드를 포함한다.
상기 도전 영역은 상기 소자분리막에 접하는 상기 반도체 기판에 제공되는 불순물 영역일 수 있다. 상기 불순물 영역은 붕소를 포함할 수 있다.
상기 도전 영역은 금속 패턴을 포함할 수 있다. 상기 금속 패턴은 금속 실리사이드를 포함할 수 있다. 상기 금속 패턴은 상기 소자분리막과 상기 반도체 기판 사이에 개재될 수 있다.
본 발명의 다른 실시예에 따른 소자분리막은 상기 아날로그 회로 영역의 가장자리를 둘러쌀 수 있다.
본 발명의 또 다른 실시예에 따른 소자분리막은 상기 디지털 회로 영역의 가장자리를 둘러쌀 수 있다.
상기 소자분리막은 상기 반도체 기판과 접하는 라이너 산화막 및 상기 라이너 산화막 상의 라이너 질화막을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 형성방법은 디지털 회로 영역과 아날로그 회로 영역을 포함하는 반도체 기판을 준비하는 것, 상기 반도체 기판 상에 마스크 패턴을 형성하는 것, 상기 마스크 패턴을 마스크로 상기 반도체 기판에 식각 공정을 진행하여 상기 디지털 회로 영역과 상기 아날로그 회로 영역의 경계에 트렌치를 형성하는 것, 상기 트렌치의 측면 및 바닥면에 도전 영역을 형성하는 것, 상기 트렌치를 채우는 소자분리막을 형성하는 것 그리고 상기 반도체 기판 상에, 상기 도전 영역과 연결되는 접지 패드를 형성하는 것을 포함한다.
본 발명의 일 실시예에 있어서, 상기 도전 영역을 형성하는 것은 상기 트렌치의 바닥면에 상기 마스크 패턴을 마스크로 이온 주입 공정을 진행하여 제 1 불순물 영역을 형성하는 것 그리고 상기 트렌치의 측면에 상기 마스크 패턴을 마스크로 경사 이온 주입 공정을 진행하여 제 2 불순물 영역을 형성하는 것을 포함할 수 있다.
본 발명의 다른 실시예에 있어서, 상기 도전 영역은 금속 패턴으로 형성되되, 상기 금속 패턴을 형성하는 것은 상기 트렌치 상에 금속막을 형성하는 것 그리고 상기 반도체 기판에 열처리 공정을 진행하여 금속 실리사이드막을 형성하는 것을 포함할 수 있다.
상기 트렌치는 상기 아날로그 회로 영역의 가장자리를 둘러싸도록 형성될 수 있다.
상기 트렌치는 상기 디지털 회로 영역의 가장자리를 둘러싸도록 형성될 수 있다.
상기 마스크 패턴은 상기 반도체 기판 상의 패드 산화막 패턴, 상기 패드 산화막 패턴 상의 실리콘 질화막 패턴 및 상기 실리콘 질화막 패턴 상의 포토 레지스트 패턴을 포함할 수 있다.
상기 소자 분리막을 형성하는 것은 상기 트렌치 상에 라이너 산화막을 형성하는 것 그리고 상기 라이너 산화막 상에 라이너 질화막을 형성하는 것을 포함할 수 있다.
이하, 본 발명의 실시예에 따른 반도체 소자 및 그 형성방법을 첨부한 도면을 참조하여 상세히 설명한다. 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2 및 3은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 도 1의 I-I´라인을 따라 취해진 단면도이다.
도 1을 참조하면, 디지털 회로 영역(D)과 아날로그 회로 영역(A)을 포함하는 반도체 기판(100)이 제공된다. 상기 디지털 회로 영역(D)과 상기 아날로그 회로 영역(A)의 경계에 소자분리막(120)이 제공된다. 상기 소자분리막(120)은 실리콘 산화막을 포함할 수 있다. 상기 소자분리막(120)이 제공됨으로써, 상기 디지털 회로 영역(D)에서 발생하는 노이즈(noise)가 상기 아날로그 회로 영역(A)으로 유입되는 것이 감소될 수 있다. 상기 소자분리막(120)의 측면과 바닥면에 인접하는 도전 영역(110)이 제공된다. 상기 반도체 기판(100) 상에 본딩 패드(130) 및 접지 패 드(135)가 제공된다. 상기 반도체 기판(100)에, 또는 상기 반도체 기판(100) 상에 상기 도전 영역(110)과 전기적으로 연결되는 도전 패턴(132)이 제공된다. 상기 도전 패턴(132)은 불순물 영역 또는 금속막을 포함할 수 있다. 상기 접지 패드(135)에 접지 전압이 인가되며, 상기 접지 패드(135)는 상기 도전 패턴(132)에 의하여 상기 도전 영역(110)과 전기적으로 연결될 수 있다. 상기 도전 영역(110)에 접지 전압이 인가됨으로써, 상기 디지털 회로 영역(D)에서 발생하는 노이즈가 흡수되어 제거될 수 있다.
도 2를 참조하면, 상기 도전 영역(110)은 상기 소자분리막(120)과 접하며 상기 반도체 기판(100)에 제공되는 불순물 영역일 수 있다. 상기 불순물 영역(110)은 붕소(boron)를 포함할 수 있다. 상기 불순물 영역(110)은 상기 소자분리막(120)의 바닥면에 접하는 제 1 불순물 영역(112)과 상기 소자분리막(120)의 측면에 접하는 제 2 불순물 영역(114)을 포함할 수 있다. 상기 소자분리막(120)은 상기 불순물 영역(110)과 접하는 라이너 산화막(122), 상기 라이너 산화막(122) 상의 라이너 질화막(124) 및 갭필 절연막(126)을 포함할 수 있다. 상기 라이너 산화막(122)은 상기 반도체 기판(100)의 식각 손상을 치유하는 역할을 한다. 상기 라이너 질화막(124)은 상기 갭필 절연막(126)과 상기 반도체 기판(100) 사이의 응력(stress)을 감소시키는 역할을 한다. 상기 소자분리막(120) 및 상기 불순물 영역(110)에 의하여 상기 디지털 회로 영역(D)에서 발생하는 노이즈가 흡수(absorbing)되어 제거될 수 있다.
도 3을 참조하면, 상기 도전 영역(110)은 금속 패턴일 수 있다. 상기 금속 패턴(110)은 금속 실리사이드를 포함할 수 있다. 상기 금속 패턴(110)은 상기 소자 분리막(120)과 상기 반도체 기판(100) 사이에 개재될 수 있다. 상기 금속 패턴(110)과 상기 소자분리막(120)에 의하여 상기 디지털 회로 영역(D)에서 발생하는 노이즈가 흡수(absorbing)되어 제거될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 4를 참조하면, 디지털 회로 영역(D)과 아날로그 회로 영역(A)을 포함하는 반도체 기판(200)이 제공된다. 상기 디지털 회로 영역(D) 내에 상기 아날로그 회로 영역(A)이 배치된다. 상기 아날로그 회로 영역(A)의 가장자리를 둘러싸는 소자분리막(220)이 제공된다. 상기 소자분리막(220)의 측면과 바닥면에 도전 영역(210)이 제공된다. 상기 반도체 기판(200) 상에 본딩 패드들(230)과 접지 패드(235)가 제공된다. 상기 접지 패드(235)에 접지 전압이 인가될 수 있다. 상기 도전 영역(210)은 상기 도전 패턴(232)에 의하여 상기 반도체 기판(200) 상의 접지 패드(235)와 전기적으로 연결될 수 있다. 상기 소자분리막(220) 및 상기 도전 영역(210)에 의하여 상기 아날로그 회로 영역(A)으로 유입되는 노이즈가 흡수되어 제거될 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 5를 참조하면, 디지털 회로 영역(D)과 아날로그 회로 영역(A)을 포함하는 반도체 기판(300)이 제공된다. 상기 디지털 회로 영역(D)의 가장자리를 둘러싸는 소자분리막(320)이 제공된다. 상기 소자분리막(320)의 측면과 바닥면에 도전 영역(310)이 제공된다. 상기 반도체 기판(300) 상에 본딩 패드들(330)과 접지 패 드(335)가 제공된다. 상기 접지 패드(335)에 접지 전압이 인가될 수 있다. 상기 도전 영역(310)은 상기 도전 패턴(332)에 의하여 상기 반도체 기판(300) 상의 접지 패드(335)와 전기적으로 연결될 수 있다. 상기 소자분리막(320) 및 상기 도전 영역(310)에 의하여 상기 디지털 회로 영역(D)으로부터 방출되는 노이즈가 흡수되어 제거될 수 있다.
도 6a 내지 6d는 본 발명의 일 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.
도 6a를 참조하면, 디지털 회로 영역과 아날로그 회로 영역을 포함하는 반도체 기판(100)이 준비된다. 상기 반도체 기판(100) 상에 마스크 패턴(105)이 제공된다. 상기 마스크 패턴(105)은 상기 반도체 기판(100) 상의 패드 산화막 패턴(102), 상기 패드 산화막 패턴(102) 상의 실리콘 질화막 패턴(103) 및 상기 실리콘 질화막 패턴(103) 상의 포토 레지스트 패턴(104)을 포함할 수 있다. 상기 마스크 패턴(105)이 가지는 개구부(opening,106)는 디지털 회로 영역과 아날로그 회로 영역의 경계에 위치할 수 있다.
도 6b를 참조하면, 상기 마스크 패턴(105)을 마스크로 식각 공정을 진행하여 상기 반도체 기판(100)에 트렌치(107)가 형성된다. 상기 트렌치(107)의 측면 및 바닥면에 라이너 산화막(122)이 형성된다. 상기 라이너 산화막(122)은 열 산화 공정으로 형성될 수 있다. 상기 라이너 산화막(122)은 상기 반도체 기판(100)의 식각 손상을 치유하며, 이온 주입 공정에서 스크린 산화막으로서 기능할 수 있다. 상기 트렌치(107)의 측면 및 바닥면에 불순물 영역(110a)이 형성된다. 상기 불순물 영 역(110a)을 형성하는 것은 상기 트렌치(107)의 바닥면에 상기 마스크 패턴(105)을 마스크로 이온 주입 공정을 진행하여 제 1 불순물 영역(112a)을 형성하는 것 그리고 상기 트렌치(107)의 측면에 상기 마스크 패턴(105)을 마스크로 경사 이온 주입 공정을 진행하여 제 2 불순물 영역(114a)을 형성하는 것을 포함할 수 있다.
도 6c를 참조하면, 상기 포토 레지스트 패턴(104)이 제거된다. 상기 라이너 산화막(122) 및 상기 실리콘 질화막 패턴(103) 상에 라이너 질화막(124)이 형성된다. 상기 라이너 질화막(124)은 화학 기상 증착 방법으로 형성될 수 있다. 상기 트렌치(107)를 채우는 갭필 절연막(126)이 형성된다. 상기 갭필 절연막(126)은 고밀도 플라즈마 화학 기상 증착 방법으로 형성될 수 있다. 이에 의하여, 소자 분리막(120)은 상기 라이너 산화막(122), 상기 라이너 질화막(124) 및 상기 갭필 절연막(126)을 포함할 수 있다.
도 6d를 참조하면, 상기 실리콘 질화막 패턴(103) 및 상기 패드 산화막 패턴(102)이 제거된다. 상기 불순물 영역(110)과 연결되도록 도전 패턴(132)이 형성될 수 있다. 상기 도전 패턴(132)은 반도체 기판(100) 상의 금속막이거나 이온 주입 공정으로 형성된 불순물 영역일 수 있다. 상기 반도체 기판(100) 상에, 상기 도전 패턴(132)과 접하는 접지 패드(135)가 형성된다. 상기 접지 패드(135)에 접지 전압이 인가될 수 있다. 상기 소자분리막(120), 상기 불순물 영역(110) 및 상기 접지 전압에 의하여, 상기 디지털 회로 영역에서 발생하는 노이즈가 흡수되어 제거될 수 있다.
도 7a 내지 7d는 본 발명의 다른 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.
도 7a를 참조하면, 디지털 회로 영역과 아날로그 회로 영역을 포함하는 반도체 기판(100)이 준비된다. 상기 반도체 기판(100) 상에 마스크 패턴(105)이 제공된다. 상기 마스크 패턴(105)은 상기 반도체 기판(100) 상의 패드 산화막 패턴(102), 상기 패드 산화막 패턴(102) 상의 실리콘 질화막 패턴(103) 및 상기 실리콘 질화막 패턴(103) 상의 포토 레지스트 패턴(104)을 포함할 수 있다. 상기 마스크 패턴(105)이 가지는 개구부(opening,106)는 디지털 회로 영역과 아날로그 회로 영역의 경계에 위치할 수 있다.
도 7b를 참조하면, 상기 마스크 패턴(105)을 마스크로 식각 공정을 진행하여 상기 반도체 기판(100)에 트렌치(107)가 형성된다. 상기 트렌치(107)의 측면 및 바닥면에 금속막(108)이 형성된다.
도 7c를 참조하면, 상기 반도체 기판(100)에 열처리 공정을 진행하여 금속 실리사이드막(110b)이 형성된다. 상기 반도체 기판(100)과 반응하지 않은 금속막(108)이 제거될 수 있다. 상기 금속 실리사이드막(110b)이 금속 패턴으로 정의될 수 있다. 상기 트렌치(107)를 채우는 소자분리막(120)이 형성된다. 상기 소자분리막(120)은 고밀도 플라즈마 화학 기상 증착 방법으로 형성될 수 있다.
도 7d를 참조하면, 상기 반도체 기판(100)에 상기 금속 패턴(110b)과 연결되는 도전 패턴(132)이 형성된다. 상기 반도체 기판(100) 상에, 상기 도전 패턴(132)과 접하는 접지 패드(135)가 형성된다. 상기 접지 패드(135)에 접지 전압이 인가될 수 있다. 상기 소자분리막(120), 상기 금속 패턴(110b) 및 상기 접지 전압에 의하 여, 상기 디지털 회로 영역에서 발생하는 노이즈가 흡수되어 제거될 수 있다.
본 발명의 실시예에 따르면, 디지털 회로 영역과 아날로그 회로 영역의 경계에 소자분리막 및 도전 영역이 형성된다. 상기 도전 영역에 접지 전압이 인가됨으로써, 디지털 회로 영역에서 발생하는 노이즈가 흡수되어 제거될 수 있다. 이에 따라, 아날로그 회로 영역의 신호 특성이 향상될 수 있다.

Claims (16)

  1. 디지털 회로 영역과 아날로그 회로 영역을 포함하는 반도체 기판;
    상기 디지털 회로 영역과 상기 아날로그 회로 영역의 경계에 제공되는 소자분리막;
    상기 소자분리막의 측면과 바닥면에 인접하는 도전 영역; 및
    상기 도전 영역과 전기적으로 연결되며, 접지 전압이 인가되는 접지 패드를 포함하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 도전 영역은 상기 소자분리막에 접하는 상기 반도체 기판에 제공되는 불순물 영역을 포함하는 반도체 소자.
  3. 청구항 2에 있어서,
    상기 불순물 영역은 붕소를 포함하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 도전 영역은 금속 패턴을 포함하는 반도체 소자.
  5. 청구항 4에 있어서,
    상기 금속 패턴은 금속 실리사이드를 포함하는 반도체 소자.
  6. 청구항 4에 있어서,
    상기 금속 패턴은 상기 소자분리막과 상기 반도체 기판 사이에 개재되는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 소자분리막은 상기 아날로그 회로 영역의 가장자리를 둘러싸는 반도체 소자.
  8. 청구항 1에 있어서,
    상기 소자분리막은 상기 디지털 회로 영역의 가장자리를 둘러싸는 반도체 소자.
  9. 청구항 1에 있어서,
    상기 소자분리막은 상기 반도체 기판과 접하는 라이너 산화막 및 상기 라이너 산화막 상의 라이너 질화막을 포함하는 반도체 소자.
  10. 디지털 회로 영역과 아날로그 회로 영역을 포함하는 반도체 기판을 준비하는 것;
    상기 반도체 기판 상에 마스크 패턴을 형성하는 것;
    상기 마스크 패턴을 마스크로 상기 반도체 기판에 식각 공정을 진행하여 상기 디지털 회로 영역과 상기 아날로그 회로 영역의 경계에 트렌치를 형성하는 것;
    상기 트렌치의 측면 및 바닥면에 도전 영역을 형성하는 것;
    상기 트렌치를 채우는 소자분리막을 형성하는 것; 그리고
    상기 반도체 기판 상에, 상기 도전 영역과 연결되는 접지 패드를 형성하는 것을 포함하는 반도체 소자의 형성방법.
  11. 청구항 10에 있어서,
    상기 도전 영역을 형성하는 것은:
    상기 트렌치의 바닥면에 상기 마스크 패턴을 마스크로 이온 주입 공정을 진행하여 제 1 불순물 영역을 형성하는 것; 그리고
    상기 트렌치의 측면에 상기 마스크 패턴을 마스크로 경사 이온 주입 공정을 진행하여 제 2 불순물 영역을 형성하는 것을 포함하는 반도체 소자의 형성방법.
  12. 청구항 11에 있어서,
    상기 소자 분리막을 형성하는 것은:
    상기 트렌치 상에 라이너 산화막을 형성하는 것; 그리고
    상기 라이너 산화막 상에 라이너 질화막을 형성하는 것을 포함하는 반도체 소자의 형성방법.
  13. 청구항 10에 있어서,
    상기 도전 영역은 금속 패턴으로 형성되되,
    상기 금속 패턴을 형성하는 것은:
    상기 트렌치 상에 금속막을 형성하는 것; 그리고
    상기 반도체 기판에 열처리 공정을 진행하여 금속 실리사이드막을 형성하는 것을 포함하는 반도체 소자의 형성방법.
  14. 청구항 10에 있어서,
    상기 트렌치는 상기 아날로그 회로 영역의 가장자리를 둘러싸도록 형성되는 반도체 소자의 형성방법.
  15. 청구항 10에 있어서,
    상기 트렌치는 상기 디지털 회로 영역의 가장자리를 둘러싸도록 형성되는 반도체 소자의 형성방법.
  16. 청구항 10에 있어서,
    상기 마스크 패턴은:
    상기 반도체 기판 상의 패드 산화막 패턴;
    상기 패드 산화막 패턴 상의 실리콘 질화막 패턴; 및
    상기 실리콘 질화막 패턴 상의 포토 레지스트 패턴을 포함하는 반도체 소자의 형성방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10231344B2 (en) 2007-05-18 2019-03-12 Applied Nanotech Holdings, Inc. Metallic ink
US9730333B2 (en) 2008-05-15 2017-08-08 Applied Nanotech Holdings, Inc. Photo-curing process for metallic inks
EP2412007B1 (en) 2009-03-27 2020-07-22 Ishihara Chemical Co., Ltd. Buffer layer to enhance photo and/or laser sintering
WO2014011578A1 (en) 2012-07-09 2014-01-16 Applied Nanotech Holdings, Inc. Photosintering of micron-sized copper particles
JP6369191B2 (ja) * 2014-07-18 2018-08-08 セイコーエプソン株式会社 回路装置、電子機器、移動体及び無線通信システム

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4549927A (en) * 1984-06-29 1985-10-29 International Business Machines Corporation Method of selectively exposing the sidewalls of a trench and its use to the forming of a metal silicide substrate contact for dielectric filled deep trench isolated devices
JPS6376423A (ja) 1986-09-19 1988-04-06 Toshiba Corp 半導体装置の製造方法
JPH03148852A (ja) * 1989-11-06 1991-06-25 Fujitsu Ltd 半導体装置
JP3077592B2 (ja) 1996-06-27 2000-08-14 日本電気株式会社 デジタル回路とアナログ回路が混在する半導体集積回路装置およびその製造方法
KR100372072B1 (ko) * 2000-03-27 2003-02-14 가부시끼가이샤 도시바 반도체 장치와 그의 제조 방법
JP2003037172A (ja) 2001-07-23 2003-02-07 Niigata Seimitsu Kk アナログ・デジタル混載集積回路
KR20030059474A (ko) 2001-12-29 2003-07-10 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR100865235B1 (ko) * 2002-06-29 2008-10-23 매그나칩 반도체 유한회사 시스템 온 칩 및 그 제조방법
US6949445B2 (en) * 2003-03-12 2005-09-27 Micron Technology, Inc. Method of forming angled implant for trench isolation
US7145211B2 (en) * 2004-07-13 2006-12-05 Micrel, Incorporated Seal ring for mixed circuitry semiconductor devices
US7492018B2 (en) * 2004-09-17 2009-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Isolating substrate noise by forming semi-insulating regions

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