KR100383504B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100383504B1
KR100383504B1 KR10-2000-0068722A KR20000068722A KR100383504B1 KR 100383504 B1 KR100383504 B1 KR 100383504B1 KR 20000068722 A KR20000068722 A KR 20000068722A KR 100383504 B1 KR100383504 B1 KR 100383504B1
Authority
KR
South Korea
Prior art keywords
pattern
oxide film
region
dummy
semiconductor device
Prior art date
Application number
KR10-2000-0068722A
Other languages
English (en)
Other versions
KR20010060349A (ko
Inventor
도미따가즈오
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20010060349A publication Critical patent/KR20010060349A/ko
Application granted granted Critical
Publication of KR100383504B1 publication Critical patent/KR100383504B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

반도체 기판(12)의 소자 분리에 트렌치형 분리 산화막(13)을 이용한 반도체 장치에 있어서, 분리 산화막(13a)을 CMP법으로 연마할 때의 연마 속도의 균일성을 향상시켜 표면 평탄성이 양호한 반도체 장치를 얻는다.
분리 영역(10) 내에 더미의 액티브 영역으로 되는 대소 2종류의 더미 패턴(11)을 설치하고, 실제 패턴(9)으로부터 먼 위치에 큰 더미 패턴(11b)을 배치하고, 실제 패턴(9) 주변에 생긴 간극에 작은 더미 패턴(11a)을 규칙적으로 배열하여 배치한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF PRODUCING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 집적 회로 장치에서의 분리 산화막과 이 분리 산화막으로 둘러싸인 전기적 액티브 영역의 패턴에 관한 것이다.
최근, 반도체 집적 회로 장치에서는 소자의 미세화, 고집적화에 따라 그 디자인룰이 점점 더 미세해지고, 프로세스에 있어서도 대단히 복잡해지고 있다. 특히, 소자간 분리에서는 미세화에 적합한 트렌치형 분리 산화막이 넓리 이용되도록 되고, 전기적 액티브 디바이스 영역의 성능을 손상하지 않고, 분리 산화막을 트렌치 내에 양호하게 매립하여 신뢰성 좋게 CMP법에 의한 연마를 행하는 것이 매우 중요하다.
도 9는 종래의 반도체 장치의 소자 분리 형성 후의 평면도이다. 도면에 도시한 바와 같이, 소자가 형성되는 전기적 액티브 디바이스 영역의 패턴(1)[이하, 실제 패턴(1)으로 칭한다]이 분리 영역(2)으로 둘러싸여 배치된다. 특히, 참조 부호 1a는 전기적 액티브 디바이스 영역의 미세 폭 패턴[이하, 미세 실제 패턴(1a)으로 칭한다]이다.
도 10은 도 9에 도시한 종래의 반도체 장치의 소자 분리 형성 후의 단면도이다. 도 10의 (a)는 도 9의 A9-A9선에 있어서의 단면도이며 비교적 넓은 분리 영역(2)을 나타내는 것, 도 10의 (b)는 도 9의 B9-B9선에 있어서의 단면도이며 분리 영역(2)에 양측을 삽입한 미세 실제 패턴(1a)을 나타내는 것이다.
반도체 장치에 있어서의 소자 분리는 먼저 반도체 기판(3) 상에 하층(underlayer) 산화막(4), 질화막(5)을 순차 형성한다. 그 후, 분리 영역(2)이되는 영역의 질화막(5)을 선택적으로 에칭 제거한 후, 질화막(5) 마스크를 이용하여 반도체 기판(3)을 에칭함으로써 트렌치(6)를 소정의 깊이로 형성한다. 계속해서, 트렌치(6) 내를 매립하여 전면에 분리 산화막(7)을 형성한 후, CMP법에 의해 분리 산화막(7)을 연마하여 질화막(5) 상의 분리 산화막(7)을 제거하고 트렌치(6) 내에만 잔존시켜, 트렌치형 분리 산화막(7a)을 형성한다. 또, 질화막(5) 및 하층 산화막(4)은 소자 분리 후에 제거한다.
종래의 반도체 장치에서는 CMP법을 이용한 연마에 의해 질화막(5) 상의 분리 산화막(7)을 제거하지만, 질화막(5)의 연마 속도는 느리기 때문에 질화막(5)의 형성 영역의 주변에서는 질화막(5)의 영향으로 연마 속도가 감소한다. 반대로, 도 10의 (a)에 도시한 바와 같은 넓은 분리 영역(2)[트렌치형 분리 산화막(7a)]에서는 연마 속도가 빨라지고, 특히 중앙부에서 디싱(dishing)에 의한 막 두께의 함몰(sink)이 발생한다. 이 때문에 표면의 평탄성이 나빠지게 되고, 후속 공정에서 리소그래피 기술을 이용한 패터닝을 양호하게 행할 수 없다고 하는 문제점이 있었다.
또한, 도 10의 (b)에 도시한 바와 같이, 넓은 분리 영역(2)[트렌치형 분리 산화막(7a)]에 미세 실제 패턴(1a)이 삽입되어 있는 경우, 도 11에 도시한 바와 같이 트렌치형 분리 산화막(7a)에서 연마 속도가 빠르기 때문에, 오버폴리싱(overpolishing)에 의해 미세 실제 패턴(1a)의 질화막(5)의 일부 혹은 전부를 연마시키는 경우도 있었다. 이에 따라, 트렌치형 분리 산화막(7a)의 막 두께의 함몰이 더욱 커지게 되어, 예를 들면, 트랜지스터 특성에 있어서의 역내로우효과에 의한 임계치의 저하나, 누설 전류의 증대 등 소자의 전기적 특성의 열화를 초래한다고 하는 문제점이 있었다.
상기한 바와 같은 문제점을 개선하기 위해서, 종래부터 더미의 액티브 영역이 되는 더미 패턴을 분리 영역(2) 내에 설치하여 CMP법에 의한 연마 속도의 균일성의 향상을 도모하는 것이 있었다.
도 12 및 도 13은 종래의 반도체 장치의 개선예를 나타내는 평면도이고, 도 9에서 도시한 반도체 장치의 분리 영역(2)에 더미 패턴(8 : 더미의 액티브 영역)을 배치한 것이다. 도 12에서는 비교적 작은 더미 패턴(8a)을, 도 13에서는 비교적 큰 더미 패턴(8b)을 분리 영역(2) 내에 매립하도록 배치하였다.
CMP법에 의한 분리 산화막(7) 연마 때, 도 12에서 도시한 경우에는 작은 더미 패턴(8a)이 밀집한 영역에서 연마 속도가 늦어지고, 단면도인 도 14에 도시한 바와 같이 언더폴리싱(underpolishing)에 의해 더미 패턴(8a)의 질화막(5) 상에 분리 산화막(7)이 잔존하는 경우가 있다. 이러한 경우에는 분리 산화막(7)뿐만 아니라 하층의 질화막(5) 및 하층 산화막(4)도 그 후의 제거 공정에서 제거되지 않고서 잔존하여 현저하게 표면 평탄성을 손상하고 후속 공정에서의 패터닝이 곤란해진다.
또한, 도 13에서 도시한 경우에는 더미 패턴(8b)이 크기 때문에, 실제 패턴(1)의 주변에서 배치할 수 없는 영역이 있다. 특히, 미세 실제 패턴(1a)의 주변에 더미 패턴(8b)이 없는 경우, B13-B13선에 있어서의 단면도는 도 10의 (b)와 마찬가지이고, 트렌치형 분리 산화막(7a)에서 연마 속도가 빠르기 때문에 오버폴리싱에 의해 미세 실제 패턴(1a)의 질화막(5)의 일부 혹은 전부를 연마하게 되는 경우가 있었다(도 11 참조). 이에 따라, 상술한 바와 같이 트렌치형 분리 산화막(7a)의 막 두께의 함몰이 더욱 커져 소자의 전기적 특성의 열화를 초래한다.
본 발명은 상기한 바와 같은 문제점을 해소하기 위해서 이루어진 것으로써, 분리 영역에 트렌치형 분리 산화막을 형성하여 소자 분리하는 반도체 장치에 있어서, 분리 산화막을 CMP법을 이용하여 연마할 때, 연마 속도의 균일성을 향상시켜 오버폴리싱이나 언더폴리싱을 억제하고, 표면 평탄성이 양호한 신뢰성이 높은 반도체 장치를 얻는 것을 목적으로 한다.
본 발명에 따른 반도체 장치는 반도체 기판에 전기적 액티브 디바이스 영역과, CMP법을 이용하여 표면 연마한 트렌치형 분리 산화막으로 이루어지는 분리 영역이 형성된 장치 구성에 있어서, 상기 트렌치형 분리 산화막 패턴이 소정의 폭을 초과하여 커지지 않도록 상기 트렌치형 분리 산화막 패턴으로 둘러싸인 더미의 액티브 영역이 되는 면적이 다른 복수종의 더미 패턴을 상기 분리 영역에 구비하고, 상기 더미 패턴을 상기 전기적 액티브 디바이스 영역의 패턴과의 위치 관계에 따라서 면적을 설정하여 규칙적으로 배열한 것이다.
또한 본 발명에 따른 반도체 장치는 전기적 액티브 디바이스 패턴의 먼 위치에서부터 상기 패턴을 향해서 비교적 큰 더미 패턴을 배치하고, 상기 전기적 액티브 디바이스 패턴 주변에 생긴 간극에 비교적 작은 더미 패턴을 삽입하여 배치한 것이다.
또한 본 발명에 따른 반도체 장치는 전기적 액티브 디바이스 패턴 주위에는비교적 작은 면적의 더미 패턴을 배치하고, 이들의 주위에 또한 비교적 큰 면적의 더미 패턴을 배치한 것이다.
또한 본 발명에 따른 전기적 액티브 디바이스의 미세 폭 패턴의 양측에 트렌치형 분리 산화막 패턴을 통해 더미 패턴이 배치되고, 상기 트렌치형 분리 산화막 패턴의 폭은 상기 미세 폭 패턴의 약 1 내지 10배이다.
또한 본 발명에 따른 반도체 장치의 제조 방법은 반도체 기판 상에 산화막을 통해 질화막을 형성한 후, 분리 영역 내의 소정의 영역에 소정의 깊이의 트렌치를 형성하고, 상기 분리 영역 내에 상기 트렌치 영역과 더미 패턴이 되는 더미의 액티브 영역을 형성하는 제1 공정과, 상기 트렌치를 매립하여 전면에 분리 산화막을 피착하는 제2 공정과, 소정의 패턴 치수보다도 큰 상기 더미 패턴 영역 상의 상기 분리 산화막을 상기 패턴 단부 영역을 소정의 폭으로 잔존시켜 선택적으로 에칭하는 제3 공정과, CMP법에 의해 상기 질화막 상의 상기 분리 산화막을 연마하여 제거하는 제4 공정을 포함하는 것이다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 평면도.
도 2는 본 발명의 실시예 1에 따른 반도체 장치의 단면도.
도 3은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 4는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 5는 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 6은 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 7은 본 발명의 실시예 3에 따른 반도체 장치의 평면도.
도 8은 도 7의 단면도.
도 9는 종래의 반도체 장치의 평면도.
도 10은 종래의 반도체 장치의 단면도.
도 11은 종래의 반도체 장치의 문제점을 나타내는 단면도.
도 12는 종래의 다른 예에 따른 반도체 장치의 평면도.
도 13은 종래의 다른 예에 따른 반도체 장치의 평면도.
도 14는 도 12에 도시한 반도체 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
9 : 전기적 액티브 디바이스 영역
9a : 전기적 액티브 디바이스의 미세 폭 패턴으로서의 미세 실제 패턴
10 : 분리 영역
11 : 더미 패턴
11a : 작은 더미 패턴
11b : 큰 더미 패턴
12 : 반도체 기판
13 : 트렌치형 분리 산화막
13a, 13d : 분리 산화막
13b, 13e : 단부(분리 산화막)
14 : 하층 산화막
15 : 질화막
16 : 트렌치
실시예 1.
이하, 본 발명의 실시예 1을 도면에 의해서 설명한다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 평면도, 도 2의 (a)는 도 1의 A1-A1선에 있어서의 단면도, 도 2의 (b)는 도 1의 B1-B1선에 있어서의 단면도이다. 도면에 있어서, 참조 부호 9는 소자가 형성되는 전기적 액티브 디바이스 영역의 패턴[ 이하, 실제 패턴(9)으로 칭한다]으로, 분리 영역(10)으로 둘러싸여 배치된다. 특히, 참조 부호 9a는 전기적 액티브 디바이스 영역의 미세 폭 패턴[이하, 미세 실제 패턴(9a)으로 칭한다]이다. 참조 부호 11은 분리 영역(10) 내에 배치된 더미의 액티브 영역이 되는 더미 패턴이고, 참조 부호 11a는 비교적 작은 더미 패턴, 참조 부호 11b는 비교적 큰 더미 패턴이다. 또한, 참조 부호 12는 반도체 기판, 참조 부호 13은 트렌치형 분리 산화막이다.
도면에 도시한 바와 같이, 실제 패턴(9)을 둘러싸는 분리 영역(10) 내에 면적이 다른 두종류의 더미 패턴(11; 11a, 11b)을 배치한다. 이 더미 패턴(11)의 배치 방법은 우선, 실제 패턴(9)으로부터 멀리 떨어진 영역에서부터 큰 더미 패턴(11b)을 매립하도록 규칙적으로 배열시켜 실제 패턴(9)의 가까이까지 배치한다. 예를 들면, 18㎛ 사각형(square)의 더미 패턴(11b)을 20㎛ 피치로 어레이한다.
실제 패턴(9)의 주변에서 큰 더미 패턴(11b)을 배치할 수 없는 간극 영역에 작은 더미 패턴(11a)을 삽입하고, 규칙적으로 배열시켜 배치한다. 예를 들면, 3㎛ 사각형의 더미 패턴(11a)를 5㎛ 피치로 어레이한다.
이러한 반도체 장치의 소자 분리 공정을 도 3, 도 4를 이용하여 설명한다. 도 3은 도 2의 (a)에 대응하는 부분, 도 4는 도 2의 (b)에 대응하는 부분의 공정을 각각 나타내는 단면도이다.
우선, 예를 들면 10Ω·㎝의 비저항을 갖는 p형 단결정 실리콘 등으로 이루어지는 반도체 기판(12) 상에 하층 산화막(14)을, 예를 들면 약 10㎚의 막 두께로 형성하고, 또한 질화막(15)을 약 0.1㎛의 막 두께로 형성한다. 그 후, 실제패턴(9)과 더미 패턴(11)과의 액티브 영역(9, 11)을 제외한 영역의 질화막(15)을 선택적으로 에칭 제거한 후, 질화막(15) 마스크를 이용하여 반도체 기판(12)을 약 0.3㎛의 깊이까지 에칭함으로써 트렌치(16)를 형성한다. 계속해서, 트렌치(16) 내를 매립하여 전면에 HDP(고밀도 플라즈마) 산화막으로 이루어지는 분리 산화막(13a)을, 예를 들면 약 0.4㎛의 막 두께로 피착한 후, 소정의 패턴 치수보다 큰 액티브 영역(9, 11)의 분리 산화막(13a)을 에칭하기 위한 레지스트 패턴(17)을 분리 산화막(13a) 상에 형성한다. 이 레지스트 패턴(17)은 대상이 되는 액티브 영역(9, 11)보다, 예를 들면 약 1.5㎛ 언더사이징(undersizing)하여 형성한다(도 3의 (a), 도 4의 (a)).
다음에, 레지스트 패턴(17)을 마스크로 하여 분리 산화막(13a)을 질화막(15)에 도달할 때까지 에칭하여 개구한다. 이에 따라, 비교적 넓은 액티브 영역(9, 11), 즉, 큰 더미 패턴(11b) 및 비교적 넓은 실제 패턴(9)의 영역 상의 분리 산화막(13a)은 중앙부가 개구되어 단부(13b)만이 잔존한다. 이 때의 에칭은 드라이 에칭이라도 웨트 에칭이라도 좋다. 또, 미세 실제 패턴(9a) 상에 형성되는 HDP 산화막(13c)은 도면에 도시한 바와 같이 작은 삼각형 형태로 되고, 예를 들면, DRAM부의 메모리셀 등의 미세 실제 패턴(9a)의 밀집 영역에 있어서도 작은 삼각형 형태의 다수의 HDP 산화막(13c)이 밀집하는 상태가 된다(도 3의 (b), 도 4의 (b)).
다음에 CMP법에 의해 분리 산화막(13a)을 연마하여 질화막(15) 상의 분리 산화막(13a)을 제거하고 트렌치(16) 내에만 잔존시켜 트렌치형 분리 산화막(13)을 형성한다(도 3의 (c), 도 4의 (c)).
다음에, 질화막(15), 하층 산화막(14)을 순차 웨트 에칭에 의해 제거하고, 소정의 처리를 실시하여 도 2의 (a), 도 2의 (b)에서 도시한 소자 분리가 완성된다.
이 실시예에서는 실제 패턴(9)으로부터 떨어진 영역으로부터 큰 더미 패턴(11b)을 매립하도록 규칙적으로 배열시켜 배치하고, 실제 패턴(9)의 주변에서 큰 더미 패턴(11b)을 배치할 수 없는 간극 영역에 작은 더미 패턴(11a)을 삽입하여 규칙적으로 배열시켜 배치하였기 때문에, 트렌치형 분리 산화막(13)의 폭이 소정의 폭을 초과하여 커지지 않는다. 이 때문에, CMP법에 의한 분리 산화막(13a)을 연마할 때, 연마 속도가 빨라지는 것이 억제되고, 디싱(dishing)에 의한 막 두께의 함몰을 방지할 수 있다.
또한, 미세 실제 패턴(9a)의 양측의 트렌치형 분리 산화막(13)의 폭도 작은 더미 패턴(11a)을 삽입함으로써 좁게 억제되기 때문에, 오버폴리싱에 의해 미세 실제 패턴(9a)의 질화막(15)이 연마되는 것을 방지할 수 있고, 인접하는 트렌치형 분리 산화막(13a)의 막 두께의 함몰도 방지할 수 있어 트랜지스터 특성에 있어서의 역내로우 효과에 의한 임계치의 저하나, 누설 전류의 증대 등 소자의 전기적 특성의 열화를 초래하는 일이 없게 된다. 이러한 미세 실제 패턴(9a)의 양측의 트렌치형 분리 산화막(13)의 폭은 미세 실제 패턴(9a)의 1 내지 10배 정도가 바람직하고, CMP법에 의한 연마 속도의 균일성이 향상되어 상기한 바와 같은 효과가 확실하게 얻어진다.
또한, 큰 더미 패턴(11b)과 작은 더미 패턴(11a)을 배치함으로써, 작은 더미패턴(11a)이 밀집한 영역이 없어지고, CMP법에 의한 연마 속도의 균일성이 향상되기 때문에, 언더폴리싱에 의해 질화막(15) 상에 분리 산화막(13a)이 잔존하는 것을 방지할 수 있다. 큰 더미 패턴(11b) 및 비교적 넓은 실제 패턴(9)의 영역 상의 분리 산화막(13a)은 CMP법에 의한 연마 공정 전에 미리 에칭(프리 에칭)하여 중앙부를 개구하고 있기 때문에, 용이하게 연마할 수 있어 언더폴리싱에 의한 문제는 없다.
또한, 전체 면적에 대한 더미 패턴(11)의 배치에 의해 액티브 영역(9, 11)의 분리 산화막(13a)과 합쳐진 면적 점유율은 5할 내지 8할 정도의 범위로 실제 패턴(9)이 밀집한 영역과 동등한 정도로 할 수 있다. 이에 따라, CMP법에 의한 연마 속도는 반도체 기판(12)의 면내 전체에 있어서 균일성이 더욱 향상된다.
상술한 바와 같이, 이 실시예에서는 소자 분리 시 분리 산화막(13a)의 CMP법에 의한 연마를 행할 때, 연마 속도의 균일성이 향상되기 때문에 표면 평탄성이 양호하고 신뢰성이 높은 반도체 장치가 얻어진다.
또, 더미 패턴(11)의 치수는 작은 더미 패턴(11a)이 실제 패턴(9)의 최소 치수의 1 내지 100배 정도, 큰 더미 패턴(11b)이 실제 패턴(9)의 최소 치수의 10 내지 1000배 정도의 범위에서 적절하게 설정하여 이용하고, 직사각형 패턴에 한하지 않고 띠형(strap), 갈고리형(hook), 혹은 라인 그리고 스페이스 형상이라도 좋지만, 프로세스 제어가 용이한 규칙적으로 배열된 것으로 한다.
또한, 분리 산화막(13a)의 프리 에칭 마스크가 되는 레지스트 패턴(17)은 액티브 영역보다 약 1.5㎛의 언더사이징으로 하였지만, 언더사이징량은 이것에 한하는 것이 아니라 프리 에칭 후에 액티브 영역의 단부에 분리 산화막(13a)이 잔존하면 좋다.
또한, 분리 산화막(13a)의 프리 에칭은 질화막(15) 표면에 도달할 때까지로 하였지만, 도달하기 전에 프리 에칭을 종료하고 그 후의 CMP법에 의한 연마 공정 에서 조정하여도 좋다.
실시예 2.
다음에, 상기 실시예 1에 따른 도 1 및 도 2에서 도시한 반도체 장치의 소자 분리 구조를 분리 산화막에 TEOS 산화막을 이용하여 형성한 것에 관해서, 도 5, 도 6에 기초하여 이하에 설명한다.
도 5는 도 2의 (a)에 대응하는 부분, 도 6은 도 2의 (b)에 대응하는 부분의 소자 분리 공정을 각각 나타내는 단면도이다.
우선, 상기 실시예 1과 마찬가지로 반도체 기판(12) 상에 하층 산화막(14), 또한 질화막(15)을 형성한 후, 실제 패턴(9)과 더미 패턴(11)과의 액티브 영역(9, 11)을 제외한 영역의 질화막(15)을 선택적으로 에칭 제거하고, 질화막(15) 마스크를 이용하여 반도체 기판(12)에 트렌치(16)를 형성한다.
계속해서, 트렌치(16) 내를 매립하여 전면에 TEOS 산화막으로 이루어지는 분리 산화막(13d)을 피착한 후, 레지스트 패턴(17a)을 분리 산화막(13d) 상에 형성한다. 이 레지스트 패턴(17a)은 소정의 패턴 치수보다 큰 액티브 영역(9, 11), 및 예를 들면 DRAM부의 메모리셀 등, 미세 실제 패턴(9a)이 밀집한 영역의 분리 산화막(13d)을 에칭하기 위한 마스크 패턴으로서 형성되고, 대상이 되는 영역보다 예를들면 약 1.5㎛ 언더사이징하여 형성한다(도 5의 (a), 도 6의 (a)).
다음에, 레지스트 패턴(17a)을 마스크로서 분리 산화막(13d)을 질화막(15) 표면이 노출되지 않은 소정의 깊이까지 에칭하여 개구한다. 이에 따라, 비교적 넓은 액티브 영역(9, 11), 즉, 큰 더미 패턴(11b), 비교적 넓은 실제 패턴(9) 및 미세 실제 패턴(9a)의 밀집 영역의 분리 산화막(13d)은 중앙부가 기초 질화막(15)을 노출하지 않을 정도로 개구되어 단부(13e)가 잔존한다. 이 때의 에칭은 드라이 에칭이라도 웨트 에칭라도 좋다(도 5의 (b), 도 6의 (b)).
이 후, 상기 실시예 1과 마찬가지로, CMP법에 의해 분리 산화막(13d)을 연마하여 질화막(15) 상의 분리 산화막(13d)을 제거하여 트렌치(16) 내에만 잔존시켜 트렌치형 분리 산화막(13)을 형성한다(도 5의 (c), 도 6의 (c)).
다음에, 질화막(15), 하층 산화막(14)을 순차 웨트 에칭에 의해 제거하고, 소정의 처리를 실시하여 도 2의 (a), 도 2의 (b)에서 도시한 소자 분리가 완성된다.
이 실시예에 있어서도, 상기 실시예 1과 마찬가지로 소자 분리 시 분리 산화막(13d)의 CMP법에 의한 연마를 행할 때, 연마 속도의 균일성이 향상되기 때문에 표면 평탄성이 양호하고 신뢰성이 높은 반도체 장치가 얻어진다.
또한, TEOS 산화막으로 이루어지는 분리 산화막(13d)의 프리 에칭을 비교적 넓은 액티브 영역(9, 11)뿐만 아니라 미세 실제 패턴(9a)의 밀집 영역에서도 행하는 것으로 하였다. 이것은 TEOS 산화막(13d)에서는 미세 실제 패턴(9a) 상에서도 막 두께가 감소하지 않고, 미세 실제 패턴(9a)의 밀집 영역에서는 미세 실제패턴(9a) 상의 TEOS 산화막(13d)이 인접하는 트렌치(16) 상층에도 연장되어 큰 면적이 되고, CMP법에 의한 연마 시, 언더폴리싱을 초래하기 쉽다.
실시예 3.
다음에, 본 발명의 실시예 3을 설명한다.
도 7은 본 발명의 실시예 3에 의한 반도체 장치의 평면도, 도 8의 (a)는 도 7의 A7-A7선에 있어서의 단면도, 도 8의 (b)는 도 7의 B7-B7선에 있어서의 단면도이다.
도면에 도시한 바와 같이, 실제 패턴(9)을 둘러싸는 분리 영역(10) 내에 면적이 다른 두종류의 더미 패턴(11; 11a, 11b)을 배치한다. 이 더미 패턴(11)의 배치 방법은, 우선 실제 패턴(9) 주위에 작은 더미 패턴(11a)을 규칙적으로 배열시킨다. 예를 들면, 3㎛각의 더미 패턴(11a)을 5㎛ 피치로 어레이한다.
실제 패턴(9)과 그 주위의 작은 더미 패턴(11a)의 주위에 또한 큰 더미 패턴(11b)을 매립하도록 규칙적으로 배열시켜 배치한다. 예를 들면, 18㎛ 사각형의 더미 패턴(11b)을 20㎛ 피치로 어레이한다.
이러한 반도체 장치의 소자 분리 공정은 분리 산화막에 HDP 산화막(13a)을 이용한 경우에는 상기 실시예 1과 마찬가지이고(도 3, 도 4 참조), 또한, 분리 산화막에 TEOS 산화막(13d)을 이용한 경우에는 상기 실시예 2와 마찬가지로(도 5, 도 6 참조) 행한다.
이 실시예에서는 실제 패턴(9) 주위에 작은 더미 패턴(11a)을 배치하고, 또한 그 주위에 큰 더미 패턴(11b)을 규칙적으로 배열시켜 배치하였기 때문에, 트렌치형 분리 산화막(13)의 폭이 소정의 폭을 초과하여 커지지 않는다. 이 때문에, 상기 실시예 1 및 실시예 2와 마찬가지로 CMP법에 의한 분리 산화막(13a, 13d)을 연마할 때, 연마 속도가 빠르게 되는 것이 억제되어 디싱(dishing)에 의한 막 두께의 함몰을 방지할 수 있다.
또한, 미세 실제 패턴(9a)의 양측 트렌치형 분리 산화막(13)의 폭도 주위에 작은 더미 패턴(11a)이 배치되기 위해 좁게 억제되기 때문에, 오버폴리싱에 의해 미세 실제 패턴(9a)의 질화막(15)이 연마되는 것을 방지할 수 있고, 소자의 전기적 특성의 열화를 초래하지 않게 된다. 또한, 큰 더미 패턴(11b)과 작은 더미 패턴(11a)을 배치함으로써, 작은 더미 패턴(11a)이 밀집한 영역이 없어지므로 언더폴리싱도 방지할 수 있다. 큰 더미 패턴(11b) 및 비교적 넓은 실제 패턴(9) 영역 상의 분리 산화막(13a, 13d)은 CMP법에 의한 연마 공정 전에 미리 에칭(프리 에칭)하여 중앙부를 개구하고 있기 때문에, 용이하게 연마할 수 있어 언더폴리싱에 의한 문제는 없다.
상술한 바와 같이, 이 실시예에 있어서도 상기 실시예 1 및 실시예 2와 마찬가지로 소자 분리 시의 분리 산화막(13a, 13d)의 CMP법에 의한 연마를 행할 때, 연마 속도의 균일성이 향상되기 때문에 표면 평탄성이 양호하고 신뢰성이 높은 반도체 장치가 얻어진다.
또, 상기 실시예 1 내지 실시예 3에서는 더미 패턴(11)은 대소 2종류의 것으로 하였지만, 3종류 이상으로 하여도 좋고, 상기 실시예 1과 같이 실제 패턴(9)으로부터 먼 위치에 가장 큰 더미 패턴(11)을 배치하고, 실제 패턴(9)을 향해서 더미패턴(11)의 면적을 서서히 작은 것을 배치하거나, 혹은, 상기 실시예 3과 같이 실제 패턴(9)의 주위에 가장 작은 더미 패턴(11)을 배치하고 먼 위치를 향해서 더미 패턴(11)의 면적을 서서히 큰 것을 배치한다.
이와 같이, 실제 패턴(9)과의 위치 관계에 의해서 더미 패턴(11)의 면적을 설정하여 배치하고 트렌치형 분리 산화막(13)의 폭이 필요 이상으로 커지는 것을 억제함으로써, CMP법에 의한 분리 산화막(13a, 13d)의 연마 때, 연마 속도의 균일성을 향상할 수 있어 표면 평탄성이 양호하고 신뢰성이 높은 반도체 장치가 얻어진다.
이상과 같이, 본 발명에 따른 반도체 장치는 트렌치형 분리 산화막 패턴이 소정의 폭을 초과하여 커지지 않도록, 상기 트렌치형 분리 산화막 패턴으로 둘러싸인 더미의 액티브 영역이 되는 면적이 다른 복수종의 더미 패턴을 분리 영역에 구비하고, 상기 더미 패턴을 전기적 액티브 디바이스 영역의 패턴과의 위치 관계에 따라서 면적을 설정하여 규칙적으로 배열하였기 때문에, CMP법에 의한 분리 산화막 연마 때, 연마 속도의 균일성을 향상시킬 수 있어 표면 평탄성이 양호하고 신뢰성이 높은 반도체 장치가 얻어진다.
또한 본 발명에 따른 반도체 장치는 전기적 액티브 디바이스의 패턴 주위에는 비교적 작은 면적의 더미 패턴을 배치하고, 이들의 주위에 또한 비교적 큰 면적의 더미 패턴을 배치하였기 때문에, 트렌치형 분리 산화막 패턴의 폭이 필요 이상으로 커지는 것이 확실하게 억제되고, CMP법에 의한 분리 산화막 연마 때, 연마 속도의 균일성을 향상시킬 수 있어 표면 평탄성이 양호하고 신뢰성이 높은 반도체 장치가 얻어진다.
또한 본 발명에 따른 반도체 장치는, 전기적 액티브 디바이스 패턴의 먼 위치에서부터 상기 패턴을 향해서 비교적 큰 더미 패턴을 배치하고, 상기 전기적 액티브 디바이스 패턴 주변에 생긴 간극에 비교적 작은 더미 패턴을 삽입하여 배치하였기 때문에, 트렌치형 분리 산화막 패턴의 폭이 필요 이상으로 커지는 것이 확실하게 억제되고, CMP법에 의한 분리 산화막 연마 때, 연마 속도의 균일성을 향상시킬 수 있어 표면 평탄성이 양호하고 신뢰성이 높은 반도체 장치가 얻어진다.
또한 본 발명에 따른 반도체 장치는 전기적 액티브 디바이스의 미세 폭 패턴 양측에 트렌치형 분리 산화막 패턴을 통해 더미 패턴이 배치되고, 상기 트렌치형 분리 산화막 패턴의 폭이 상기 미세 폭 패턴의 약 1 내지 10배이기 때문에, 소자의 전기적 특성을 열화시키지 않고 표면 평탄성이 양호하고 신뢰성이 높은 반도체 장치가 얻어진다.
또한 본 발명에 따른 반도체 장치의 제조 방법은 반도체 기판 상에 산화막을 통해 질화막을 형성한 후, 분리 영역 내의 소정의 영역에 소정의 깊이의 트렌치를 형성하고, 상기 분리 영역 내에 상기 트렌치 영역과 더미 패턴이 되는 더미의 액티브 영역을 형성하는 제1 공정과, 상기 트렌치를 매립하여 전면에 분리 산화막을 피착하는 제2 공정과, 소정의 패턴 치수보다도 큰 상기 더미 패턴 영역 상의 상기 분리 산화막을 상기 패턴 단부 영역을 소정의 폭으로 잔존시켜 선택적으로 에칭하는 제3 공정과, CMP법에 의해 상기 질화막 상의 상기 분리 산화막을 연마하여 제거하는 제4 공정을 갖기 때문에, 표면 평탄성이 양호하고 신뢰성이 높은 반도체 장치가 용이하고 확실하게 얻어진다.

Claims (3)

  1. 반도체 기판에 전기적 액티브 디바이스 영역과, CMP법을 이용하여 표면 연마한 트렌치형 분리 산화막으로 이루어지는 분리 영역이 형성된 반도체 장치에 있어서,
    상기 트렌치형 분리 산화막의 패턴이 소정의 폭을 초과하여 커지지 않도록, 면적이 다른 복수종의 더미 패턴 -상기 더미 패턴은 상기 트렌치형 분리 산화막 패턴으로 둘러싸인 더미의 액티브 영역이 됨-을 상기 분리 영역에 구비하고, 상기 더미 패턴을 상기 전기적 액티브 디바이스 영역의 패턴과의 위치 관계에 따라서 면적을 설정하여 규칙적으로 배열한 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 전기적 액티브 디바이스 패턴의 먼 위치로부터 상기 패턴을 향해서 비교적 큰 더미 패턴을 배치하고, 상기 전기적 액티브 디바이스 패턴 주변에 생긴 간극에 비교적 작은 더미 패턴을 삽입하여 배치한 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 기재된 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 산화막을 통해 질화막을 형성한 후, 분리 영역 내의 소정의 영역에 소정의 깊이의 트렌치를 형성하고, 상기 분리 영역 내에 상기 트렌치 영역과 더미 패턴이 되는 더미의 액티브 영역을 형성하는 제1 공정,
    상기 트렌치를 매립하여 전면에 분리 산화막을 피착하는 제2 공정,
    소정의 패턴 치수보다도 큰 상기 더미 패턴 영역 상의 상기 분리 산화막을, 상기 패턴 단부 영역을 소정의 폭으로 잔존시켜 선택적으로 에칭하는 제3 공정, 및
    CMP법에 의해 상기 질화막 상의 상기 분리 산화막을 연마하여 제거하는 제4 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR10-2000-0068722A 1999-12-15 2000-11-18 반도체 장치 및 그 제조 방법 KR100383504B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP35564599A JP4836304B2 (ja) 1999-12-15 1999-12-15 半導体装置
JP1999-355645 1999-12-15

Publications (2)

Publication Number Publication Date
KR20010060349A KR20010060349A (ko) 2001-07-06
KR100383504B1 true KR100383504B1 (ko) 2003-05-12

Family

ID=18445043

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0068722A KR100383504B1 (ko) 1999-12-15 2000-11-18 반도체 장치 및 그 제조 방법

Country Status (4)

Country Link
US (9) US6521969B1 (ko)
JP (1) JP4836304B2 (ko)
KR (1) KR100383504B1 (ko)
TW (1) TW522509B (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002158278A (ja) 2000-11-20 2002-05-31 Hitachi Ltd 半導体装置およびその製造方法ならびに設計方法
KR100753390B1 (ko) * 2001-12-15 2007-08-30 매그나칩 반도체 유한회사 산화막 연마 공정의 두께 모니터링 패턴
JP4229617B2 (ja) 2002-02-04 2009-02-25 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその設計方法
US6667531B1 (en) * 2002-08-29 2003-12-23 Micron Technology, Inc. Method and apparatus for a deposited fill layer
DE10245159B4 (de) * 2002-09-27 2006-10-12 Infineon Technologies Ag Photomaske, insbesondere alternierende Phasenmaske, mit Kompensationsstruktur
JP2004265989A (ja) 2003-02-28 2004-09-24 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP4198502B2 (ja) * 2003-03-28 2008-12-17 富士通マイクロエレクトロニクス株式会社 パターン発生方法
EP1505653A1 (en) * 2003-08-04 2005-02-09 STMicroelectronics S.r.l. Layout method for dummy structures and corresponding integrated circuit
US7071074B2 (en) * 2003-09-24 2006-07-04 Infineon Technologies Ag Structure and method for placement, sizing and shaping of dummy structures
KR100712996B1 (ko) 2005-09-20 2007-05-02 주식회사 하이닉스반도체 패턴더미를 갖는 반도체소자 및 패턴더미를 이용한반도체소자의 제조방법
JP2007250705A (ja) * 2006-03-15 2007-09-27 Nec Electronics Corp 半導体集積回路装置及びダミーパターンの配置方法
US8741743B2 (en) * 2007-01-05 2014-06-03 Freescale Semiconductor, Inc. Integrated assist features for epitaxial growth
JP2008226935A (ja) * 2007-03-09 2008-09-25 Fujitsu Ltd 半導体装置の製造方法
JP2008235350A (ja) * 2007-03-16 2008-10-02 Matsushita Electric Ind Co Ltd 半導体集積回路
KR100939425B1 (ko) * 2008-01-14 2010-01-28 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP5415710B2 (ja) * 2008-04-10 2014-02-12 ルネサスエレクトロニクス株式会社 半導体装置
KR101468027B1 (ko) 2008-06-12 2014-12-03 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
JP4786697B2 (ja) * 2008-11-17 2011-10-05 ルネサスエレクトロニクス株式会社 半導体装置
JP2009060143A (ja) * 2008-12-01 2009-03-19 Renesas Technology Corp 半導体装置
JP5489791B2 (ja) * 2010-03-10 2014-05-14 三菱電機株式会社 電力用半導体装置の製造方法
JP5554736B2 (ja) * 2011-03-09 2014-07-23 ルネサスエレクトロニクス株式会社 半導体装置
US8597860B2 (en) * 2011-05-20 2013-12-03 United Microelectronics Corp. Dummy patterns and method for generating dummy patterns
JP2012004592A (ja) * 2011-08-31 2012-01-05 Renesas Electronics Corp 半導体装置の製造方法
US10026656B2 (en) * 2011-12-06 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate features of semiconductor die
US9274413B2 (en) 2013-09-11 2016-03-01 United Microelectronics Corp. Method for forming layout pattern
CN106340540B (zh) * 2015-07-07 2020-09-01 联华电子股份有限公司 半导体元件及填补图案的方法
TWI758408B (zh) * 2018-02-09 2022-03-21 聯華電子股份有限公司 半導體結構
CN112885781B (zh) * 2019-11-29 2022-06-24 长鑫存储技术有限公司 有源区的制备方法及半导体器件

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980050146A (ko) * 1996-12-20 1998-09-15 김영환 반도체 소자의 미세패턴 형성방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4949162A (en) * 1987-06-05 1990-08-14 Hitachi, Ltd. Semiconductor integrated circuit with dummy pedestals
JP2874486B2 (ja) * 1991-11-29 1999-03-24 ソニー株式会社 ポリッシュ工程を備えたトレンチアイソレーションの形成方法及び半導体装置の製造方法
JP3128205B2 (ja) * 1996-03-14 2001-01-29 松下電器産業株式会社 平坦化パターンの生成方法、平坦化パターンの生成装置及び半導体集積回路装置
US5902752A (en) 1996-05-16 1999-05-11 United Microelectronics Corporation Active layer mask with dummy pattern
JPH1050146A (ja) 1996-08-02 1998-02-20 Amp Japan Ltd 偏平ケーブル及び偏平ケーブル用コネクタ
US5885856A (en) * 1996-08-21 1999-03-23 Motorola, Inc. Integrated circuit having a dummy structure and method of making
TW334614B (en) 1997-03-04 1998-06-21 Winbond Electronics Corp The method of forming shallow trench isolation
US5911110A (en) 1997-10-28 1999-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming shallow trench isolation with dummy pattern in reverse tone mask
US6281049B1 (en) * 1998-01-14 2001-08-28 Hyundai Electronics Industries Co., Ltd. Semiconductor device mask and method for forming the same
US6020616A (en) * 1998-03-31 2000-02-01 Vlsi Technology, Inc. Automated design of on-chip capacitive structures for suppressing inductive noise
JP3555074B2 (ja) * 1999-11-17 2004-08-18 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980050146A (ko) * 1996-12-20 1998-09-15 김영환 반도체 소자의 미세패턴 형성방법

Also Published As

Publication number Publication date
US7550815B2 (en) 2009-06-23
US20110012224A1 (en) 2011-01-20
US7825489B2 (en) 2010-11-02
US20090072345A1 (en) 2009-03-19
US20130040434A1 (en) 2013-02-14
US6905942B2 (en) 2005-06-14
US20080283961A1 (en) 2008-11-20
US8569145B2 (en) 2013-10-29
US7719078B2 (en) 2010-05-18
US6521969B1 (en) 2003-02-18
US20050206006A1 (en) 2005-09-22
JP4836304B2 (ja) 2011-12-14
US20090072346A1 (en) 2009-03-19
US20030102562A1 (en) 2003-06-05
US7304365B2 (en) 2007-12-04
KR20010060349A (ko) 2001-07-06
TW522509B (en) 2003-03-01
US20110012225A1 (en) 2011-01-20
JP2001176959A (ja) 2001-06-29

Similar Documents

Publication Publication Date Title
KR100383504B1 (ko) 반도체 장치 및 그 제조 방법
US6611045B2 (en) Method of forming an integrated circuit device using dummy features and structure thereof
US6048771A (en) Shallow trench isolation technique
KR20080098481A (ko) 반도체 집적회로 기판용 분리 구조체와 형성 방법
US20020190342A1 (en) Method of fabricating semiconductor device having trench isolation structure
KR20010014912A (ko) 반도체장치 제조방법
JP2008004881A (ja) 素子分離構造部の製造方法
KR100426905B1 (ko) 반도체 장치 및 그 제조 방법
JP4786697B2 (ja) 半導体装置
KR100390838B1 (ko) 반도체 소자의 랜딩 플러그 콘택 형성방법
KR20060078264A (ko) 반도체 소자의 ｓｔｉ 형성 방법
KR20020050762A (ko) 반도체장치의 소자격리방법
US6818527B2 (en) Method of manufacturing semiconductor device with shallow trench isolation
CN1260803C (zh) 一种浅沟槽的形成方法
KR20050117330A (ko) 반도체소자의 소자분리막 형성방법
KR20000061518A (ko) 반도체 장치의 얕은 트렌치 소자분리막 형성방법
JP2012004592A (ja) 半導体装置の製造方法
KR19980082953A (ko) 로코스 공정 및 트렌치 공정을 이용한 소자분리막 형성방법
KR20050041421A (ko) 반도체 소자의 소자분리방법
KR20100057193A (ko) 반도체 소자의 소자 분리막 형성 방법
KR20080084072A (ko) 반도체 소자의 소자분리막 형성방법
KR20050035586A (ko) 2 단계 ｓｔｉ ｃｍｐ 공정을 이용한 소자 분리 방법
KR20040036758A (ko) 반도체 소자의 소자분리막 형성방법
KR19990070035A (ko) 반도체소자의 격리막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20140401

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20170330

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20180420

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20190418

Year of fee payment: 17