KR20000061518A - 반도체 장치의 얕은 트렌치 소자분리막 형성방법 - Google Patents

반도체 장치의 얕은 트렌치 소자분리막 형성방법 Download PDF

Info

Publication number
KR20000061518A
KR20000061518A KR1019990010590A KR19990010590A KR20000061518A KR 20000061518 A KR20000061518 A KR 20000061518A KR 1019990010590 A KR1019990010590 A KR 1019990010590A KR 19990010590 A KR19990010590 A KR 19990010590A KR 20000061518 A KR20000061518 A KR 20000061518A
Authority
KR
South Korea
Prior art keywords
forming
oxide film
nitride film
shallow trench
film
Prior art date
Application number
KR1019990010590A
Other languages
English (en)
Inventor
부재필
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990010590A priority Critical patent/KR20000061518A/ko
Publication of KR20000061518A publication Critical patent/KR20000061518A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

본 발명은 반도체 장치의 얕은 트렌치 소자분리막 형성방법에 관한 것이다. 본 발명에 따르면, 얕은 트렌치 소자분리막을 형성함에 있어서, 반도체 기판에 트렌치를 형성한 뒤, 제1산화막, 질화막, 제2산화막을 차례로 형성한다. 그리고 나서, 산화막과 질화막간의 식각선택비가 낮은 슬러리를 이용하여 제1차 평탄화 공정을 실시한 뒤, 산화막과 질화막간의 식각선택비가 높은 슬러리를 이용하여 제2차 평탄화 공정을 실시함으로써, 평탄도가 향상된 얕은 트렌치 소자분리막을 형성한다.

Description

반도체 장치의 얕은 트렌치 소자분리막 형성방법{Method of forming shallow trench isolation layer in semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 얕은 트렌치 소자분리막을 갖는 반도체 장치의 제조 방법에 관한 것이다.
반도체 회로에서는 반도체 기판의 상부에 형성된 트랜지스터, 다이오드 및 저항등의 여러가지 소자들을 전기적으로 분리하는 소자분리가 필요하다. 이러한 소자분리의 형성공정은 반도체 제조를 위한 초기 단계의 공정으로서, 액티브 영역의 사이즈 및 후속 단계의 공정 마진을 결정하게 되는 매우 중요한 공정중의 하나이다.
이러한 소자분리를 형성하기 위한 방법으로는 실리콘 부분 산화법(LOCal Oxidation of Silicon; 이하 LOCOS)이 가장 많이 사용되고 있다.
LOCOS 소자분리는 실리콘 기판 상에 패드 산화막 및 질화막을 차례로 형성하는 단계, 질화막을 패터닝하는 단계, 및 실리콘 기판을 선택적으로 산화시켜 필드 산화막을 형성하는 단계로 이루어진다. 그러나, LOCOS 소자분리에 의하면, 실리콘 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 패드 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 채널 길이가 짧아져서 문턱전압(threshold voltage)이 증가하는 소위 "협채널 효과(narrow channel effect)"가 유발되어 트랜지스터의 전기적 특성을 악화시킨다. 특히, LOCOS 소자분리는 채널 길이가 0.3μm 이하로 감소됨에 따라 액티브 영역 양측의 필드 산화막이 붙어버리는 펀치쓰루우(punchthrough)가 발생하여 액티브 영역이 정확하게 확보되지 않는 등 그 한계를 나타내고 있다.
그러므로, 0.25μm 이하의 디자인-룰로 제조되어지는 반도체 장치에서는 얕은 트렌치 소자분리(shallow trech isolation) 방법이 주로 이용된다.
도 1a 내지 도 1c는 종래의 방법에 따른 얕은 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
먼저, 도 1a를 참조하면 반도체 기판(10)에 질화막(SiN)(12)을 증착한 뒤, 소자분리가 필요한 영역에 트렌치를 형성한다. 이때, 상기 트렌치는 불균일한 활성영역의 분포로 인하여 도시된 바와 같이, 면적이 좁은 트렌치(14)에서 넓은 트렌치(16, 18)로 형성된다.
도 1b를 참조하면, 상기 트렌치(14, 16, 18)이 형성되어 있는 상기 반도체 기판(10) 상부에, 상기 트렌치(14, 16, 18)가 충분히 메워질 수 있도록 산화막(20)을 증착한다.
도 1c를 참조하면, 상기 산화막(20)이 증착된 상기 결과물에, 화학기계연마(CMP)등의 평탄화 공정을 실시한다. 그 결과, 상기 트렌치((14, 16, 18)는 상기 산화막(20)으로 인해 얕은 트렌치 소자분리막(15, 17, 19)이 형성된다.
그러나, 상기와 같은 얕은 트렌치 소자분리공정을 실시함에 있어서, 분균일한 활성영역 분포로 인하여 칩의 평탄도가 저하되는 문제점이 있다. 따라서, 본 분야에서는 불균일한 활성영역 사이에 더미 활성영역을 삽입하여 활성영역과 소자분리영역간의 단차를 줄이기 위해 노력하고 있으나, 로직 디바이스의 경우에는 칩내 엑티브 분포영역이 워낙 넓어 상기한 방법으로는 칩의 평탄화를 개선하기 어려운 문제점이 있다. 한편, 칩의 평탄도를 개선시키기 위한 다른 방법으로서, 상기와 같이 산화막과 질화실리콘간의 높은 선택비를 가지는 슬러리를 이용하여 화학기계연마 공정을 실시하고 있으나, 도시된 바와 같이 면적이 넓은 소자분리막(17, 19)에서는 산화막이 과도 식각되어 소자분리막이 움푹 패이는(recess) 현상이 발생되어 반도체 장치의 동작에 악영향을 미치게 된다.
따라서 본 발명의 목적은, 상기한 종래의 문제점을 해소하기 위한 개선된 얕은 트렌치 소자분리막 형성방법을 제공하는데 있다.
본 발명의 다른 목적은, 활성영역과 소자분리영역간의 단차를 최소화하기 위한 개선된 얕은 트렌치 소자분리막 형성방법을 제공하는데 있다.
본 발명의 또 다른 목적은, 반도체 장치의 동작에 악영향을 미치지 않는 개선된 얕은 트렌치 소자분리막 형성방법을 제공하는데 있다.
본 발명의 또 다른 목적은, 칩의 평탄화를 향상시킬 수 있는 개선된 얕은 트렌치 소자분리막 형성방법을 제공하는데 있다.
상기 목적들을 달성하기 위하여 본 발명에서는, 반도체 장치의 얕은 트렌치 소자분리막 형성방법에 있어서: 반도체 기판의 상부에 제1질화막을 형성한 뒤, 상기 제1질화막을 식각하여 활성영역을 정의하는 단계와; 상기 제1질화막을 마스크로 이용하여 상기 반도체 기판을 소정 깊이로 식각함으로써 트렌치를 형성하는 단계와; 상기 트렌치가 형성된 반도체 기판 상부에 제1산화막, 제2질화막 및 제2산화막을 차례로 형성하는 단계와; 산화막과 질화막간의 식각선택비가 낮은 연마제를 이용하여 제1차 평탄화 공정을 실시하는 단계와; 산화막과 질화막간의 식각선택비가 높은 연마제를 이용하여 제2차 평탄화 공정을 실시하여 상기 활성영역과 소자분리영역간의 단차를 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 얕은 트렌치 소자분리막 형성방법을 제공한다.
바람직하게는, 상기 제1차 평탄화 공정에 이용되는 연마제는 산화막과 질화막간의 식각선택비가 약 3∼4:1이며, 상기 제2차 평탄화 공정에 이용되는 연마제는 산화막과 질화막간의 식각선택비가 3∼4:1 이상임을 특징으로 한다.
도 1a 내지 도 1c는 종래의 방법에 따른 얕은 트렌치 소자분리막 형성방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2c는 본 발명의 바람직한 실시예에 따른 얕은 트렌치 소자분리막 형성방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2a 내지 도 2c는 본 발명의 바람직한 실시예에 따른 얕은 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
먼저, 도 2a를 참조하면, 반도체 기판(100)에 제1질화막(SiN)(102)을 증착한 뒤, 소자분리막을 형성하고자 하는 영역에 트렌치(104, 106, 108)을 형성한다. 그리고 나서, 상기 트렌치(104, 106, 108)가 형성되어 있는 반도체 기판(100) 상부에 제1산화막(110)을 증착한 뒤, 상기 제1산화막(110) 상부에 제2질화막(SiN)(112)을 증착한다. 이어서, 상기 제2질화막(112) 상부에 제2산화막(114)을 증착한다.
도 2b를 참조하면, 상기 제1산화막(110), 제2질화막(112) 및 제2산화막(114)이 차례로 증착되어 있는 상기 반도체 기판(100)에 산화막과 질화막의 식각선택비가 낮은(약 3∼4:1) 슬러리를 이용하여 제1차 화학기계연마 공정을 실시한다. 그 결과, 활성영역의 분포가 조밀하여 면적이 좁은 상기 트렌치(104) 상부의 제2질화막(112) 및 제2산화막(114)은 완전히 제거되나, 활성영역의 분포가 조밀하지 않아 면적이 넓은 트렌치(106, 108) 상부에는 상기 제2질화막(112) 및 제2산화막(114)이 존재한다.
도 2c를 참조하면, 상기 결과물의 상부에 산화막과 질화막간의 식각선택비가 높은 슬러리를 이용하여 제2차 화학기계연마 공정을 실시한다. 이처럼 산화막과 질화막간의 식각선택비가 높은 슬러리를 이용하여 화학기계연마 공정을 실시할 경우, 상기 면적이 넓은 트렌치(106, 108) 상부의 질화막(112)이 완전히 제거되지 않는다. 이처럼 질화막(112)이 완전히 식각되지 않으면 하부의 제1산화막(110)의 과도 식각을 방지되어 결과적으로 평탄한 얕은 트렌치 소자분리막(105, 107, 109)을 얻을 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에서는 얕은 트렌치 소자분리막을 형성함에 있어서, 반도체 기판에 트렌치를 형성한 뒤, 제1산화막, 질화막, 제2산화막을 차례로 형성한다. 그리고 나서, 산화막과 질화막간의 식각선택비가 낮은 슬러리를 이용하여 제1차 평탄화 공정을 실시한 뒤, 산화막과 질화막간의 식각선택비가 높은 슬러리를 이용하여 제2차 평탄화 공정을 실시한다. 그 결과, 상기 제1차 평탄화 공정시 잔존하는 질화막이 제2차 평탄화 공정에서도 완전히 제거되지 않아 제1산화막이 과도 식각되는 것을 방지함으로써, 얕은 트렌치 소자분리막의 평탄도가 향상되는 효과를 얻을 수 있다. 또한, 이처럼 얕은 트렌치 소자분리막의 평탄도가 향상됨으로써, 활성영역과 소자분리영역간의 단차가 완화되어 전체 칩의 평탄도가 향상되는 효과가 있다.

Claims (3)

  1. 반도체 장치의 얕은 트렌치 소자분리막 형성방법에 있어서:
    반도체 기판의 상부에 제1질화막을 형성한 뒤, 상기 제1질화막을 식각하여 활성영역을 정의하는 단계와;
    상기 제1질화막을 마스크로 이용하여 상기 반도체 기판을 소정 깊이로 식각함으로써 트렌치를 형성하는 단계와;
    상기 트렌치가 형성된 반도체 기판 상부에 제1산화막, 제2질화막 및 제2산화막을 차례로 형성하는 단계와;
    산화막과 질화막간의 식각선택비가 낮은 연마제를 이용하여 제1차 평탄화 공정을 실시하는 단계와;
    산화막과 질화막간의 식각선택비가 높은 연마제를 이용하여 제2차 평탄화 공정을 실시하여 상기 활성영역과 소자분리영역간의 단차를 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 얕은 트렌치 소자분리막 형성방법.
  2. 제 1항에 있어서, 상기 제1차 평탄화 공정에 이용되는 연마제는 산화막과 질화막간의 식각선택비가 약 3∼4:1임을 특징으로 하는 반도체 장치의 얕은 트렌치 소자분리막 형성방법.
  3. 제 2항에 있어서, 상기 제2차 평탄화 공정에 이용되는 연마제는 산화막과 질화막간의 식각선택비가 3∼4:1 이상임을 특징으로 하는 반도체 장치의 얕은 트렌치 소자분리막 형성방법.
KR1019990010590A 1999-03-26 1999-03-26 반도체 장치의 얕은 트렌치 소자분리막 형성방법 KR20000061518A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990010590A KR20000061518A (ko) 1999-03-26 1999-03-26 반도체 장치의 얕은 트렌치 소자분리막 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990010590A KR20000061518A (ko) 1999-03-26 1999-03-26 반도체 장치의 얕은 트렌치 소자분리막 형성방법

Publications (1)

Publication Number Publication Date
KR20000061518A true KR20000061518A (ko) 2000-10-25

Family

ID=19577937

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990010590A KR20000061518A (ko) 1999-03-26 1999-03-26 반도체 장치의 얕은 트렌치 소자분리막 형성방법

Country Status (1)

Country Link
KR (1) KR20000061518A (ko)

Similar Documents

Publication Publication Date Title
KR100383504B1 (ko) 반도체 장치 및 그 제조 방법
US6048771A (en) Shallow trench isolation technique
KR100297734B1 (ko) 반도체 집적회로의 트렌치 소자분리 방법
US6566225B2 (en) Formation method of shallow trench isolation
KR19980085035A (ko) 라운딩된 프로파일을 갖는 트렌치 형성방법 및 이를 이용한 반도체장치의 소자분리방법
US7018927B2 (en) Method for forming isolation film for semiconductor devices
KR20000061518A (ko) 반도체 장치의 얕은 트렌치 소자분리막 형성방법
KR100417853B1 (ko) Ｓｔｉ 및 ｄｔｉ를 갖는 반도체 장치의 제조방법
KR100596876B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR19990006000A (ko) 반도체 소자의 소자분리막 제조방법
KR19990000764A (ko) 반도체장치의 소자격리방법
KR100422957B1 (ko) 반도체소자의 소자 분리막 형성방법
KR20000013286A (ko) 반도체 장치의 소자분리막 제조방법
KR20000014700A (ko) 반도체 소자의 소자 분리막 형성방법
KR20010005210A (ko) 얕은 트렌치 소자분리 방법
KR20000065984A (ko) 반도체 장치의 트렌치 소자분리 방법
KR100545211B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100984854B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100396792B1 (ko) 반도체소자의 격리영역 화학기계적 연마방법
JP2002050682A (ja) 半導体装置の製造方法およびレチクルマスク
KR20020002603A (ko) 반도체 소자의 소자분리막 형성 방법
KR20020088718A (ko) 트렌치를 이용한 소자 분리 방법
KR20000026974A (ko) 얕은 트렌치 소자분리를 갖는 반도체 장치의 제조 방법
KR19980082502A (ko) 반도체장치의 소자격리방법
KR20050012660A (ko) 반도체소자의 소자분리막 형성방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination