WO2024070312A1 - 半導体装置および半導体モジュール - Google Patents

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WO2024070312A1
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layer
wiring
semiconductor
chip
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耕作 足立
和真 西尾
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ローム株式会社
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    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body

Definitions

  • This disclosure relates to semiconductor devices and semiconductor modules.
  • One example of a semiconductor device includes a semiconductor substrate, an insulating layer formed on the semiconductor substrate, and a semiconductor resistor layer formed on the insulating layer (see, for example, Patent Document 1).
  • a semiconductor device that solves the above problem includes a substrate, an element insulating layer provided on the substrate, and a wiring layer provided on the element insulating layer, the wiring layer including a first wiring layer and a second wiring layer provided at a position different from the first wiring layer in the thickness direction of the element insulating layer and electrically connected to the first wiring layer, the first wiring layer including a first overlapping portion that overlaps with the second wiring layer when viewed from the thickness direction of the element insulating layer, and a first protruding portion that protrudes from the second wiring layer when viewed from the thickness direction of the element insulating layer.
  • the semiconductor module that solves the above problem includes the above semiconductor device, a support member that supports the semiconductor device, and a sealing resin that seals the semiconductor device and the support member.
  • the above semiconductor device and semiconductor module can improve the dielectric strength.
  • FIG. 1 is a schematic plan view of a semiconductor module according to a first embodiment.
  • FIG. 2 is a schematic plan view of a first chip and a second chip in the semiconductor module of FIG.
  • FIG. 3 is a schematic plan view of a semiconductor resistor layer in the first chip.
  • FIG. 4 is a plan view showing a part of the semiconductor resistor layer on the terminal side of the first chip and the planar structure of the periphery thereof.
  • FIG. 5 is a plan view showing a part of the semiconductor resistor layer on the opposite side to the terminals in the first chip and the planar structure of the periphery thereof.
  • FIG. 6 is a plan view showing another part of the semiconductor resistor layer on the terminal side of the first chip and the planar structure of the periphery thereof.
  • FIG. 7 is a plan view showing a planar structure of still another part of the semiconductor resistor layer on the terminal side of the first chip and its surrounding area.
  • FIG. 8 is a schematic cross-sectional view of a part of the semiconductor resistor layer and its periphery in the first chip.
  • FIG. 9 is a schematic cross-sectional view of the first chip taken along line F9-F9 in FIG.
  • FIG. 10 is a schematic cross-sectional view of the first chip taken along line F10-F10 in FIG. 11A to 11C are schematic cross-sectional views showing an example of a manufacturing process for the first chip of the first embodiment.
  • FIG. 12 is a schematic cross-sectional view showing a manufacturing process subsequent to FIG. FIG.
  • FIG. 13 is a schematic cross-sectional view showing a manufacturing process subsequent to FIG.
  • FIG. 14 is a schematic cross-sectional view showing a manufacturing process subsequent to FIG.
  • FIG. 15 is a schematic cross-sectional view showing a manufacturing process subsequent to FIG.
  • FIG. 16 is a schematic cross-sectional view showing a manufacturing process subsequent to FIG.
  • FIG. 17 is a schematic cross-sectional view showing a manufacturing process subsequent to FIG.
  • FIG. 18 is a schematic cross-sectional view showing a manufacturing process subsequent to FIG.
  • FIG. 19 is a schematic cross-sectional view showing an example of a simulation result of the electric field intensity of the first chip of the first embodiment.
  • FIG. 20 is a schematic cross-sectional view showing an example of a simulation result of the electric field intensity of the first comparative example.
  • FIG. 20 is a schematic cross-sectional view showing an example of a simulation result of the electric field intensity of the first comparative example.
  • FIG. 21 is a schematic cross-sectional view showing an example of a simulation result of the electric field intensity of the second comparative example.
  • FIG. 22 is a graph showing the relationship between the first protrusion length of the first wiring layer and the electric field intensity.
  • FIG. 23 is a schematic cross-sectional view showing the positional relationship between the first wiring layer, the second wiring layer, and the semiconductor resistor layer in the first chip of the second embodiment.
  • FIG. 24 is a plan view showing a planar structure of a part of the semiconductor resistance layer on the terminal side of the first chip of the third embodiment and its periphery.
  • FIG. 25 is a plan view showing another part of the semiconductor resistance layer on the terminal side of the first chip of the third embodiment and the planar structure of the periphery thereof.
  • FIG. 26 is a plan view showing a planar structure of still another part of the semiconductor resistance layer on the terminal side of the first chip of the third embodiment and its periphery.
  • FIG. 27 is a schematic cross-sectional view of the first chip taken along line F27-F27 in FIG.
  • FIG. 28 is a schematic cross-sectional view showing an example of a simulation result of the electric field intensity of the first chip of the third embodiment.
  • FIG. 29 is a graph showing the relationship between the first protrusion length of the first wiring layer and the electric field intensity.
  • FIG. 30 is a schematic cross-sectional view of the first wiring layer and its periphery in the first chip of the fourth embodiment.
  • FIG. 31 is a circuit diagram illustrating a schematic circuit configuration of a semiconductor module according to the fifth embodiment.
  • FIG. 32 is a schematic cross-sectional view of a semiconductor module according to the fifth embodiment.
  • FIG. 33 is a schematic cross-sectional view of a first chip in a semiconductor module according to the fifth embodiment.
  • FIG. 34 is an enlarged cross-sectional view of the second coil and its periphery in FIG. 33.
  • FIG. 35 is a schematic cross-sectional view of a first chip of the modified example.
  • FIG. 1 shows a schematic diagram of the overall layout of the semiconductor module 10.
  • Figure 2 shows a schematic diagram of the electrical configuration and electrical connection structure of each of a first chip 14 and a second chip 15 of the semiconductor module 10, which will be described later. Note that in Figure 1, components inside a sealing resin 16, which will be described later, are shown by solid lines in order to facilitate understanding of the drawing. In Figure 2, components inside the first chip 14 and the second chip 15 are shown by solid lines in order to facilitate understanding of the drawing.
  • planar view refers to viewing the semiconductor module 10 in the Z direction of the mutually orthogonal XYZ axes shown in FIG. 4. Unless otherwise specified, “planar view” refers to viewing the semiconductor module 10 from above along the Z axis.
  • the semiconductor module 10 comprises a frame 11, a die pad 12, a plurality of leads 13A-13G (seven in the first embodiment), a first chip 14 mounted on the frame 11, a second chip 15 mounted on the die pad 12, wires W1-W11, and a sealing resin 16 that seals them.
  • the first chip 14 corresponds to the "semiconductor device" and the frame 11 corresponds to the "support member.”
  • the sealing resin 16 is formed, for example, in the shape of a rectangular flat plate with its thickness direction in the Z direction.
  • the sealing resin 16 has first to fourth sealing side surfaces 16A to 16D.
  • the sealing resin 16 is formed in a rectangular shape with the X direction being the longitudinal direction in a plan view and the Y direction being the lateral direction.
  • the first sealing side surface 16A and the second sealing side surface 16B form both end faces of the sealing resin 16 in the X direction
  • the third sealing side surface 16C and the fourth sealing side surface 16D form both end faces of the sealing resin 16 in the Y direction.
  • the shape of the sealing resin 16 in a plan view can be changed as desired.
  • the frame 11, die pad 12, and leads 13A to 13G are arranged at a distance from each other in the X direction.
  • the X direction is the arrangement direction of the frame 11, die pad 12, and leads 13A to 13G.
  • the arrangement direction of the frame 11, die pad 12, and leads 13A to 13G coincides with the longitudinal direction of the sealing resin 16. Therefore, it can be said that the frame 11, die pad 12, and leads 13A to 13G are arranged at a distance from each other in the longitudinal direction of the sealing resin 16.
  • the frame 11 is arranged near the first sealing side surface 16A with respect to the die pad 12.
  • the leads 13B to 13G are arranged near the second sealing side surface 16B with respect to the die pad 12.
  • Each of the frame 11, die pad 12, and leads 13A to 13G is formed of a metal material such as copper (Cu) or aluminum (Al).
  • the frame 11, the die pad 12, and the leads 13A to 13G are each formed from a thin metal plate.
  • the frame 11 is adapted to mount the first chip 14 and to be electrically connected to the first chip 14
  • the die pad 12 is adapted to mount the second chip 15
  • the leads 13B to 13G are adapted to be electrically connected to the second chip 15.
  • the frame 11 and the leads 13A to 13G are not limited to being thin metal plates, but may be any conductive layer.
  • the die pad 12 is not limited to being made of a conductive material such as a thin metal plate, but may be a plate material formed from an insulating material. In other words, the die pad 12 is only required to be a support member that supports the second chip 15.
  • the frame 11 includes a die pad portion 11 A and a lead portion 11 B.
  • the die pad portion 11 A and the lead portion 11 B are integrally formed.
  • the die pad portion 11A is a portion on which the first chip 14 is mounted, and supports the first chip 14.
  • the die pad portion 11A is disposed closer to the second sealing side surface 16B than the first sealing side surface 16A and spaced apart from it.
  • the die pad portion 11A is formed in a rectangular flat plate shape with the thickness direction being the Z direction.
  • the shape of the die pad portion 11A in a plan view is a rectangle with the Y direction being the longitudinal direction and the X direction being the lateral direction.
  • the die pad portion 11A is formed so that the arrangement direction of the frame 11, the die pad 12, and the leads 13A to 13G is the lateral direction. It can also be said that the die pad portion 11A is formed so that the longitudinal direction of the sealing resin 16 is the lateral direction.
  • the first chip 14 is mounted on the die pad portion 11A. More specifically, the first chip 14 is joined to the die pad portion 11A by a conductive bonding material such as solder paste, silver (Ag) paste, etc. It can also be said that the first chip 14 is die bonded to the die pad portion 11A. In this way, it can also be said that the first chip 14 is mounted on the frame 11.
  • a conductive bonding material such as solder paste, silver (Ag) paste, etc. It can also be said that the first chip 14 is die bonded to the die pad portion 11A. In this way, it can also be said that the first chip 14 is mounted on the frame 11.
  • the lead portion 11B is connected to a corner portion consisting of the end portion of the die pad portion 11A in the Y direction that is closer to the third sealing side surface 16C and the end portion of the die pad portion 11A in the X direction that is closer to the first sealing side surface 16A.
  • the lead portion 11B extends from the die pad portion 11A in the X direction toward the first sealing side surface 16A.
  • the configuration of the frame 11 can be changed as desired.
  • the die pad portion 11A and the lead portion 11B may be provided separately.
  • the die pad portion 11A and the lead portion 11B may be arranged at a distance from each other.
  • the die pad portion 11A is not limited to being a thin metal plate (conductive layer) and may be formed from an insulating material.
  • the die pad portion 11A may be any supporting member that supports the first chip 14.
  • the die pad 12 is the portion on which the second chip 15 is mounted, and supports the second chip 15.
  • the shape of the die pad 12 in a plan view is rectangular, with the Y direction being the long side and the X direction being the short side. Therefore, the long side of the die pad 12 coincides with the long side of the die pad portion 11A of the frame 11, and the short side of the die pad 12 coincides with the short side of the die pad portion 11A.
  • the die pad 12 is formed so that the arrangement direction of the frame 11, die pad 12, and leads 13A to 13G is the short side.
  • the second chip 15 is mounted on the die pad 12. More specifically, the second chip 15 is joined to the die pad 12 by a conductive bonding material such as solder paste, silver (Ag) paste, etc. It can also be said that the second chip 15 is die-bonded to the die pad 12.
  • a conductive bonding material such as solder paste, silver (Ag) paste, etc. It can also be said that the second chip 15 is die-bonded to the die pad 12.
  • Lead 13A and leads 13B to 13G are distributed and arranged at both ends of sealing resin 16 in the X direction. More specifically, lead 13A is arranged at the end closer to the first sealing side surface 16A of both ends of sealing resin 16 in the X direction. Each of leads 13B to 13G is arranged at the end closer to the second sealing side surface 16B of both ends of sealing resin 16 in the X direction. In the first embodiment, lead 13A is arranged at a position overlapping with the end closer to the fourth sealing side surface 16D of both ends of die pad portion 11A in the Y direction when viewed from the X direction. Lead 13A is arranged close to the first sealing side surface 16A relative to die pad portion 11A and separated from die pad portion 11A.
  • Each of the leads 13B to 13G are aligned in the X direction and spaced apart in the Y direction.
  • the leads 13B to 13G are arranged in the following order from the fourth sealing side 16D to the third sealing side 16C: lead 13B, lead 13C, lead 13D, lead 13E, lead 13F, and lead 13G.
  • the distance between lead 13A and lead portion 11B in the Y direction is greater than the distance between adjacent leads in the Y direction among the leads 13B to 13G.
  • the first chip 14 mounted on the die pad portion 11A is formed in the shape of a rectangular plate.
  • the shape of the first chip 14 is rectangular with the Y direction as the long side and the X direction as the short side.
  • the long side of the first chip 14 coincides with the long side of the die pad portion 11A
  • the short side of the first chip 14 coincides with the short side of the die pad portion 11A.
  • the first chip 14 is formed so that the arrangement direction of the frame 11, die pad 12, and leads 13A to 13G is the short side.
  • the first chip 14 includes a plurality of terminals P1 to P5.
  • the terminals P1 to P5 are formed so as to be exposed from the chip surface of the first chip 14.
  • the terminals P1 and P2 are provided on the end of the chip surface in the X direction that is closer to the first sealing side surface 16A.
  • the terminal P1 is provided on the chip surface near the lead 13A.
  • the terminal P2 is provided on the chip surface near the lead portion 11B.
  • the terminals P3 to P5 are provided on the end of the chip surface in the X direction that is closer to the second chip 15.
  • the terminals P3 to P5 are arranged at a distance from each other in the Y direction.
  • the second chip 15 mounted on the die pad 12 is formed in the shape of a rectangular plate.
  • the shape of the second chip 15 is rectangular with the Y direction as the long side and the X direction as the short side.
  • the long side of the second chip 15 coincides with the long side of the die pad 12
  • the short side of the second chip 15 coincides with the short side of the die pad 12.
  • the second chip 15 is formed so that the arrangement direction of the frame 11, die pad 12, and leads 13A to 13G is the short side.
  • the second chip 15 includes a plurality of terminals Q1 to Q9.
  • the plurality of terminals Q1 to Q9 are formed so as to be exposed from the chip surface of the second chip 15.
  • the terminals Q1 to Q3 are provided at the end of the chip surface in the X direction that is closer to the first chip 14.
  • the terminals Q1 to Q3 are arranged at a distance from each other in the Y direction.
  • the terminals Q4 to Q9 are provided at the end of the chip surface in the X direction that is closer to the second sealing side surface 16B.
  • the terminals Q4 to Q9 are arranged at a distance from each other in the Y direction.
  • Terminal P1 of the first chip 14 is electrically connected to lead 13A by wire W1.
  • Terminal P2 is electrically connected to lead portion 11B by wire W2.
  • High voltage generating unit VT is electrically connected to lead 13A and lead portion 11B.
  • High voltage generating unit VT is, for example, a DC power source.
  • the positive electrode of high voltage generating unit VT is electrically connected to lead 13A, and the negative electrode of high voltage generating unit VT is electrically connected to lead portion 11B.
  • Terminals P3 to P5 of the first chip 14 and terminals Q1 to Q3 of the second chip 15 are individually electrically connected by wires W3 to W5.
  • Terminals Q4 to Q9 are individually electrically connected to leads 13B to 13G by wires W6 to W11.
  • terminals P1 to P5 constitute high-voltage side terminals
  • terminals P3 to P5 constitute low-voltage side terminals.
  • the terminals electrically connected to the lead 13A and the lead portion 11B constitute the high-voltage side terminals
  • the terminals electrically connected to the second chip 15 constitute the low-voltage side terminals.
  • the die pad portion 11A of the frame 11 electrically connected to the high voltage generating unit VT constitutes the high voltage side die pad
  • the die pad 12 constitutes the low voltage side die pad. Therefore, the dielectric strength voltage between the terminals P3 to P5 and the substrate 30 (described later) of the first chip 14 is higher than the dielectric strength voltage between the terminals P1, P2 and the substrate 30. In one example, the dielectric strength voltage between the terminals P3 to P5 and the substrate 30 is approximately 3850V DC, and the dielectric strength voltage between the terminals P1, P2 and the substrate 30 is approximately 1400V DC.
  • the first chip 14 includes first to fourth resistor circuits 14A to 14D for stepping down the high voltage of the high voltage generating unit VT (see FIG. 1).
  • the first resistor circuit 14A has a resistance value RA
  • the second resistor circuit 14B has a resistance value RB
  • the third resistor circuit 14C has a resistance value RC
  • the fourth resistor circuit 14D has a resistance value RD.
  • the resistance value RB is smaller than the resistance value RA.
  • the ratio (RB/RA) of the resistance value RB to the resistance value RA is set in advance.
  • the resistance value RC is smaller than the resistance value RD.
  • the ratio (RC/RD) of the resistance value RC to the resistance value RD is set in advance.
  • the ratio (RB/RA) and the ratio (RC/RD) are set to the same predetermined value (for example, 1/999).
  • the first to fourth resistor circuits 14A to 14D are connected in series. Each of the first to fourth resistor circuits 14A to 14D has a first end and a second end. The first end of the first resistor circuit 14A is electrically connected to the terminal P1, and the second end of the first resistor circuit 14A is electrically connected to the first end of the second resistor circuit 14B. The connection point between the first resistor circuit 14A and the second resistor circuit 14B is electrically connected to the terminal P3. The second end of the second resistor circuit 14B is electrically connected to the first end of the third resistor circuit 14C. The connection point between the second resistor circuit 14B and the third resistor circuit 14C is electrically connected to the terminal P4.
  • the second end of the third resistor circuit 14C is electrically connected to the first end of the fourth resistor circuit 14D.
  • the connection point between the third resistor circuit 14C and the fourth resistor circuit 14D is electrically connected to the terminal P5.
  • the second end of the fourth resistor circuit 14D is electrically connected to the terminal P2.
  • the second chip 15 includes a voltage detection circuit 15A.
  • the voltage detection circuit 15A includes an operational amplifier.
  • the voltage detection circuit 15A is electrically connected to terminals Q1 to Q3.
  • the terminal Q1 is electrically connected to the terminal P3 of the first chip 14 by a wire W3
  • the terminal Q2 is electrically connected to the terminal P4 of the first chip 14 by a wire W4
  • the terminal Q3 is electrically connected to the terminal P5 of the first chip 14 by a wire W5. Therefore, the voltage detection circuit 15A detects the voltage between the connection point between the first resistor circuit 14A and the second resistor circuit 14B, the connection point between the second resistor circuit 14B and the third resistor circuit 14C, and the connection point between the third resistor circuit 14C and the fourth resistor circuit 14D.
  • the terminals Q4 to Q9 (leads 13B to 13G (see FIG. 1)) are used to supply a power supply voltage to the operational amplifier in the second chip 15 and to output the output signal of the voltage detection circuit 15
  • FIG. 3 shows a schematic planar structure of the first chip 14 including the first to fourth resistor circuits 14A to 14D (see FIG. 2) of the first chip 14. As shown in FIG. 2,
  • the first chip 14 includes a plurality of unit semiconductor resistance layers (hereinafter, "semiconductor resistance layers 20").
  • Each semiconductor resistance layer 20 extends along the X direction. In other words, each semiconductor resistance layer 20 extends in the short direction of the first chip 14.
  • the plurality of semiconductor resistance layers 20 are arranged spaced apart from one another in the Y direction while being aligned with one another in the X direction. In other words, the plurality of semiconductor resistance layers 20 are arranged spaced apart from one another in the longitudinal direction of the first chip 14.
  • the semiconductor resistance layers 20 correspond to "element configuration layers".
  • semiconductor resistance layer 20 arranged at the first end in the Y direction among the multiple semiconductor resistance layers 20 is referred to as “semiconductor resistance layer 20E1", and the semiconductor resistance layer 20 arranged at the second end opposite the first end in the Y direction among the multiple semiconductor resistance layers 20 is referred to as “semiconductor resistance layer 20E2".
  • a terminal P1 is electrically connected to the semiconductor resistance layer 20 adjacent to the semiconductor resistance layer 20E1 among the multiple semiconductor resistance layers 20. This semiconductor resistance layer 20 and terminal P1 are electrically connected by a wiring 21.
  • a terminal P2 is electrically connected to the semiconductor resistance layer 20 adjacent to the semiconductor resistance layer 20E2 among the multiple semiconductor resistance layers 20. This semiconductor resistance layer 20 and terminal P2 are electrically connected by a wiring 22.
  • each semiconductor resistance layer 20 includes a first resistance end RE1 and a second resistance end RE2.
  • the first resistance end RE1 is the end on the side where terminals P1, P2 are located, of both ends of each semiconductor resistance layer 20 in the X direction.
  • the second resistance end RE2 is the end on the opposite side to the side where terminals P1, P2 are located, of both ends of each semiconductor resistance layer 20 in the X direction.
  • the multiple semiconductor resistance layers 20 are used as components of the first to fourth resistance circuits 14A to 14D (see FIG. 2 for both).
  • the multiple semiconductor resistance layers 20 can be divided into multiple resistance regions in the Y direction, the first to fourth resistance regions R1 to R4.
  • the first resistance region R1 is a region including the semiconductor resistance layer 20E1 that constitutes the first end in the Y direction of the multiple semiconductor resistance layers 20, and the fourth resistance region R4 is a region including the semiconductor resistance layer 20E2 that constitutes the second end in the Y direction of the multiple semiconductor resistance layers 20.
  • the portion of the multiple semiconductor resistance layers 20 that is disposed between the first resistance region R1 and the fourth resistance region R4 in the Y direction is divided into the second resistance region R2 and the third resistance region R3.
  • the second resistance region R2 is a region adjacent to the first resistance region R1, and the third resistance region R3 is a region adjacent to the fourth resistance region R4. Therefore, the first to fourth resistance regions R1 to R4 are arranged in the order of resistance regions R1, R2, R3, and R4 from the first end to the second end of the multiple semiconductor resistance layers 20.
  • the first resistance region R1 is a region that constitutes the first resistance circuit 14A
  • the second resistance region R2 is a region that constitutes the second resistance circuit 14B
  • the third resistance region R3 is a region that constitutes the third resistance circuit 14C
  • the fourth resistance region R4 is a region that constitutes the fourth resistance circuit 14D.
  • the number of semiconductor resistance layers 20 in each of the first to fourth resistance regions R1 to R4 is set individually. In the first embodiment, the number of semiconductor resistance layers 20 in the first resistance region R1 and the fourth resistance region R4 is the same, and the number of semiconductor resistance layers 20 in the second resistance region R2 and the third resistance region R3 is the same. The number of each of the first resistance region R1 and the fourth resistance region R4 is greater than the number of each of the second resistance region R2 and the third resistance region R3.
  • the number of semiconductor resistance layers 20 in the first to fourth resistance regions R1 to R4 is not limited to that in the first embodiment, and can be changed as desired.
  • the multiple semiconductor resistance layers 20 are electrically connected alternately at the first resistance end RE1 and the second resistance end RE2, so that all of the multiple semiconductor resistance layers 20 except for the semiconductor resistance layers 20E1 and 20E2 are connected in series.
  • Each of the semiconductor resistance layers 20E1 and 20E2 of the multiple semiconductor resistance layers 20 is in an electrically floating state.
  • the six semiconductor resistance layers 20 from the first end semiconductor resistance layer 20E1 in the first resistance region R1 are electrically connected to each other at both the first resistance end RE1 and the second resistance end RE2.
  • the seventh semiconductor resistance layer 20 and the eighth semiconductor resistance layer 20 from the semiconductor resistance layer 20E1 are electrically connected at the first resistance end RE1, but are not electrically connected at the second resistance end RE2.
  • the sixth semiconductor resistance layer 20 and the seventh semiconductor resistance layer 20 from the semiconductor resistance layer 20E1 are electrically connected at the second resistance end RE2. Thereafter, such electrical connections of the semiconductor resistance layers 20 are repeated.
  • the six semiconductor resistance layers 20 from the semiconductor resistance layer 20E2 at the second end of the fourth resistance region R4 are electrically connected to each other at both the first resistance end RE1 and the second resistance end RE2.
  • the electrical connection mode of the multiple semiconductor resistance layers 20 in the fourth resistance region R4 is similar to that of the first resistance region R1, so a detailed description thereof will be omitted.
  • the terminal P3 is electrically connected to the first resistor end RE1 of the semiconductor resistor layer 20 at the end of the second resistor region R2 closer to the first resistor region R1.
  • the terminal P3 and the semiconductor resistor layer 20 are electrically connected by a wiring 23.
  • the terminal P4 is electrically connected to the first resistance end RE1 of the semiconductor resistance layer 20 at the end of the second resistance region R2 closer to the third resistance region R3, and to the first resistance end RE1 of the semiconductor resistance layer 20 at the end of the third resistance region R3 closer to the second resistance region R2.
  • the terminal P4 and the two semiconductor resistance layers 20 are electrically connected by wiring 24.
  • the terminal P5 is electrically connected to the first resistor end RE1 of the semiconductor resistor layer 20 at the end of the third resistor region R3 closer to the fourth resistor region R4.
  • the terminal P5 and the semiconductor resistor layer 20 are electrically connected by a wiring 25.
  • FIG. 4 shows an example of a planar structure in which the terminal P1 and its periphery are enlarged
  • FIG. 5 shows an example of a planar structure in which the second resistor end RE2 of the semiconductor resistor layer 20 in the first resistor region R1 and its periphery are enlarged
  • FIG. 6 shows an example of a planar structure in which the terminal P2 and its periphery are enlarged
  • FIG. 7 shows an example of a planar structure in which the terminals P3 to P5 and their periphery are enlarged. Note that FIG.
  • FIG. 3 is a simplified diagram of the planar structure of the first chip 14 for convenience, and may differ from the planar structure of the first chip 14 in FIGS. 4 to 7. Also, the double-dashed line frames in FIGS. 4, 6, and 7 indicate openings 43X in the passivation film 43, which will be described later.
  • the first chip 14 includes a wiring layer 70.
  • the wiring layer 70 is a conductive layer including the wirings 21 to 25 shown in Figure 3.
  • the wiring layer 70 includes a wiring layer for electrically connecting the semiconductor resistance layer 20 to the terminals P1 to P5 (see Figure 3).
  • the wiring layer 70 is made of one or more of Ti, TiN, Ta, TaN, Au, Ag, Cu, Al, and W, as appropriate.
  • the wiring layer 70 is made of a material including Al.
  • the wiring layer 70 includes a first wiring layer 71 and a second wiring layer 72 electrically connected to the first wiring layer 71.
  • the wiring layer 70 also includes a plurality of vias 80 and a plurality of vias 81.
  • the second wiring layer 72 is electrically connected to the semiconductor resistance layer 20 by the vias 80.
  • the first wiring layer 71 is electrically connected to the second wiring layer 72 by the vias 81.
  • a plurality of first wiring layers 71 are provided, and a plurality of second wiring layers 72 are provided. The positional relationship in the Z direction between the semiconductor resistance layer 20, the first wiring layer 71, the second wiring layer 72, the vias 80, and the vias 81 will be described later.
  • the second wiring layer 72 constitutes part of a conductive path that electrically connects the semiconductor resistance layer 20 and the first wiring layer 71.
  • the multiple second wiring layers 72 include a second wiring layer 72A connected to the first resistance end RE1 of the semiconductor resistance layer 20, and a second wiring layer 72B connected to the second resistance end RE2 of the semiconductor resistance layer 20.
  • a plurality of second wiring layers 72A are provided, and a plurality of second wiring layers 72B are provided.
  • the plurality of second wiring layers 72A are arranged at the same positions in the X direction and spaced apart from each other in the Y direction.
  • the plurality of second wiring layers 72B are arranged at the same positions in the X direction and spaced apart from each other in the Y direction.
  • the second wiring layers 72A and the second wiring layers 72B are arranged with a partial shift in the Y direction.
  • Each second wiring layer 72A is disposed at a position overlapping the first resistor end RE1 of the semiconductor resistor layer 20 in a planar view. Each second wiring layer 72A extends from the position overlapping the first resistor end RE1 of the semiconductor resistor layer 20 in a planar view toward the opposite side to the second resistor end RE2 in the X direction.
  • the multiple second wiring layers 72A include end wiring layers 72EA (see Figures 4 and 6) arranged at both ends in the Y direction.
  • the end wiring layers 72EA are formed to overlap the semiconductor resistance layers 20E1 (20E2) and the six semiconductor resistance layers 20 in a plan view.
  • the shape of the end wiring layers 72EA in a plan view is rectangular with the X direction as the width direction (short side direction) and the Y direction as the length direction. In one example, the length in the Y direction of the end wiring layers 72EA is less than twice the width (length in the X direction) of the end wiring layers 72EA.
  • each second wiring layer 72A (hereinafter, "second wiring layer 72PA") except for the two end wiring layers 72EA is formed so as to overlap with both of the two semiconductor resistance layers 20 adjacent in the Y direction in a plan view. Therefore, the length in the Y direction of the end wiring layer 72EA is greater than the width (length in the Y direction) of each second wiring layer 72PA.
  • each second wiring layer 72PA constitutes part of a conductive path that electrically connects two semiconductor resistance layers 20 adjacent in the Y direction. It can also be said that the second wiring layer 72PA electrically connects two semiconductor resistance layers 20 adjacent in the Y direction. It can also be said that the second wiring layer 72PA is a wiring layer for electrically connecting two semiconductor resistance layers 20 adjacent in the Y direction.
  • Each second wiring layer 72PA is formed in a flat plate shape with the thickness direction being in the Z direction.
  • the thickness of the second wiring layer 72PA is thinner than the width of the second wiring layer 72PA (the length in the direction perpendicular to the extension direction of the second wiring layer 72PA in a plan view).
  • the shape of the second wiring layer 72PA in plan view is different from the shape of the end wiring layer 72EA, and is rectangular with the X direction being the longitudinal direction and the Y direction being the width direction (short side direction).
  • the length in the X direction of the second wiring layer 72PA is more than twice the width (length in the Y direction) of the second wiring layer 72PA.
  • the length in the X direction of the second wiring layer 72PA is four times or less the width of the second wiring layer 72PA.
  • the length in the X direction of the second wiring layer 72PA is about three times the width of the second wiring layer 72PA.
  • the semiconductor resistance layer 20 and the second wiring layer 72PA are connected by a plurality of vias 80.
  • the semiconductor resistance layer 20 and the end wiring layer 72EA are connected by a plurality of vias 80.
  • Each via 80 extends in the Z direction, which is the thickness direction of the element insulation layer 40.
  • the vias 80 are made of one or more of Ti, TiN, Ta, TaN, Au, Ag, Cu, Al, and W, as appropriate. In the first embodiment, the vias 80 are made of a material containing W.
  • Each second wiring layer 72B is disposed at a position overlapping the second resistor end RE2 of the semiconductor resistor layer 20 in a planar view. Each second wiring layer 72B extends from the position overlapping the second resistor end RE2 of the semiconductor resistor layer 20 in a planar view toward the opposite side to the first resistor end RE1 in the X direction.
  • the second wiring layer 72B includes end wiring layers 72EB (see FIG. 5) arranged at both ends in the Y direction.
  • the end wiring layers 72EB are formed to overlap the seven semiconductor resistance layers 20, i.e., the semiconductor resistance layer 20E1 (20E2) and the six semiconductor resistance layers 20, in a plan view.
  • the shape of the end wiring layer 72EB in a plan view is rectangular, with the X direction being the width direction (short side direction) and the Y direction being the length direction.
  • the length in the Y direction of the end wiring layer 72EB is equal to or less than twice the width (length in the X direction) of the end wiring layer 72EB.
  • Each second wiring layer 72B (hereinafter, "second wiring layer 72PB") except for the two end wiring layers 72EB is formed so as to overlap with both of the two semiconductor resistance layers 20 adjacent in the Y direction in a plan view. Therefore, the length in the Y direction of the end wiring layer 72EB is greater than the width (length in the Y direction) of each second wiring layer 72PB.
  • the second wiring layer 72PB forms part of a conductive path that electrically connects two semiconductor resistance layers 20 adjacent in the Y direction. It can also be said that the second wiring layer 72PB electrically connects two semiconductor resistance layers 20 adjacent in the Y direction. It can also be said that the second wiring layer 72PB is a wiring layer for electrically connecting two semiconductor resistance layers 20 adjacent in the Y direction.
  • the second wiring layer 72PB is configured so that the position, size, and relationship between width and thickness in the Z direction are the same as those of the second wiring layer 72PA.
  • the end wiring layer 72EB is configured so that the position, size, and relationship between width and thickness in the Z direction are the same as those of the end wiring layer 72EA.
  • Each of the second wiring layer 72PB and the end wiring layer 72EB is electrically connected to the semiconductor resistance layer 20 by a plurality of vias 80, similar to the second wiring layer 72PA and the end wiring layer 72EA.
  • the position, size, and relationship between width and thickness in the Z direction of the second wiring layer 72PB can be changed arbitrarily.
  • the second wiring layer 72PB may be disposed at a different position in the Z direction from the second wiring layer 72PA.
  • the position, size, and relationship between width and thickness in the Z direction of the end wiring layer 72EB can be changed arbitrarily.
  • the end wiring layer 72EB may be disposed at a different position in the Z direction from the end wiring layer 72EA.
  • the first wiring layer 71 includes first wiring layers 71A to 71E electrically connected to the terminals P1 to P5.
  • the first wiring layers 71A to 71E are disposed at the same positions as one another in the Z direction. As shown in FIG. 4, the first wiring layer 71A constitutes a part of the conductive path electrically connecting the semiconductor resistance layer 20 and the terminal P1, that is, a part of the wiring 21.
  • the first wiring layer 71A can also be said to be a wiring layer for electrically connecting the semiconductor resistance layer 20 and the terminal P1.
  • the first wiring layer 71A is electrically connected to the terminal P1.
  • the first wiring layer 71A is electrically connected to the semiconductor resistance layer 20 through the second wiring layer 72A and the via 80.
  • the terminal P1 is formed integrally with the first wiring layer 71A. In other words, a part of the first wiring layer 71A constitutes the terminal P1.
  • the first wiring layer 71A includes a resistor cover portion 71AA extending along the X direction, a terminal configuration portion 71AB, and a wiring cover portion 71AC.
  • the resistor cover portion 71AA, the terminal configuration portion 71AB, and the wiring cover portion 71AC are integrally formed.
  • the resistor cover portion 71AA in plan view, covers the semiconductor resistance layer 20E1 that is the first end of the multiple semiconductor resistance layers 20. In one example, the resistor cover portion 71AA covers the entire upper surface of the semiconductor resistance layer 20E1. The length in the X direction of the resistor cover portion 71AA is longer than the length in the X direction of the semiconductor resistance layer 20E1. Therefore, the resistor cover portion 71AA has a portion that protrudes in the X direction from both ends in the X direction of the semiconductor resistance layer 20E1. The width (length in the Y direction) of the resistor cover portion 71AA is greater than the width (length in the Y direction) of the semiconductor resistance layer 20. Thus, in plan view, the resistor cover portion 71AA covers each side that constitutes the semiconductor resistance layer 20.
  • the terminal component 71AB is connected to the end of the resistor cover part 71AA in the X direction that is closer to the terminal P1.
  • the terminal component 71AB is formed in an L shape.
  • the terminal component 71AB includes a first portion extending from the resistor cover part 71AA in the X direction, and a second portion extending from the first portion in the Y direction.
  • the width of the first portion is greater than the width of the resistor cover part 71AA (size in the Y direction).
  • the first portion of the terminal component 71AB is provided at a position spaced apart from the semiconductor resistance layer 20 in the X direction in a plan view. On the other hand, the first portion of the terminal component 71AB is provided at a position overlapping with the end wiring layer 72EA in a plan view.
  • the second portion of the terminal component 71AB is provided at a position spaced apart from the semiconductor resistance layer 20 in the X direction.
  • the width (length in the X direction) of the second portion of the terminal component 71AB is greater than the width of the resistor cover portion 71AA.
  • a terminal P1 is configured at a position of the terminal component 71AB spaced apart from the resistor cover portion 71AA in the Y direction.
  • the terminal P1 is formed in the second portion of the terminal component 71AB.
  • the terminal component 71AB configures the terminal P1
  • the terminal component 71AB configures an "electrode pad.”
  • the terminal configuration portion 71AB overlaps a part of the second wiring layer 72PA adjacent to the end wiring layer 72EA in the Y direction in a plan view.
  • the terminal configuration portion 71AB and the end wiring layer 72EA are connected by a plurality of vias 81. This electrically connects the first wiring layer 71A and the end wiring layer 72EA.
  • Each via 81 extends in the Z direction.
  • the vias 81 are made of one or more of Ti, TiN, Ta, TaN, Au, Ag, Cu, Al, and W, as appropriate.
  • the vias 81 are made of a material containing W.
  • the vias 81 are made of the same material as the vias 80. Note that the vias 81 may be made of a material different from that of the vias 80.
  • the wiring cover portion 71AC is provided at a position spaced apart from the semiconductor resistance layer 20 in the X direction.
  • the wiring cover portion 71AC extends along the Y direction.
  • the length of the wiring cover portion 71AC in the Y direction is shorter than the length of the terminal configuration portion 71AB (see FIG. 4) in the Y direction.
  • the width (length in the X direction) of the wiring cover portion 71AC is greater than the width of the resistance cover portion 71AA.
  • the width of the wiring cover portion 71AC is smaller than the width of the terminal configuration portion 71AB.
  • the wiring cover portion 71AC is disposed at a position overlapping with the end wiring layer 72EB in a plan view.
  • the wiring cover portion 71AC is formed so as to cover the entire end wiring layer 72EB in the X direction.
  • the length in the Y direction of the wiring cover portion 71AC is longer than the length in the Y direction of the end wiring layer 72EB.
  • the wiring cover portion 71AC is formed so as to overlap with a portion in the Y direction of the second wiring layer 72PB adjacent to the end wiring layer 72EB.
  • the wiring cover portion 71AC and the end wiring layer 72EB are connected by a plurality of vias 81. This electrically connects the first wiring layer 71A and the end wiring layer 72EB.
  • the number of vias 81 can be changed as desired.
  • the first wiring layer 71B constitutes part of the conductive path electrically connecting the semiconductor resistance layer 20 and the terminal P2, i.e., part of the wiring 22.
  • the first wiring layer 71B can also be said to be a wiring layer for electrically connecting the semiconductor resistance layer 20 and the terminal P2.
  • the first wiring layer 71B is electrically connected to the terminal P2.
  • the first wiring layer 71B is electrically connected to the semiconductor resistance layer 20 through the second wiring layer 72A and the via 80.
  • the terminal P2 is formed integrally with the first wiring layer 71B. In other words, a part of the first wiring layer 71B constitutes the terminal P2.
  • the shape of the first wiring layer 71B in a plan view is symmetrical to the first wiring layer 71A in the Y direction. Therefore, like the first wiring layer 71A, the first wiring layer 71B includes a resistor cover portion 71BA, a terminal configuration portion 71BB, and a wiring cover portion (not shown). In one example, the resistor cover portion 71BA, the terminal configuration portion 71BB, and the wiring cover portion are integrally formed.
  • the terminal configuration portion 71BB is disposed at a position overlapping the end wiring layer 72EA in a plan view.
  • the end wiring layer 72EA shown in FIG. 6 is formed so as to overlap both the semiconductor resistance layer 20E2 constituting the second end and the six semiconductor resistance layers 20 in a plan view.
  • the end wiring layer 72EA and the terminal configuration portion 71BB are connected by a plurality of vias 81. This electrically connects the end wiring layer 72EA and the first wiring layer 71B.
  • the end wiring layer 72EA and the six semiconductor resistance layers 20 adjacent to the semiconductor resistance layer 20E2 in the Y direction are connected by a plurality of vias 80. As a result, the six semiconductor resistance layers 20 and the end wiring layer 72EA are electrically connected to each other.
  • the first wiring layer 71C is disposed in a plan view at a distance from the semiconductor resistance layer 20 in the X direction.
  • the first wiring layer 71C constitutes part of the conductive path electrically connecting the semiconductor resistance layer 20 and the terminal P3, i.e., part of the wiring 23.
  • the first wiring layer 71C can also be said to be a wiring layer for electrically connecting the semiconductor resistance layer 20 and the terminal P3.
  • the first wiring layer 71C is electrically connected to the terminal P3.
  • the first wiring layer 71C is electrically connected to the semiconductor resistance layer 20 via the second wiring layer 72PA and the via 80.
  • the terminal P3 is formed integrally with the first wiring layer 71C. In other words, a part of the first wiring layer 71C constitutes the terminal P3.
  • the first wiring layer 71C is formed in an L-shape in a plan view. More specifically, the first wiring layer 71C includes a first portion 71CA extending in the X-direction and a second portion 71CB extending in the Y-direction from the first portion 71CA toward the terminal P4. The terminal P3 is formed in the second portion 71CB.
  • the first portion 71CA is formed so as to overlap with the second wiring layer 72PA in a plan view.
  • the first portion 71CA and the second wiring layer 72PA are connected by a plurality of vias 81. This electrically connects the first wiring layer 71C and the second wiring layer 72PA.
  • the width (size in the Y direction) of the first portion 71CA is larger than the width (size in the Y direction) of the second wiring layer 72PA. Therefore, in a plan view, the first portion 71CA protrudes on both sides in the Y direction from the second wiring layer 72PA.
  • the first portion 71CA is formed so as to overlap with a part of the second wiring layer 72PA adjacent in the Y direction to the second wiring layer 72PA corresponding to the first portion 71CA.
  • the first portion 71CA extends toward the opposite side of the semiconductor resistance layer 20 from the second wiring layer 72PA.
  • the second wiring layer 72PA corresponding to the first portion 71CA and the two semiconductor resistance layers 20 corresponding to this second wiring layer 72PA are connected by a plurality of vias 80. This electrically connects the second wiring layer 72PA and the semiconductor resistance layers 20.
  • the first wiring layer 71D is disposed at a distance from the semiconductor resistance layer 20 in the X direction in a plan view.
  • the first wiring layer 71D constitutes part of the conductive path electrically connecting the semiconductor resistance layer 20 and the terminal P4, i.e., part of the wiring 24.
  • the first wiring layer 71D can also be said to be a wiring layer for electrically connecting the semiconductor resistance layer 20 and the terminal P4.
  • the first wiring layer 71D is electrically connected to the terminal P4.
  • the first wiring layer 71D is electrically connected to the semiconductor resistance layer 20 via the second wiring layer 72A and the via 80.
  • the terminal P4 is formed integrally with the first wiring layer 71D. In other words, a part of the first wiring layer 71D constitutes the terminal P4.
  • the first wiring layer 71D is formed in a T-shape in a plan view. More specifically, the first wiring layer 71D includes a first portion 71DA extending in the X-direction and a second portion 71DB extending in the Y-direction from both ends of the first portion 71DA in the X-direction.
  • the terminal P4 is configured in the second portion 71DB.
  • the first portion 71DA is formed so as to overlap with the second wiring layer 72PA in a plan view.
  • the first portion 71DA and the second wiring layer 72PA are connected by a plurality of vias 81. This electrically connects the first wiring layer 71D and the second wiring layer 72PA.
  • the width (size in the Y direction) of the first portion 71DA is greater than the width (size in the Y direction) of the second wiring layer 72PA. Therefore, in a plan view, the first portion 71DA protrudes on both sides in the Y direction from the second wiring layer 72PA.
  • the first portion 71DA extends further toward the opposite side to the semiconductor resistance layer 20 than the second wiring layer 72PA.
  • the second wiring layer 72PA corresponding to the first portion 71DA and the two semiconductor resistance layers 20 corresponding to this second wiring layer 72PA are connected by a plurality of vias 80. This electrically connects the second wiring layer 72PA and the semiconductor resistance layers 20.
  • the first wiring layer 71E is disposed apart from the semiconductor resistance layer 20 in the X direction in a plan view.
  • the first wiring layer 71E constitutes part of the conductive path electrically connecting the semiconductor resistance layer 20 and the terminal P5, i.e., part of the wiring 25.
  • the first wiring layer 71E can also be said to be a wiring layer for electrically connecting the semiconductor resistance layer 20 and the terminal P5.
  • the first wiring layer 71E is electrically connected to the terminal P5.
  • the first wiring layer 71E is electrically connected to the semiconductor resistance layer 20 via the second wiring layer 72PA and the via 80.
  • the terminal P5 is formed integrally with the first wiring layer 71E. In other words, a part of the first wiring layer 71E constitutes the terminal P5.
  • the first wiring layer 71E is formed in an L-shape in a plan view. More specifically, the first wiring layer 71E includes a first portion 71EA extending in the X-direction and a second portion 71EB extending in the Y-direction from the first portion 71EA toward the terminal P4. The terminal P5 is formed in the second portion 71EB.
  • the arrangement and connection of the first wiring layer 71E to the second wiring layer 72A are similar to those of the first wiring layer 71C, and therefore will not be described in detail.
  • the first wiring layer 71 includes a first wiring layer 71F that is provided separately from the first wiring layers 71A to 71E.
  • a plurality of first wiring layers 71F are provided.
  • the plurality of first wiring layers 71F are disposed at positions between the first wiring layers 71A to 71E in the Y direction.
  • the plurality of first wiring layers 71F are arranged at the same positions as each other in the X direction and spaced apart from each other in the Y direction.
  • the shape of the first wiring layer 71F in plan view is a rectangle with the width direction (short side direction) being the X direction and the length direction being the Y direction.
  • the width (length in the X direction) of the first wiring layer 71F is larger than the width (length in the X direction) of the second wiring layer 72PA.
  • the first wiring layer 71F is provided so as to overlap with a plurality of second wiring layers 72PA in the Y direction.
  • the first wiring layer 71F extends toward the opposite side of the semiconductor resistance layer 20 with respect to the second wiring layer 72PA in the X direction. In one example, as shown in FIG.
  • the first wiring layer 71F adjacent to the terminal configuration portion 71AB overlaps with a part of the second wiring layer 72PA adjacent to the end wiring layer 72EA in the Y direction.
  • the first wiring layer 71F is provided so as to overlap with three second wiring layers 72PA adjacent to each other in the Y direction.
  • the first wiring layer 71F and one of the multiple second wiring layers 72PA corresponding to the first wiring layer 71F are connected by multiple vias 81. This electrically connects the first wiring layer 71F and one of the multiple second wiring layers 72PA corresponding to the first wiring layer 71F.
  • the first wiring layer 71 includes a first wiring layer 71G provided near the second resistor end RE2 of the semiconductor resistance layer 20 in a plan view.
  • the first wiring layer 71G extends along the Y direction. That is, the shape of the first wiring layer 71G in a plan view is a rectangle with the X direction being the width direction (short side direction) and the Y direction being the length direction.
  • the width of the first wiring layer 71G is the same as the width of the first wiring layer 71F
  • the length of the first wiring layer 71G in the Y direction is the same as the length of the first wiring layer 71F in the Y direction.
  • the first wiring layer 71G extends toward the opposite side to the semiconductor resistance layer 20 in the X direction with respect to the second wiring layer 72B.
  • a plurality of first wiring layers 71G are provided.
  • the plurality of first wiring layers 71G are arranged at the same positions in the X direction and spaced apart from each other in the Y direction.
  • the first wiring layer 71G and one of the multiple second wiring layers 72PB corresponding to the first wiring layer 71G are connected by multiple vias 81. This electrically connects the first wiring layer 71G and one of the multiple second wiring layers 72PB corresponding to the first wiring layer 71G.
  • FIG. 8 shows a schematic cross-sectional structure of the first chip 14.
  • Figure 8 shows a cross-sectional structure obtained by cutting a region including four semiconductor resistance layers 20 adjacent in the Y direction in the first resistance region R1 in the YZ plane.
  • Figure 9 shows an example of a cross-sectional structure obtained by cutting the first chip 14 along line F9-F9 in Figure 3.
  • Figure 10 shows an example of a cross-sectional structure obtained by cutting the first chip 14 along line F10-F10 in Figure 3.
  • one or two vias 80 are provided for each semiconductor resistance layer 20, but in reality, as shown in Figures 4 to 7, many vias 80 are provided for one semiconductor resistance layer 20.
  • one via 81 is provided for each second wiring layer 72A (72B), but in reality, as shown in Figures 4 to 7, many vias 81 are provided for one second wiring layer 72A (72B).
  • the number of vias 80 and vias 81 can be changed arbitrarily.
  • first wiring layer 71 when describing matters common to the first wiring layers 71A to 71G, or when describing matters where it is not necessary to distinguish between the first wiring layers 71A to 71G, it may simply be referred to as the "first wiring layer 71.”
  • second wiring layer 72 when describing matters common to the second wiring layers 72A, 72B, or when describing matters where it is not necessary to distinguish between the second wiring layers 72A, 72B, it may simply be referred to as the "second wiring layer 72.”
  • the first chip 14 includes a substrate 30 and an element insulating layer 40 provided on the substrate 30 .
  • the substrate 30 is formed of, for example, a semiconductor substrate.
  • the substrate 30 is a semiconductor substrate formed of a material containing Si.
  • the substrate 30 may be a wide band gap semiconductor or a compound semiconductor.
  • the substrate 30 may be an insulating substrate formed of a material containing glass or a material containing ceramics such as alumina, instead of a semiconductor substrate.
  • the wide bandgap semiconductor is a semiconductor substrate having a bandgap of 2.0 eV or more.
  • the wide bandgap semiconductor may be SiC (silicon carbide).
  • the compound semiconductor may be a III-V compound semiconductor.
  • the compound semiconductor may include at least one of AlN (aluminum nitride), InN (indium nitride), GaN (gallium nitride), and GaAs (gallium arsenide).
  • the element insulating layer 40 has an element front surface 41 and an element back surface 42 that face opposite each other in the Z direction.
  • the element back surface 42 is in contact with the substrate 30.
  • the element front surface 41 is the surface opposite the substrate 30 in the Z direction.
  • the Z direction corresponds to the "thickness direction of the element insulating layer.” Therefore, a planar view means "viewed from the thickness direction of the element insulating layer.”
  • a passivation film 43 is provided on the element insulating layer 40 . 8, the passivation film 43 is formed on the element surface 41 of the element insulating layer 40.
  • the passivation film 43 is a surface protection film for the first chip 14, and is formed of, for example, a material containing SiN.
  • the material constituting the passivation film 43 can be changed arbitrarily, and may be formed of, for example, a material containing SiO 2.
  • the passivation film 43 may also have a laminated structure of multiple films, and may be, for example, a laminated structure of a film formed of a material containing SiN and a film formed of a material containing SiO 2 .
  • the element insulating layer 40 includes a substrate-side insulating layer 50 provided on the substrate 30 , and a front-side insulating layer 60 laminated on the substrate-side insulating layer 50 .
  • the substrate-side insulating layer 50 is, for example, an insulating layer for improving the dielectric strength voltage of the first chip 14.
  • the substrate-side insulating layer 50 is an insulating layer including the element back surface 42 of the element insulating layer 40. In other words, the substrate-side insulating layer 50 is in contact with the substrate 30.
  • the substrate-side insulating layer 50 has a plurality of etching stopper films 51 and an interlayer insulating film 52 formed on the plurality of etching stopper films 51.
  • the plurality of etching stopper films 51 and the plurality of interlayer insulating films 52 are stacked alternately one by one in the Z direction.
  • the etching stopper film 51 is formed of a material including SiN (silicon nitride), SiC, SiCN (nitrogen-doped silicon carbide), etc. In the first embodiment, the etching stopper film 51 is formed of a material including SiN.
  • the interlayer insulating film 52 is an oxide film formed of a material containing SiO 2 (silicon oxide).
  • the thickness of the interlayer insulating film 52 is thicker than the thickness of the etching stopper film 51.
  • the etching stopper film 51 has a thickness of 50 nm or more and less than 1000 nm.
  • the interlayer insulating film 52 has a thickness of 500 nm or more and 5000 nm or less. In the first embodiment, the etching stopper film 51 has a thickness of about 300 nm, and the interlayer insulating film 52 has a thickness of about 2000 nm.
  • the ratio of the thickness of the etching stopper film 51 to the thickness of the interlayer insulating film 52 in the drawings is different from the actual ratio of the thickness of the etching stopper film 51 to the thickness of the interlayer insulating film 52.
  • the element insulating layer 40 is provided with a plurality of semiconductor resistance layers 20.
  • the plurality of semiconductor resistance layers 20 are provided on the substrate-side insulating layer 50.
  • the plurality of semiconductor resistance layers 20 are covered by the surface-side insulating layer 60.
  • the first chip 14 further includes the semiconductor resistance layer 20 provided on the substrate-side insulating layer 50, and the surface-side insulating layer 60 that covers the semiconductor resistance layer 20.
  • the multiple semiconductor resistance layers 20 provided on the substrate-side insulating layer 50 are arranged at the same position relative to one another in the Z direction.
  • Each semiconductor resistance layer 20 is arranged closer to the element surface 41 than the substrate-side insulating layer 50 and spaced apart from the substrate-side insulating layer 50.
  • a portion of the surface-side insulating layer 60 is interposed between each semiconductor resistance layer 20 and the substrate-side insulating layer 50 in the Z direction. For this reason, each semiconductor resistance layer 20 can be said to be embedded in the surface-side insulating layer 60.
  • the semiconductor resistance layer 20 is formed in a flat plate shape with the thickness direction being the Z direction.
  • the thickness of the semiconductor resistance layer 20 is thinner than the width (length in the X direction) of the semiconductor resistance layer 20.
  • the thickness of the semiconductor resistance layer 20 is, for example, 1 nm or more and 100 nm or less. In the first embodiment, the thickness of the semiconductor resistance layer 20 is about 2.5 nm.
  • the semiconductor resistance layer 20 is formed of a material containing, for example, CrSi (chromium silicon). Therefore, it can be said that the semiconductor resistance layer 20 has a thickness thinner than the interlayer insulating film 52.
  • the semiconductor resistance layer 20 may have a thickness thinner than the etching stopper film 51.
  • the wiring layer 70 is provided in the element insulating layer 40. More specifically, each first wiring layer 71 and each second wiring layer 72 is provided in the element insulating layer 40. In one example, each first wiring layer 71 and each second wiring layer 72 is provided in the front insulating layer 60.
  • the second wiring layer 72 is provided at a different position from the first wiring layer 71 in the Z direction.
  • the second wiring layer 72 is provided on the substrate-side insulating layer 50.
  • the second wiring layer 72 is in contact with the substrate-side insulating layer 50.
  • the second wiring layer 72A is in contact with the uppermost interlayer insulating film 52 of the substrate-side insulating layer 50.
  • the first wiring layer 71 is disposed at a distance from the substrate-side insulating layer 50 in the Z direction. In other words, the first wiring layer 71 is disposed closer to the element surface 41 of the element insulating layer 40 than the second wiring layer 72.
  • the second wiring layer 72 is provided at a different position in the Z direction from each semiconductor resistance layer 20.
  • each semiconductor resistance layer 20 is provided at a different position in the Z direction from the second wiring layer 72.
  • the second wiring layer 72 is disposed closer to the substrate 30 (see FIG. 4) than each semiconductor resistance layer 20 in the Z direction. Therefore, each semiconductor resistance layer 20 is disposed at a distance in the Z direction from the substrate-side insulating layer 50.
  • the second wiring layer 72 is disposed at a distance in the Z direction from each semiconductor resistance layer 20.
  • a part of the front-side insulating layer 60 is interposed between the second wiring layer 72A and each semiconductor resistance layer 20 in the Z direction.
  • the first wiring layer 71 is disposed on the opposite side of the semiconductor resistance layer 20 from the substrate 30 in the Z direction.
  • the first wiring layer 71 is disposed closer to the element surface 41 of the element insulating layer 40 than the semiconductor resistance layer 20 in the Z direction.
  • the first wiring layer 71 is disposed on the opposite side of the semiconductor resistance layer 20 from the second wiring layer 72 in the Z direction.
  • the second wiring layer 72 is disposed on the opposite side of the semiconductor resistance layer 20 from the first wiring layer 71. It can also be said that the second wiring layer 72 is disposed closer to the substrate 30 than the semiconductor resistance layer 20 in the Z direction.
  • the first distance D1 between the first wiring layer 71 and the semiconductor resistance layer 20 in the Z direction is smaller than the second distance D2 between the second wiring layer 72 and the semiconductor resistance layer 20 in the Z direction.
  • the first distance D1 is equal to or less than half the second distance D2. In this way, it can be said that the first wiring layer 71 is disposed closer to the semiconductor resistance layer 20 in the Z direction than the second wiring layer 72.
  • a part of the front-side insulating layer 60 is interposed between the first wiring layer 71 and the semiconductor resistance layer 20 in the Z direction.
  • a part of the front-side insulating layer 60 is interposed between the first wiring layer 71 and the second wiring layer 72 in the Z direction.
  • the thickness of the second wiring layer 72 is thicker than the thickness of the semiconductor resistance layer 20. On the other hand, the thickness of the second wiring layer 72 is thinner than the thickness of the interlayer insulating film 52.
  • the thicknesses of the multiple second wiring layers 72 are the same as each other. Therefore, the thickness of the second wiring layer 72A and the thickness of the second wiring layer 72B are the same as each other.
  • the first wiring layer 71 is formed in a flat plate shape with the thickness direction being the Z direction.
  • the thicknesses of the multiple first wiring layers 71 are the same as each other.
  • the thickness of the first wiring layer 71 is thinner than the width of the first wiring layer 71 (the length in a direction perpendicular to the direction in which the first wiring layer 71 extends in a plan view).
  • the thickness of the first wiring layer 71 is thicker than the thickness of the semiconductor resistance layer 20.
  • the thickness of the first wiring layer 71 is thicker than the thickness of the interlayer insulating film 52.
  • the first wiring layer 71 has a thickness thicker than the first distance D1.
  • the first wiring layer 71 has a thickness that is twice or more the first distance D1.
  • the first wiring layer 71 may have a thickness thicker than the second distance D2.
  • the first wiring layer 71 has a thickness greater than that of the second wiring layer 72. In one example, the thickness of the first wiring layer 71 is at least twice the thickness of the second wiring layer 72. In one example, the thickness of the first wiring layer 71 is at least three times the thickness of the second wiring layer 72. In one example, the thickness of the first wiring layer 71 is at least four times the thickness of the second wiring layer 72.
  • the thickness of the first wiring layer 71 can be changed as desired. In one example, the thickness of the first wiring layer 71 may be equal to or less than the first distance D1. In another example, the thickness of the first wiring layer 71 may be equal to or less than the thickness of the second wiring layer 72.
  • terminal P1 is provided on element insulating layer 40.
  • terminals P2 to P5 are also provided on element insulating layer 40.
  • terminals P1 to P5 are provided on front-side insulating layer 60.
  • Terminals P1 to P5 are made of one or more of Ti (titanium), TiN (titanium nitride), Ta (tantalum), TaN (tantalum nitride), Au (gold), Ag (silver), Cu (copper), Al (aluminum), Ni (nickel), Pd (palladium), and W (tungsten).
  • terminals P1 to P5 are made of a material containing Al.
  • Terminal P1 is covered by both the front-side insulating layer 60 and the passivation film 43. Meanwhile, the front-side insulating layer 60 and the passivation film 43 have openings 43X, 60X that expose terminal P1. The front-side insulating layer 60 and the passivation film 43 have openings 43X, 60X that expose terminals P2 to P5 (see Figures 6 and 7). For this reason, terminals P1 to P5 shown in Figures 4, 6, and 7 include exposed surfaces for connecting wires W1 to W5 (see Figure 1). In this way, terminals P1 to P5 form electrode pads.
  • the configuration of the first wiring layer 71, particularly the first wiring layers 71A, 71F, and 71G, and the configuration of the second wiring layer 72 will be described with reference to FIGS.
  • the end wiring layer 72EA of the second wiring layer 72A includes a second overlapping portion 75EA that overlaps with the semiconductor resistance layer 20 in a planar view, and a second protruding portion 76EA that protrudes from the semiconductor resistance layer 20 in a planar view.
  • the second overlapping portion 75EA is formed to overlap the semiconductor resistance layer 20E1 and each of the six semiconductor resistance layers 20 adjacent in the Y direction.
  • the second overlapping portion 75EA overlaps the semiconductor resistance layer 20E1 and the first resistance end portion RE1 of each of the six semiconductor resistance layers 20 adjacent in the Y direction.
  • the second overlapping portion 75EA constitutes the end portion closer to the semiconductor resistance layer 20 of both ends of the end wiring layer 72EA in the X direction.
  • the vias 80 are provided at positions that overlap both the second overlapping portion 75EA and the first resistor ends RE1 of six semiconductor resistor layers 20 adjacent in the Y direction in a plan view.
  • the vias 80 contact both the second overlapping portion 75EA and the first resistor ends RE1.
  • the second protruding portion 76EA extends in the X direction from the second overlapping portion 75EA away from the semiconductor resistance layer 20 in a plan view.
  • the second protruding portion 76EA is formed to overlap the terminal configuration portion 71AB of the first wiring layer 71A in a plan view.
  • the terminal component 71AB of the first wiring layer 71A includes a first overlapping portion 73BA that overlaps with the end wiring layer 72EA in a planar view, and a first protruding portion 74BA that protrudes from the end wiring layer 72EA in a planar view.
  • the first overlapping portion 73BA overlaps with the end wiring layer 72EA of the second wiring layer 72A in a planar view. More specifically, the first overlapping portion 73BA overlaps with the first end of the end wiring layer 72EA in the X direction that is closer to the terminal P1 in a planar view. The first overlapping portion 73BA overlaps with the entire first end of the end wiring layer 72EA in the Y direction in a planar view. For this reason, it can be said that the first overlapping portion 73BA covers the entire first end of the end wiring layer 72EA in the Y direction.
  • the first protruding portion 74BA extends in a direction away from the semiconductor resistance layer 20 from the first overlapping portion 73BA in a plan view.
  • the vias 81 are provided at positions overlapping both the first end of the end wiring layer 72EA and the first overlapping portion 73BA in a plan view. The vias 81 are in contact with both the first end of the end wiring layer 72EA and the first overlapping portion 73BA.
  • the end wiring layer 72EB of the second wiring layer 72B includes a second overlapping portion 75EB that overlaps with the semiconductor resistance layer 20 in a planar view, and a second protruding portion 76EB that protrudes from the semiconductor resistance layer 20 in a planar view.
  • the second overlapping portion 75EB is formed so as to overlap both of two semiconductor resistance layers 20 adjacent in the Y direction.
  • the second overlapping portion 75EB overlaps with the second resistance end portions RE2 of seven semiconductor resistance layers 20 adjacent in the Y direction.
  • the second overlapping portion 75EB constitutes the end portion closer to the semiconductor resistance layer 20 of both ends of the second wiring layer 72B in the X direction.
  • the second protruding portion 76EB extends along the X direction so as to move away from the second overlapping portion 75EB toward the semiconductor resistance layer 20 in a plan view.
  • the wiring cover portion 71AC of the first wiring layer 71A includes a first overlapping portion 73CA that overlaps with the end wiring layer 72EA in a planar view, and a first protruding portion 74CA that protrudes from the end wiring layer 72EB in a planar view.
  • the first overlapping portion 73CA overlaps with the end wiring layer 72EB of the second wiring layer 72B in a planar view. More specifically, the first overlapping portion 73CA overlaps with the first end of the end wiring layer 72EB in the X direction that is farther from the semiconductor resistance layer 20 in a planar view. The first overlapping portion 73CA overlaps with the entire first end of the end wiring layer 72EB in the Y direction in a planar view. For this reason, it can be said that the first overlapping portion 73CA covers the entire first end of the end wiring layer 72EB in the Y direction.
  • the first protruding portion 74CA extends from the first overlapping portion 73CA in a direction away from the semiconductor resistance layer 20 in a plan view.
  • the protruding length of the first protruding portion 74CA is longer than the first distance D1.
  • the protruding length of the first protruding portion 74CA is 1 ⁇ m or more and 10 ⁇ m or less.
  • the protruding length of the first protruding portion 74CA is shorter than the protruding length of the first protruding portion 74BA.
  • the protrusion length of the first protrusion portion 74CA can be defined as the distance in the X direction between the end face of the end wiring layer 72EB, which is farther from the semiconductor resistance layer 20, and the end face of the wiring cover portion 71AC, which is farther from the semiconductor resistance layer 20, in a plan view.
  • the protrusion length of the first protrusion portion 74CA can be changed arbitrarily.
  • the protrusion length of the first protrusion portion 74CA may be longer than 10 ⁇ m.
  • the protrusion length of the first protrusion portion 74CA may be less than or equal to the first distance D1.
  • the vias 81 are provided at positions that overlap both the first end of the end wiring layer 72EB and the first overlapping portion 73CA of the first wiring layer 71A in a plan view.
  • the vias 81 contact both the first end of the end wiring layer 72EB and the first overlapping portion 73CA.
  • the first wiring layer 71F includes a first overlapping portion 73F that overlaps with the second wiring layer 72PA in a planar view, and a first protruding portion 74F that protrudes from the second wiring layer 72PA in a planar view.
  • the second wiring layer 72A corresponding to the first wiring layer 71F includes a second overlapping portion 75A that overlaps with the semiconductor resistance layer 20 in a planar view, and a second protruding portion 76A that protrudes from the semiconductor resistance layer 20 in a planar view.
  • the first overlapping portion 73F overlaps with the first end of the second wiring layer 72PA that is closer to the terminal P1 in a plan view. As shown in FIG. 4, the first overlapping portion 73F overlaps with the entire Y direction of the first end of the second wiring layer 72PA at the center in the Y direction of the three second wiring layers 72PA adjacent in the Y direction. The first overlapping portion 73F overlaps with a part of the first end of the second wiring layer 72PA at both ends in the Y direction of the three second wiring layers 72PA adjacent in the Y direction.
  • the first protruding portion 74F extends from the first overlapping portion 73F in a direction away from the second wiring layer 72PA in a plan view.
  • the protruding length of the first protruding portion 74F is longer than the first distance D1 (see FIG. 9).
  • the protruding length of the first protruding portion 74F is 1 ⁇ m or more and 10 ⁇ m or less.
  • the protruding length of the first protruding portion 74F is shorter than the protruding length of the first protruding portion 74BA (see FIG. 9).
  • the protrusion length of the first protrusion portion 74F can be defined as the distance in the X direction between the end face of the second wiring layer 72PA that is closer to the terminal P1 and the end face of the first wiring layer 71F that is farther from the semiconductor resistance layer 20 in the X direction, in a plan view.
  • the protrusion length of the first protrusion portion 74F can be changed arbitrarily.
  • the protrusion length of the first protrusion portion 74F may be longer than 10 ⁇ m.
  • the protrusion length of the first protrusion portion 74F may be equal to or shorter than the first distance D1.
  • the vias 81 are provided at positions that overlap both the second wiring layer 72PA and the first overlapping portion 73F of the first wiring layer 71F in a plan view.
  • the vias 81 are in contact with both the second wiring layer 72PA and the first overlapping portion 73F.
  • the first wiring layer 71G includes a first overlapping portion 73G that overlaps with the second wiring layer 72PB in a plan view, and a first protruding portion 74G that protrudes from the second wiring layer 72B in a plan view.
  • the second wiring layer 72PB corresponding to the first wiring layer 71G includes a second overlapping portion 75B that overlaps with the semiconductor resistance layer 20 in a plan view, and a second protruding portion 76B that protrudes from the semiconductor resistance layer 20 in a plan view.
  • the configuration of the first wiring layer 71G and the connection structure with the multiple vias 80 are similar to those of the first wiring layer 71F, so detailed descriptions thereof will be omitted.
  • the first wiring layer 71B like the first wiring layer 71A, includes a first overlapping portion 73B that overlaps with the end wiring layer 72EA in a planar view, and a first protruding portion 74B that protrudes from the end wiring layer 72EA in a planar view.
  • the end wiring layer 72EA like the end wiring layer 72EA corresponding to the first wiring layer 71A, includes a second overlapping portion 75EA that overlaps with the semiconductor resistance layer 20 in a planar view, and a second protruding portion 76EA that protrudes from the semiconductor resistance layer 20 in a planar view.
  • the arrangement and connection structure of the first overlapping portion 73B, the first protruding portion 74B, the second overlapping portion 75EA, and the second protruding portion 76EA are similar to those of the first wiring layer 71A, so detailed description thereof will be omitted.
  • the first wiring layer 71C includes a first overlapping portion 73C that overlaps with the second wiring layer 72PA in a planar view, and a first protruding portion 74C that protrudes from the second wiring layer 72PA in a planar view.
  • the second wiring layer 72PA corresponding to the first wiring layer 71C includes a second overlapping portion 75A that overlaps with the semiconductor resistance layer 20 in a planar view, and a second protruding portion 76A that protrudes from the semiconductor resistance layer 20 in a planar view.
  • the arrangement and connection structure of the first overlapping portion 73C, the first protruding portion 74C, the second overlapping portion 75A, and the second protruding portion 76A are similar to those of the first wiring layer 71A, so detailed description thereof will be omitted.
  • the first wiring layer 71D includes a first overlapping portion 73D that overlaps with the second wiring layer 72PA in a planar view, and a first protruding portion 74D that protrudes from the second wiring layer 72PA in a planar view.
  • the second wiring layer 72PA corresponding to the first wiring layer 71D includes a second overlapping portion 75A that overlaps with the semiconductor resistance layer 20 in a planar view, and a second protruding portion 76A that protrudes from the semiconductor resistance layer 20 in a planar view.
  • the arrangement and connection structure of the first overlapping portion 73D, the first protruding portion 74D, the second overlapping portion 75A, and the second protruding portion 76A are similar to those of the first wiring layer 71A, so detailed description thereof will be omitted.
  • the arrangement and connection structure of the first overlapping portion 73E, the first protruding portion 74E, the second overlapping portion 75A, and the second protruding portion 76A are similar to those of the first wiring layer 71A, so detailed description thereof will be omitted.
  • the manufacturing method of the first chip 14 mainly includes the steps of preparing a substrate 830, forming a substrate-side insulating layer 850 on the substrate 830, forming a second wiring layer 72, forming a first surface-side insulating layer 861, forming a via 80, forming a semiconductor resistance layer 20, forming a second surface-side insulating layer 862, forming a via 81, forming the first wiring layer 71 and terminals P1 to P5, forming a third surface-side insulating layer 863, forming a passivation film 843, and singulating.
  • substrate 830 for example a Si substrate, is prepared.
  • substrate 830 is a component that constitutes substrate 30, for example a semiconductor wafer.
  • substrate 830 is configured to include multiple substrates 30.
  • a process of forming a substrate-side insulating layer 850 on the substrate 30 is carried out.
  • the substrate-side insulating layer 850 is formed on the substrate 30, for example, by CVD (chemical vapor deposition). More specifically, an etching stopper film 851 and an interlayer insulating film 852 are formed so as to be alternately stacked, for example, by CVD.
  • the substrate-side insulating layer 850 is an insulating layer that constitutes the substrate-side insulating layer 50.
  • the process of forming the second wiring layer 72 is performed after the process of forming the substrate-side insulating layer 850.
  • a metal film (not shown) which is the material film of the second wiring layer 72 is first formed on the substrate-side insulating layer 850 by, for example, a sputtering method.
  • the metal film is, for example, one or more of Ti, TiN, Ta, TaN, Au, Ag, Cu, Al, and W selected as appropriate.
  • the metal film is then patterned by, for example, lithography and etching to form the second wiring layer 72.
  • the first surface-side insulating layer 861 is formed on the substrate-side insulating layer 850 by, for example, CVD so as to cover the second wiring layer 72.
  • the first surface-side insulating layer 861 is an insulating layer that constitutes a part of the surface-side insulating layer 60.
  • the first surface-side insulating layer 861 is formed of a material containing, for example, SiO2 .
  • a via opening is formed, for example, by etching.
  • the via opening penetrates the first surface-side insulating layer 861 in the Z direction and exposes the second wiring layer 72.
  • a metal material is filled into the via opening, for example, by a sputtering method.
  • the metal material is, for example, one or more of Ti, TiN, Ta, TaN, Au, Ag, Cu, Al, and W, as appropriate. In this way, the via 80 is formed.
  • a resistance material film which is a material film of the semiconductor resistance layer 20 is formed on the first surface side insulating layer 861.
  • the resistance material film is formed over the entire first surface side insulating layer 861.
  • the resistance material film is then patterned by, for example, lithography and etching to form the semiconductor resistance layer 20.
  • the upper end of the via 80 is connected to the semiconductor resistance layer 20.
  • the second surface-side insulating layer 862 is formed on the first surface-side insulating layer 861 by, for example, CVD so as to cover the semiconductor resistance layer 20.
  • the second surface-side insulating layer 862 is an insulating layer that constitutes a part of the surface-side insulating layer 60.
  • the second surface-side insulating layer 862 is formed of a material containing, for example, SiO 2. Note that in FIG. 15, the interface between the first surface-side insulating layer 861 and the second surface-side insulating layer 862 is shown to facilitate understanding of the drawing.
  • a via opening is formed, for example, by etching.
  • the via opening penetrates both the first surface side insulating layer 861 and the second surface side insulating layer 862 in the Z direction and exposes the second wiring layer 72.
  • a metal material is filled into the via opening, for example, by a sputtering method.
  • the metal material is, for example, one or more of Ti, TiN, Ta, TaN, Au, Ag, Cu, Al, and W, as appropriate. In this way, the via 81 is formed.
  • a metal film (not shown) which is the material film of the first wiring layer 71 and the terminals P1 to P5 is first formed on the second surface-side insulating layer 862 by, for example, a sputtering method.
  • the metal film is, for example, one or more of Ti, TiN, Ta, TaN, Au, Ag, Cu, Al, and W, as appropriate.
  • the first wiring layer 71 and the terminals P1 to P5 are formed by patterning the metal film by, for example, lithography and etching. In this way, since the terminals P1 to P5 are included in the first wiring layer 71, the first wiring layer 71 and the terminals P1 to P5 are formed in the same process.
  • the third surface-side insulating layer 863 is formed on the second surface-side insulating layer 862 by, for example, CVD so as to cover the first wiring layer 71 and the terminals P1 to P5.
  • the third surface-side insulating layer 863 is an insulating layer that constitutes a part of the surface-side insulating layer 60.
  • the third surface-side insulating layer 863 is formed of a material that contains, for example, SiO2 . Note that in Fig. 17, the interface between the second surface-side insulating layer 862 and the third surface-side insulating layer 863 is shown to facilitate understanding of the drawing.
  • the surface-side insulating layer 860 that constitutes the surface-side insulating layer 60 is formed.
  • a portion of the third surface-side insulating layer 863 that covers the terminals P1 to P5 is removed, for example by etching. That is, a portion of the terminals P1 to P5 is exposed from the third surface-side insulating layer 863. It can also be said that an opening 860X that exposes the terminals P1 to P5 is formed in the surface-side insulating layer 860. In FIG. 17, the opening 860X that exposes the terminal P1 is shown. The opening 860X corresponds to the opening 60X.
  • a passivation material film which is a material film of the passivation film 843, is first formed, for example, on the third surface side insulating layer 863 and the terminals P1 to P5. Then, a part of the passivation material film covering the terminals P1 to P5 is removed, for example, by etching. In other words, a part of the terminals P1 to P5 is exposed from the passivation material film. It can also be said that an opening 843X that exposes the terminals P1 to P5 is formed in the passivation film 843. In this way, the passivation film 843 is formed.
  • the passivation film 843 is a film that constitutes the passivation film 43, and is formed of a material containing SiN, for example. Note that the opening 843X that exposes the terminal P1 is shown in FIG. 18. The opening 843X corresponds to the opening 43X.
  • the passivation film 843, the first to third surface-side insulating layers 861 to 863, the substrate-side insulating layer 850, and the substrate 830 are cut along the cutting lines CL in FIG. 18 using, for example, a dicing blade. This forms the passivation film 43, the surface-side insulating layer 60, the element insulating layer 40, and the substrate 30.
  • the first chip 14 is manufactured.
  • FIGS. Fig. 19 shows the results of a simulation of electric field strength modeled on the first wiring layer 71, the second wiring layer 72, the vias 80 and 81, and the semiconductor resistance layer 20 of the first embodiment.
  • Fig. 20 shows the results of a simulation of electric field strength modeled on the structure of the first comparative example.
  • Fig. 21 shows the results of a simulation of electric field strength modeled on the structure of the second comparative example. Note that the intensity of the electric field strength is indicated by the shade of the dots in Figs. 19 to 21. In other words, the darker the dots in Figs. 19 to 21, the higher the electric field strength.
  • the first comparative example shown in FIG. 20 is a configuration in which the first wiring layer 71 and the via 81 are omitted from the first embodiment.
  • electric field concentration occurs at each corner portion of the first end C1 and the second end C2 of the second wiring layer 72 in the X direction.
  • electric field concentration occurs significantly at the corner portion of the first end C1 of the second wiring layer 72.
  • the first end C1 of the second wiring layer 72 is the end opposite the semiconductor resistance layer 20 in the X direction, among both ends of the second wiring layer 72 in the X direction.
  • the second end C2 of the second wiring layer 72 is the end in the direction in which the semiconductor resistance layer 20 extends, among both ends of the second wiring layer 72 in the X direction.
  • the cause of this electric field concentration at the first end C1 is thought to be that the equipotential lines shown by solid lines wrap around from the first end C1 of the second wiring layer 72 to above the semiconductor resistance layer 20, causing the equipotential lines to bend sharply at the corner portion of the first end C1, narrowing the spacing between the equipotential lines.
  • the semiconductor resistance layer 20 includes a protruding portion 20P that protrudes in the X direction beyond the second wiring layer 72, as in the second comparative example.
  • the semiconductor resistance layer 20 includes a protruding portion that protrudes from the second wiring layer 72 to the side opposite the second end C2 in the X direction.
  • the protruding portion 20P makes the equipotential lines at the first end C1 of the second wiring layer 72 curve more gently, thereby mitigating the electric field concentration at the first end C1.
  • the equipotential lines bend around the tip of the protrusion 20P.
  • the equipotential lines bend sharply at the tip of the protrusion 20P, narrowing the spacing between the equipotential lines, i.e., causing electric field concentration.
  • the first wiring layer 71 is provided so as to protrude from the second wiring layer 72 in the X direction in a plan view.
  • the thickness of the first wiring layer 71 is greater than the thicknesses of the semiconductor resistance layer 20 and the second wiring layer 72.
  • the first wiring layer 71 makes the equipotential lines at the first end C1 of the second wiring layer 72 curve more gently, so that electric field concentration at the first end C1 is alleviated.
  • the equipotential lines curve more gently. This makes it possible to suppress the occurrence of electric field concentration in the first wiring layer 71.
  • FIG. 22 is a graph showing the relationship between the first protrusion length and the electric field strength.
  • the first protrusion length is the length by which the first wiring layer 71 protrudes from the second wiring layer 72 in the X-direction in a plan view.
  • FIG. 22 shows the electric field strength when the first protrusion length is changed from 1 ⁇ m to 10 ⁇ m.
  • “none" is the first comparative example, a configuration in which the first wiring layer 71 is omitted.
  • the dashed line graph in FIG. 22 shows the electric field strength in the second wiring layer 72, and the solid line graph shows the electric field strength in the first wiring layer 71.
  • the first comparative example does not include the first wiring layer 71, so the electric field strength in the first wiring layer 71 is "0."
  • the electric field strength in the second wiring layer 72 is large in the first comparative example.
  • the electric field strength in the second wiring layer 72 is smaller than that in the first comparative example. And, as shown in the dashed line graph in FIG. 22, the electric field strength in the second wiring layer 72 decreases as the first protrusion length increases.
  • the electric field strength in the first wiring layer 71 increases as the first protrusion length increases in the range of 1 ⁇ m to 4 ⁇ m, but the electric field strength in the first wiring layer 71 is smaller than the electric field strength in the second wiring layer 72 of the first comparative example. Also, the electric field strength in the first wiring layer 71 decreases as the first protrusion length increases in the range of 4 ⁇ m to 10 ⁇ m. Thus, it can be seen that the electric field strength in the second wiring layer 72 is smaller than that in the first comparative example when the first protrusion length is in the range of 1 ⁇ m or more and 10 ⁇ m or less.
  • the wiring layer 70 includes a first wiring layer 71F and a second wiring layer 72PA provided at a position different from the first wiring layer 71F in the Z direction and electrically connected to the first wiring layer 71F.
  • the first wiring layer 71F includes a first overlapping portion 73F that overlaps with the second wiring layer 72PA in a plan view, and a first protruding portion 74F that protrudes from the second wiring layer 72PA in a plan view.
  • the first protruding portion 74F reduces the abrupt bending of the equipotential lines in the second wiring layer 72PA, which is caused by the equipotential lines wrapping around the second wiring layer 72PA. This reduces electric field concentration in the second wiring layer 72PA. Similarly, the electric field concentration in the second wiring layer 72PA (end wiring layer 72EA) can be reduced for the first wiring layers 71A-71E, 71G.
  • the first wiring layer 71 is thicker than the second wiring layer 72 . According to this configuration, the equipotential lines are less likely to deviate via the second wiring layer 72 and the first wiring layer 71, and thus abrupt bending of the equipotential lines is mitigated. Therefore, it is possible to mitigate both the electric field concentration in the second wiring layer 72 and the electric field concentration in the first wiring layer 71.
  • the first wiring layer 71 is disposed on the opposite side of the semiconductor resistance layer 20 from the substrate 30 in the Z direction.
  • the second wiring layer 72 is disposed closer to the substrate 30 than the semiconductor resistance layer 20 in the Z direction.
  • the first distance D1 between the first wiring layer 71 and the semiconductor resistance layer 20 in the Z direction is smaller than the second distance D2 between the second wiring layer 72 and the semiconductor resistance layer 20 in the Z direction.
  • the equipotential lines below the second wiring layer 72 wrap around the first wiring layer 71 via the first protruding portion of the first wiring layer 71. This reduces the sharp bending of the equipotential lines, thereby reducing the electric field concentration in the second wiring layer 72.
  • the protruding length of the first protruding portion 74F of the first wiring layer 71F is longer than the first distance D1.
  • This configuration can reduce electric field concentration in the second wiring layer 72, as compared with the configuration not including the first wiring layer 71 such as the first comparative example. Note that a similar effect can be obtained by making the first protruding length of the first protruding portion 74G of the first wiring layer 71G longer than the first distance D1.
  • the protruding length of the first protruding portion 74F of the first wiring layer 71F is not less than 1 ⁇ m and not more than 10 ⁇ m.
  • This configuration can reduce electric field concentration in the second wiring layer 72, as compared with a configuration not including the first wiring layer 71 such as the first comparative example. Note that a similar effect can be obtained by setting the first protrusion length of the first protrusion portion 74G of the first wiring layer 71G to be 1 ⁇ m or more and 10 ⁇ m or less.
  • the first wiring layer 71 has a thickness greater than the first distance D1. According to this configuration, since equipotential lines are less likely to wrap around the first wiring layer 71, electric field concentration in the second wiring layer 72 can be alleviated.
  • the first wiring layer 71 is disposed in the same position in the Z direction as the terminals P1 to P5 that constitute the electrode pads. According to this configuration, the first wiring layer 71 and the terminals P1 to P5 can be formed in the same process, thereby simplifying the manufacturing process of the first chip 14. Therefore, the first chip 14 can be manufactured easily.
  • a semiconductor module 10 according to a second embodiment will be described with reference to Fig. 23.
  • the semiconductor module 10 according to the second embodiment differs from the semiconductor module 10 according to the first embodiment mainly in the positional relationship between the semiconductor resistance layer 20 and the second wiring layer 72.
  • differences from the first embodiment will be described in detail, and components common to the first embodiment will be denoted by the same reference numerals and description thereof will be omitted.
  • the first wiring layer 71 is disposed on the opposite side of the semiconductor resistance layer 20 from the substrate 30 (see FIG. 4) in the Z direction, as in the first embodiment.
  • the second wiring layer 72 is disposed between the first wiring layer 71 and the semiconductor resistance layer 20 in the Z direction.
  • the second wiring layer 72 is disposed on the opposite side of the semiconductor resistance layer 20 from the substrate 30 in the Z direction. It can also be said that the semiconductor resistance layer 20 is disposed closer to the substrate 30 than the second wiring layer 72 in the Z direction.
  • the semiconductor resistance layer 20 is provided on the substrate-side insulating layer 50. More specifically, the semiconductor resistance layer 20 is provided on the uppermost interlayer insulating film 52 of the substrate-side insulating layer 50. The semiconductor resistance layer 20 is in contact with the substrate-side insulating layer 50. The semiconductor resistance layer 20 is in contact with the uppermost interlayer insulating film 52 of the substrate-side insulating layer 50.
  • the second wiring layer 72 is disposed closer to the element surface 41 of the element insulating layer 40 than the substrate-side insulating layer 50. Therefore, a part of the surface-side insulating layer 60 is interposed between the second wiring layer 72 and the substrate-side insulating layer 50 in the Z direction. Furthermore, the second wiring layer 72 is disposed away from the semiconductor resistance layer 20 in the Z direction. Therefore, a part of the surface-side insulating layer 60 is interposed between the second wiring layer 72 and the semiconductor resistance layer 20 in the Z direction. Furthermore, the second wiring layer 72 is disposed away from the first wiring layer 71 in the Z direction. Therefore, a part of the surface-side insulating layer 60 is interposed between the second wiring layer 72 and the first wiring layer 71 in the Z direction.
  • the end wiring layer 72EA of the second wiring layer 72A includes the second overlapping portion 75EA and the second protruding portion 76EA, as in the first embodiment.
  • the terminal configuration portion 71AB of the first wiring layer 71A includes the first overlapping portion 73BA and the first protruding portion 74BA, as in the first embodiment.
  • the end wiring layer 72EB of the second wiring layer 72B includes the second overlapping portion 75EB and the second protruding portion 76EB, as in the first embodiment.
  • the wiring cover portion 71AC of the first wiring layer 71A includes the first overlapping portion 73CA and the first protruding portion 74CA, as in the first embodiment.
  • the configurations of the second wiring layers 72PA, 72PB and the first wiring layers 71B to 71G are also the same as in the first embodiment. Therefore, the second embodiment can achieve the same effects as the first embodiment.
  • a semiconductor module 10 of the third embodiment will be described with reference to Figures 24 to 29.
  • the semiconductor module 10 of the third embodiment differs from the semiconductor module 10 of the first embodiment mainly in the shape of the second wiring layer 72A.
  • differences from the first embodiment will be described in detail, and components common to the first embodiment will be denoted by the same reference numerals and description thereof will be omitted.
  • the second wiring layer 72A includes connection wiring layers 72AA to 72AE for electrically connecting to the terminals P1 to P5.
  • the connection wiring layer 72AA is a wiring layer for electrically connecting to the terminal P1, and is provided at a position overlapping the first wiring layer 71A in a planar view.
  • the connection wiring layer 72AA is formed to have a shape similar to that of the first wiring layer 71A in a planar view.
  • the width of the connection wiring layer 72AA is narrower than the width of the first wiring layer 71A.
  • the width of the connection wiring layer 72AA is the size in a direction perpendicular to the direction in which the connection wiring layer 72AA extends in a planar view.
  • connection wiring layer 72AA includes a first end 72A1 and a second end 72A2 as both ends in the direction in which the connection wiring layer 72AA extends in a plan view.
  • the first end 72A1 is the end of the connection wiring layer 72AA that is closer to the semiconductor resistance layer 20, and the second end 72A2 is the end that is farther from the semiconductor resistance layer 20.
  • the first end 72A1 of the connection wiring layer 72AA is electrically connected to six semiconductor resistance layers 20 adjacent in the Y direction by a plurality of vias 80.
  • the first end 72A1 of the connection wiring layer 72AA is provided at a position overlapping the first resistance end RE1 of the six semiconductor resistance layers 20 adjacent in the Y direction.
  • the connection wiring layer 72AA includes a first portion extending in the X direction from the first end 72A1 and a second portion extending in the Y direction from the first portion.
  • the width (size in the Y direction) of the first portion is smaller than the size in the Y direction of the first end 72A1 of the connection wiring layer 72AA.
  • the first portion is provided at a position overlapping with the end of the resistor cover portion 71AA of the first wiring layer 71A closer to the terminal configuration portion 71AB in a plan view.
  • the width of the first portion is smaller than the width of the resistor cover portion 71AA.
  • the second portion is provided at a position overlapping with the terminal configuration portion 71AB in a plan view.
  • the width of the second portion (size in the X direction) is smaller than the width of the terminal component 71AB.
  • connection wiring layer 72AA is provided at a position overlapping with the terminal P1 in a plan view. In other words, the second end is included in the second portion of the connection wiring layer 72AA.
  • the connection wiring layer 72AA is electrically connected to the terminal P1 at the second end 72A2 by a plurality of vias 81.
  • connection wiring layer 72AB is a wiring layer for electrically connecting to the terminal P2, and is provided at a position overlapping the first wiring layer 71B in a planar view.
  • the connection wiring layer 72AB is formed to have the same shape as the first wiring layer 71B in a planar view.
  • the width of the connection wiring layer 72AB is narrower than the width of the first wiring layer 71B.
  • the width of the connection wiring layer 72AB is the size in the direction perpendicular to the direction in which the connection wiring layer 72AB extends in a planar view.
  • the connection wiring layer 72AB includes a first end 72B1 and a second end 72B2.
  • the first end 72B1 of the connection wiring layer 72AB is electrically connected to six semiconductor resistance layers 20 adjacent in the Y direction by a plurality of vias 80.
  • the first end 72B1 of the connection wiring layer 72AB is provided at a position overlapping the first resistance end RE1 of the six semiconductor resistance layers 20 adjacent in the Y direction.
  • the connection wiring layer 72AB has a symmetrical shape in the Y direction to the connection wiring layer 72AA. For this reason, a detailed description of the configuration of the connection wiring layer 72AB will be omitted.
  • the second end 72B2 of the connection wiring layer 72AB is provided at a position overlapping with the terminal P2 in a plan view.
  • the connection wiring layer 72AB is electrically connected to the terminal P2 at the second end 72B2 by a plurality of vias 81.
  • the connection wiring layer 72AC is a wiring layer for electrically connecting to the terminal P3, and is provided at a position overlapping the first wiring layer 71C in a planar view.
  • the connection wiring layer 72AC is formed to have a shape similar to that of the first wiring layer 71C in a planar view.
  • the width of the connection wiring layer 72AC is narrower than the width of the first wiring layer 71C.
  • the width of the connection wiring layer 72AC is the size in a direction perpendicular to the direction in which the connection wiring layer 72AC extends in a planar view.
  • connection wiring layer 72AC includes a first end 72C1 and a second end 72C2 as both ends in the direction in which the connection wiring layer 72AC extends in a plan view.
  • the first end 72C1 is the end of the connection wiring layer 72AC that is closer to the semiconductor resistance layer 20, and the second end 72C2 is the end that is farther from the semiconductor resistance layer 20.
  • the first end 72C1 of the connection wiring layer 72AC is electrically connected to two semiconductor resistance layers 20 adjacent in the Y direction by a plurality of vias 80.
  • the first end 72C1 of the connection wiring layer 72AC is provided at a position overlapping the first resistance end RE1 of the two semiconductor resistance layers 20 adjacent in the Y direction.
  • the connection wiring layer 72AC includes a first portion extending in the X direction from the first end 72C1, and a second portion extending in the Y direction from the first portion.
  • the connection wiring layer 72AC has a constant width.
  • connection wiring layer 72AC The second end 72C2 of the connection wiring layer 72AC is provided at a position overlapping with the terminal P3 in a plan view. In other words, the second portion is included in the second portion of the connection wiring layer 72AC.
  • the connection wiring layer 72AC is electrically connected to the terminal P3 at the second end 72C2 by a plurality of vias 81.
  • the connection wiring layer 72AD is a wiring layer for electrically connecting to the terminal P4, and is provided at a position overlapping the first wiring layer 71D in a planar view.
  • the connection wiring layer 72AD is formed to have a shape similar to that of the first wiring layer 71D in a planar view.
  • the width of the connection wiring layer 72AD is narrower than the width of the first wiring layer 71D.
  • the width of the connection wiring layer 72AD is the size in a direction perpendicular to the direction in which the connection wiring layer 72AD extends in a planar view.
  • connection wiring layer 72AD includes a first end 72D1 and a second end 72D2 as both ends in the direction in which the connection wiring layer 72AD extends in a plan view.
  • the first end 72D1 is the end of the connection wiring layer 72AD that is closer to the semiconductor resistance layer 20, and the second end 72D2 is the end that is farther from the semiconductor resistance layer 20.
  • the first end 72D1 of the connection wiring layer 72AD is electrically connected to two semiconductor resistance layers 20 adjacent in the Y direction by a plurality of vias 80.
  • the first end 72D1 of the connection wiring layer 72AD is provided at a position overlapping the first resistance end RE1 of the two semiconductor resistance layers 20 adjacent in the Y direction.
  • the connection wiring layer 72AC has a constant width.
  • connection wiring layer 72AD The second end 72D2 of the connection wiring layer 72AD is provided at a position overlapping with the terminal P4 in a plan view. In other words, the second end 72D2 is included in the second and third parts of the connection wiring layer 72AD.
  • the connection wiring layer 72AD is electrically connected to the terminal P4 at the second end 72D2 by a plurality of vias 81.
  • the connection wiring layer 72AE is a wiring layer for electrically connecting to the terminal P5, and is provided at a position overlapping the first wiring layer 71E in a planar view.
  • the connection wiring layer 72AE is formed to have the same shape as the first wiring layer 71E in a planar view.
  • the width of the connection wiring layer 72AE is narrower than the width of the first wiring layer 71E.
  • the width of the connection wiring layer 72AE is the size in the direction perpendicular to the direction in which the connection wiring layer 72AE extends in a planar view.
  • the connection wiring layer 72AE includes a first end 72E1 and a second end 72E2.
  • the first end 72E1 of the connection wiring layer 72AE is electrically connected to two semiconductor resistance layers 20 adjacent in the Y direction by a plurality of vias 80.
  • the first end 72E1 of the connection wiring layer 72AE is provided at a position overlapping the first resistance end RE1 of the two semiconductor resistance layers 20 adjacent in the Y direction.
  • the connection wiring layer 72AE has a symmetrical shape in the Y direction to the connection wiring layer 72AC. For this reason, a detailed description of the configuration of the connection wiring layer 72AE is omitted.
  • the second end 72E2 of the connection wiring layer 72AE is provided at a position overlapping the terminal P5 in a plan view.
  • the connection wiring layer 72AE is electrically connected to the terminal P5 at the second end 72E2 by a plurality of vias 81.
  • Fig. 27 shows a cross-sectional structure of the wiring 21 and its periphery in the first chip 14 cut in the YZ plane.
  • Fig. 27 shows the connection structure between the connection wiring layer 72AA and the first wiring layer 71A. Note that the connection structure between the connection wiring layers 72AB to 72AE and the first wiring layers 71B to 71E is similar to the connection structure between the connection wiring layer 72AA and the first wiring layer 71A, so a description thereof will be omitted.
  • the first wiring layer 71A includes a first overlapping portion 73AA that overlaps with the connection wiring layer 72AA of the second wiring layer 72A in a planar view, and a first protruding portion 74AA that protrudes from the connection wiring layer 72AA in a planar view.
  • the first overlapping portion 73AA is formed so as to overlap the entire width of the connection wiring layer 72AA. Therefore, in a plan view, it can be said that the first wiring layer 71A covers the entire connection wiring layer 72AA.
  • the first protruding portion 74AA is formed so as to protrude from both sides of the connection wiring layer 72AA in the width direction.
  • the protruding length of the portion of the first protruding portion 74AA that protrudes from one side of the connection wiring layer 72AA in the width direction is 1 ⁇ m or more and 10 ⁇ m or less.
  • a first protrusion length of a portion of the first protrusion portion 74AA that protrudes from a first direction in the width direction of the connection wiring layer 72AA and a second protrusion length of a portion that protrudes from a second direction opposite to the first direction in the width direction of the connection wiring layer 72AA are equal to each other.
  • the first protrusion length and the second protrusion length can be set separately. Therefore, the first protrusion length and the second protrusion length may be different from each other. Also, at least one of the first protrusion length and the second protrusion length may be longer than 10 ⁇ m.
  • Fig. 28 shows a simulation result of the electric field strength modeled on the connection wiring layer 72AA, the first wiring layer 71A, and the via 81.
  • Fig. 29 is a graph showing the relationship between the first protrusion length of the first protrusion portion 74AA of the first wiring layer 71A and the electric field strength.
  • "None (typ.)" in Fig. 29 shows the electric field strength of the connection wiring layer 72AA in the first comparative example (see Fig. 20) that does not include the first wiring layer 71.
  • the first protruding portion 74AA of the first wiring layer 71A gently bends the equipotential lines at the corners that form the ends of the connection wiring layer 72AA that are closer to the first protruding portion 74AA of both ends in the X direction. This reduces the electric field concentration at the corners of the connection wiring layer 72AA.
  • the electric field strength in the connection wiring layer 72AA is smaller than that in the first comparative example. It can also be seen that the electric field strength in the connection wiring layer 72AA decreases as the first protrusion length increases.
  • the first protrusion length is the length of the portion of the first protrusion portion 74AA that protrudes from one side of the width direction of the connection wiring layer 72AA.
  • the first overlapping portion 73AA of the first wiring layer 71A is formed so as to overlap the entire width of the connection wiring layer 72AA.
  • the first protruding portion 74AA is formed so as to protrude from both sides of the connection wiring layer 72AA in the width direction.
  • the first protruding portion 74AA can mitigate the sudden bending of the equipotential lines at the corner portion formed by both side surfaces and the bottom surface of the connection wiring layer 72AA in the width direction. Therefore, electric field concentration in the connection wiring layer 72AA can be mitigated.
  • the protruding length (first protruding length) of the portion of the first protruding portion 74AA protruding from one side in the width direction of the connection wiring layer 72AA is not less than 1 ⁇ m and not more than 10 ⁇ m. This configuration can reduce electric field concentration in the connection wiring layer 72AA.
  • a semiconductor module 10 according to a fourth embodiment will be described with reference to Fig. 30.
  • the semiconductor module 10 according to the fourth embodiment differs from the semiconductor module 10 according to the first embodiment mainly in that a third wiring layer 90 is added.
  • a third wiring layer 90 is added.
  • the first chip 14 further includes a third wiring layer 90 electrically connected to the first wiring layer 71.
  • the third wiring layer 90 is embedded in the front insulating layer 60.
  • the third wiring layer 90 is disposed at a position different from the first wiring layer 71 and the second wiring layer 72 in the Z direction.
  • the third wiring layer 90 is disposed on the opposite side of the semiconductor resistance layer 20 with respect to the first wiring layer 71 in the Z direction.
  • the third wiring layer 90 is made of one or more of Ti, TiN, Ta, TaN, Au, Ag, Cu, Al, and W as appropriate.
  • the third wiring layer 90 is made of a material containing Al. That is, in the fourth embodiment, the third wiring layer 90 is made of the same material as the first wiring layer 71.
  • the third wiring layer 90 has a thickness greater than that of the second wiring layer 72.
  • the third wiring layer 90 has a thickness greater than the first distance D1.
  • the thickness of the third wiring layer 90 is the same as that of the first wiring layer 71.
  • the thickness of the third wiring layer 90 can be changed as desired.
  • the third wiring layer 90 may have a thickness greater than that of the second wiring layer 72 and less than that of the first wiring layer 71.
  • the third wiring layer 90 may have a thickness greater than that of the first wiring layer 71.
  • the third wiring layer 90 may also have a thickness equal to or less than the first distance D1.
  • the third wiring layer 90 is electrically connected to the first wiring layer 71 by a plurality of vias 82.
  • the plurality of vias 82 extend in the Z direction.
  • the plurality of vias 82 are in contact with both the third wiring layer 90 and the first wiring layer 71.
  • the third wiring layer 90 includes a third overlapping portion 91 that overlaps with the first wiring layer 71 in a plan view, and a third protruding portion 92 that protrudes from the first wiring layer 71 in a plan view.
  • the third overlapping portion 91 is formed so as to cover at least the outer periphery of the first wiring layer 71 in a plan view.
  • the third overlapping portion 91 may be formed in a frame shape that covers the outer periphery of the first wiring layer 71 but does not cover an inner portion of the first wiring layer 71 in a plan view.
  • the third overlapping portion 91 may be formed so as to cover the entire first wiring layer 71 in a plan view.
  • the third protrusion 92 is formed so as to protrude from at least one side of the width direction of the first wiring layer 71 in a plan view.
  • the third protrusion 92 is formed so as to protrude from only one side of the width direction of the first wiring layer 71.
  • the protrusion length of the portion of the third protrusion 92 protruding from one side of the width direction of the first wiring layer 71 is, for example, 1 ⁇ m or more and 10 ⁇ m or less.
  • the third protrusion 92 may be formed so as to protrude from both sides of the width direction of the first wiring layer 71.
  • the first protrusion length of the portion of the first protrusion 92 protruding from the first direction in the width direction of the first wiring layer 71 and the second protrusion length of the portion protruding from the second direction opposite to the first direction in the width direction of the first wiring layer 71 are equal to each other.
  • the first protrusion length and the second protrusion length can be set individually. Therefore, the first protrusion length and the second protrusion length may be different from each other. Furthermore, at least one of the first protrusion length and the second protrusion length may be longer than 10 ⁇ m.
  • the third wiring layer 90 constitutes the terminals P1 to P5. That is, in the fourth embodiment, the first wiring layer 71 does not constitute the terminals P1 to P5.
  • the third wiring layer 90 covering the first wiring layer 71A is formed so as to cover the resistor cover portion 71AA, the terminal configuration portion 71AB, and the wiring cover portion 71AC of the first wiring layer 71A.
  • the configuration of the third wiring layer 90 covering the first wiring layer 71A is not limited to this.
  • the third wiring layer 90 covering the first wiring layer 71A may be configured to cover at least one of the resistor cover portion 71AA, the terminal configuration portion 71AB, and the wiring cover portion 71AC.
  • the configuration of the third wiring layer 90 covering the first wiring layer 71B may be the same as the configuration of the third wiring layer 90 covering the first wiring layer 71A.
  • the shape of the first wiring layer 71 in plan view is not limited to the shape of the first wiring layer 71 in the first embodiment and can be changed as desired.
  • the first wiring layer 71A only needs to include a first overlapping portion that overlaps with the second wiring layer 72A in plan view and a first protruding portion that protrudes from the second wiring layer 72A in plan view, so the resistor cover portion 71AA may be omitted.
  • the first wiring layer 71B can also be changed in a similar manner.
  • the third wiring layer 90 may have a resistor cover portion that covers the semiconductor resistor layer 20 in plan view.
  • the first chip 14 further includes a third wiring layer 90 electrically connected to the first wiring layer 71F.
  • the third wiring layer 90 includes a third overlapping portion 91 that overlaps with the first wiring layer 71F in a planar view, and a third protruding portion 92 that protrudes from the first wiring layer 71F in a planar view.
  • the equipotential lines are less likely to wrap around the first wiring layer 71F, and therefore the sharp bending of the equipotential lines at the end of the first wiring layer 71F opposite the semiconductor resistance layer 20 can be mitigated. Therefore, the electric field concentration at the end of the first wiring layer 71F can be mitigated.
  • the equipotential lines must wrap around the first wiring layer 71F, the second wiring layer 72A, and the third wiring layer 90, the electric field strength in each of the first wiring layer 71F, the second wiring layer 72A, and the third wiring layer 90 is reduced.
  • the third wiring layer 90 has a thickness greater than that of the second wiring layer 72A. According to this configuration, the equipotential lines are less likely to detour through the first wiring layer 71F, the second wiring layer 72A, and the third wiring layer 90, and thus sharp bending of the equipotential lines is mitigated. Therefore, it is possible to mitigate both electric field concentration in each of the first wiring layer 71F, the second wiring layer 72A, and the third wiring layer 90.
  • the third wiring layer 90 has a thickness greater than the first distance D1. According to this configuration, since equipotential lines are less likely to wrap around the third wiring layer 90, electric field concentration in both the first wiring layer 71F and the second wiring layer 72A can be alleviated.
  • the third protrusion length of the third wiring layer 90 is longer than the first distance D1.
  • This configuration can reduce electric field concentration in both the first wiring layer 71F and the second wiring layer 72A, compared to the first comparative example that does not include the first wiring layer 71.
  • the same effect can be obtained by making the first protruding length of the first protruding portion 74G of the first wiring layer 71G longer than the first distance D1.
  • the third protrusion length of the third wiring layer 90 is not less than 1 ⁇ m and not more than 10 ⁇ m.
  • This configuration can reduce electric field concentration in the first wiring layer 71F and the second wiring layer 72A, compared to the first comparative example that does not include the first wiring layer 71.
  • the same effect can be obtained by setting the first protrusion length of the first protrusion portion 74G of the first wiring layer 71G to be 1 ⁇ m or more and 10 ⁇ m or less.
  • the semiconductor module 100 of the fifth embodiment is a signal transmission device that transmits a pulse signal while electrically isolating a primary terminal 101 and a secondary terminal 102.
  • An example of such a signal transmission device is a digital isolator.
  • One example of a digital isolator is a DC/DC converter.
  • the semiconductor module 100 includes a signal transmission circuit 100A having a primary circuit 103 electrically connected to the primary terminal 101, a secondary circuit 104 electrically connected to the secondary terminal 102, and a transformer 105 that electrically insulates the primary circuit 103 from the secondary circuit 104.
  • the primary circuit 103 is configured to operate when a first voltage V1 is applied.
  • the primary circuit 103 is electrically connected to, for example, an external control device (not shown) via the primary terminal 101.
  • the secondary circuit 104 is a circuit configured to operate when a second voltage V2 different from the first voltage V1 is applied.
  • the second voltage V2 is, for example, higher than the first voltage V1.
  • the first voltage V1 and the second voltage V2 are DC voltages.
  • the secondary circuit 104 is electrically connected, for example, to a drive circuit that is to be controlled by the control device via the secondary terminals 102.
  • An example of a drive circuit is a switching circuit.
  • the signal transmission circuit 100A when a control signal from the control device is input to the primary circuit 103 via the primary terminal 101, the signal is transmitted from the primary circuit 103 to the secondary circuit 104 via the transformer 105. The signal transmitted to the secondary circuit 104 is then output from the secondary circuit 104 to the drive circuit via the secondary terminal 102.
  • the primary circuit 103 and the secondary circuit 104 are electrically insulated by the transformer 105. More specifically, the transformer 105 restricts the transmission of DC voltage between the primary circuit 103 and the secondary circuit 104, while allowing the transmission of pulse signals.
  • the state in which the primary circuit 103 and the secondary circuit 104 are insulated means that the transmission of DC voltage between the primary circuit 103 and the secondary circuit 104 is blocked, while the transmission of a pulse signal from the primary circuit 103 to the secondary circuit 104 is permitted.
  • the dielectric strength voltage of the semiconductor module 100 is, for example, 2500 Vrms or more and 7500 Vrms or less. In one example, the dielectric strength voltage of the semiconductor module 100 is approximately 5700 Vrms. However, the specific value of the dielectric strength voltage of the semiconductor module 100 is not limited to this and can be changed as desired. In one example, the ground of the primary circuit 103 and the ground of the secondary circuit 104 are provided independently.
  • the semiconductor module 100 includes two transformers 105 corresponding to the transmission of two types of signals from the primary circuit 103 to the secondary circuit 104. More specifically, the semiconductor module 100 includes a transformer 105 used to transmit a first signal from the primary circuit 103 to the secondary circuit 104, and a transformer 105 used to transmit a second signal from the primary circuit 103 to the secondary circuit 104.
  • the first signal is a signal including rising edge information of an external signal input to the semiconductor module 100
  • the second signal is a signal including falling edge information of the external signal.
  • a pulse signal is generated by the first signal and the second signal.
  • transformer 105 used to transmit the first signal will be referred to as the "first transformer 105A,” and the transformer 105 used to transmit the second signal will be referred to as the “second transformer 105B.”
  • the first transformer 105A is configured to transmit a first signal from the primary circuit 103 to the secondary circuit 104 while electrically insulating the primary circuit 103 from the secondary circuit 104.
  • the second transformer 105B is configured to transmit a second signal from the primary circuit 103 to the secondary circuit 104 while electrically insulating the primary circuit 103 from the secondary circuit 104.
  • the dielectric strength voltage of the first transformer 105A and the second transformer 105B is, for example, 2500 Vrms or more and 7500 Vrms or less. However, the specific values of the dielectric strength voltages of the first transformer 105A and the second transformer 105B are not limited to these values and can be changed arbitrarily.
  • the first transformer 105A has a low-voltage coil 106A and a high-voltage coil 107A that is electrically insulated from the low-voltage coil 106A and can be magnetically coupled.
  • a first coil end of the low-voltage coil 106A is electrically connected to the primary circuit 103, while a second coil end of the low-voltage coil 106A is electrically connected to the ground of the primary circuit 103.
  • a first coil end of the high-voltage coil 107A is electrically connected to the secondary circuit 104, while a second coil end of the high-voltage coil 107A is electrically connected to the ground of the secondary circuit 104.
  • the second transformer 105B has a low-voltage coil 106B and a high-voltage coil 107B that is electrically insulated from the low-voltage coil 106B and can be magnetically coupled. As shown in FIG. 31, the electrical connection between the low-voltage coil 106B and the high-voltage coil 107B is the same as that of the first transformer 105A, so a detailed description thereof will be omitted.
  • low-voltage coils 106A and 106B correspond to the "first coil”
  • high-voltage coils 107A and 107B correspond to the "second coil”
  • low-voltage coils 106A and 106B and high-voltage coils 107A and 107B correspond to the "element configuration layer.”
  • the semiconductor module 100 has multiple semiconductor chips packaged in one package.
  • the package format of the semiconductor module 100 is a small outline (SO) type.
  • SO small outline
  • SOP small outline package
  • the package format of the semiconductor module 100 can be changed as desired.
  • the semiconductor module 100 includes a first chip 110, a second chip 120, and a transformer chip 130 as semiconductor chips.
  • the semiconductor module 100 also includes a primary side die pad 140 on which the first chip 110 is mounted, a secondary side die pad 150 on which the second chip 120 is mounted, and a sealing resin 160 that seals the first chip 110, the second chip 120, the transformer chip 130, the primary side die pad 140, and the secondary side die pad 150.
  • the transformer chip 130 corresponds to the "semiconductor device”.
  • the secondary side die pad 150 corresponds to the "support member”.
  • the sealing resin 160 is made of an electrically insulating material.
  • One example of such a material is black epoxy resin.
  • the sealing resin 160 is formed in a rectangular plate shape with the thickness direction being in the Z direction.
  • both the primary side die pad 140 and the secondary side die pad 150 are arranged at a distance from each other in the X direction. Both the primary side die pad 140 and the secondary side die pad 150 are formed in a flat plate shape. In one example, both the primary side die pad 140 and the secondary side die pad 150 are conductive layers formed from a conductive material.
  • the conductive material is a material containing Cu and Al. Note that the material constituting both the primary side die pad 140 and the secondary side die pad 150 is not limited to a conductive material and may be an insulating material. One example of the insulating material may be ceramics such as alumina.
  • the transformer chip 130 is mounted on the secondary die pad 150. Therefore, it can be said that the transformer chip 130 is supported by the secondary die pad 150. Both the transformer chip 130 and the second chip 120 are mounted on the secondary die pad 150. The transformer chip 130 and the second chip 120 are arranged spaced apart from each other in the X direction. The transformer chip 130 is disposed between the first chip 110 and the second chip 120 in the X direction.
  • the first chip 110 is a chip that includes the primary circuit 103.
  • the first chip 110 has a plurality of first electrode pads 111 and a plurality of second electrode pads 112 that are exposed from the top surface of the chip.
  • the first chip 110 is joined to the primary die pad 140 by a conductive bonding material such as solder paste or silver paste.
  • the primary die pad 140 constitutes the first ground. Therefore, the primary circuit 103 is electrically connected to the first ground.
  • the second chip 120 is a chip that includes the secondary circuit 104.
  • the second chip 120 has a plurality of first electrode pads 121 and a plurality of second electrode pads 122 that are exposed from the top surface of the chip.
  • the second chip 120 is joined to the secondary die pad 150 by a conductive bonding material.
  • the secondary die pad 150 constitutes the second ground. Therefore, the secondary circuit 104 is electrically connected to the second ground.
  • the transformer chip 130 is a chip including both the first transformer 105A and the second transformer 105B (see FIG. 31). Therefore, the transformer chip 130 is a chip dedicated to the first transformer 105A and the second transformer 105B, separate from the first chip 110 and the second chip 120.
  • the transformer chip 130 has a plurality of first electrode pads 131 and a plurality of second electrode pads 132 that are provided so as to be exposed from the upper surface of the chip.
  • the plurality of first electrode pads 131 are electrode pads electrically connected to the low voltage coil 106A (106B), and the plurality of second electrode pads 132 are electrode pads electrically connected to the high voltage coil 107A (107B).
  • the transformer chip 130 is bonded to the secondary die pad 150, for example, by a conductive bonding material.
  • the transformer chip 130 may be bonded to the secondary die pad 150, for example, by an insulating bonding material such as epoxy resin.
  • the first electrode pads 111 of the first chip 110 are individually connected to a number of primary leads (not shown) by a number of wires WA1.
  • the primary leads are components that constitute the primary terminals 101 in FIG. 31. This electrically connects the primary circuit 103 and the primary terminals 101.
  • the primary leads have terminal portions that protrude from the sealing resin 160 toward the outside.
  • the second electrode pads 112 of the first chip 110 are individually connected to the first electrode pads 131 of the transformer chip 130 by wires WA2. This electrically connects the primary circuit 103 and the low-voltage coil 106A (106B).
  • the second electrode pads 132 of the transformer chip 130 are individually connected to the first electrode pads 121 of the second chip 120 by wires WA3. This electrically connects the secondary circuit 104 and the high-voltage coil 107A (107B).
  • the second electrode pads 122 of the second chip 120 are individually connected to a number of secondary leads (not shown) by a number of wires WA4.
  • the secondary leads are components that constitute the secondary terminals 102 in FIG. 31. This electrically connects the secondary circuit 104 and the secondary terminals 102.
  • the secondary leads have terminal portions that protrude from the sealing resin 160 toward the outside.
  • Each of the wires WA1 to WA4 is a bonding wire formed by a wire bonding device.
  • Each of the wires WA1 to WA4 is made of a conductor such as Au (gold), Al, or Cu.
  • FIG. 33 shows a cross-sectional structure of the transformer chip 130 and the secondary die pad 150 cut in the XZ plane.
  • the multiple first electrode pads 131 are referred to as “first electrode pads 131A” and “first electrode pads 131B”
  • the multiple second electrode pads 132 are referred to as “second electrode pads 132A” and “second electrode pads 132B.”
  • the transformer chip 130 includes a substrate 30 and an element insulating layer 40, similar to the first chip 14 of the first embodiment.
  • the transformer chip 130 also includes a first coil 133 that constitutes the low-voltage coil 106A (106B) and a second coil 134 that constitutes the high-voltage coil 107A (107B).
  • Both the first coil 133 and the second coil 134 are embedded in the element insulating layer 40. In one example, both the first coil 133 and the second coil 134 are embedded in the substrate-side insulating layer 50.
  • the second coil 134 is disposed opposite the first coil 133 in the Z direction. A part of the element insulating layer 40 (substrate-side insulating layer 50) is interposed between the first coil 133 and the second coil 134.
  • the second coil 134 is disposed closer to the element surface 41 of the element insulating layer 40 than the first coil 133.
  • the position of the second coil 134 in the Z direction can be changed as desired.
  • the second coil 134 may be disposed on the substrate-side insulating layer 50.
  • the material constituting the first coil 133 and the second coil 134 is appropriately selected from one or more of Ti, TiN, Ta, TaN, Au, Ag, Cu, Al, and W.
  • each of the first coil 133 and the second coil 134 is formed from a material containing Cu.
  • the first coil 133 is electrically connected to the first electrode pad 131A via the low-voltage side connection wiring 135.
  • the first coil 133 is also electrically connected to the first electrode pad 131B via the low-voltage side connection wiring 136.
  • the second coil 134 is electrically connected to the second electrode pad 132A via the high-voltage side connection wiring 137.
  • the second coil 134 is electrically connected to the second electrode pad 132B via the high-voltage side connection wiring 138.
  • the low-voltage side connection wirings 135 and 136 are formed, for example, by a combination of a wiring layer and a via.
  • the first electrode pads 131A and 131B and the second electrode pads 132A and 132B are covered by the passivation film 43 with a portion of them exposed.
  • FIG. 34 is an enlarged view of the high voltage side connection wiring 137 and its surroundings.
  • the high voltage side connection wiring 137 includes a first wiring layer 137A, a second wiring layer 137B, a first via 137C, and a second via 137D.
  • the first wiring layer 137A, the second wiring layer 137B, the first via 137C, and the second via 137D are provided in the front side insulating layer 60.
  • the first wiring layer 137A, the second wiring layer 137B, the first via 137C, and the second via 137D are each appropriately selected from one or more of Ti, TiN, Ta, TaN, Au, Ag, Cu, Al, and W.
  • the first wiring layer 137A and the second wiring layer 137B are each formed of a material containing Al.
  • the first via 137C and the second via 137D are each formed of a material containing W.
  • the first wiring layer 137A is disposed on the opposite side of the substrate 30 from the second coil 134 in the Z direction.
  • the second wiring layer 137B is disposed between the second coil 134 and the first wiring layer 137A in the Z direction. It can also be said that the second wiring layer 137B is disposed on the opposite side of the substrate 30 from the second coil 134 in the Z direction.
  • the second wiring layer 137B includes a second overlapping portion 137BA that overlaps with the second coil 134 in a planar view, and a second protruding portion 137BB that protrudes from the second coil 134 in a planar view.
  • the second overlapping portion 137BA includes an annular portion formed in a ring shape so as to cover the outermost conductor of the second coil 134 in a planar view.
  • the second overlapping portion 137BA is not limited to being annular in a planar view, and may be formed in a circular shape so as to cover the entire second coil 134 in a planar view, for example.
  • the shape of the second coil 134 in a planar view is rectangular, the second overlapping portion 137BA may be formed in a rectangular shape so as to cover the entire second coil 134 in a planar view.
  • the second protruding portion 137BB includes an annular portion formed in a ring shape so as to extend from the second overlapping portion 137BA toward the outside of the second coil 134.
  • the first vias 137C are conductive members that electrically connect the second coil 134 and the second wiring layer 137B, and for example, a plurality of first vias 137C are provided. Each of the first vias 137C extends in the Z direction. The plurality of first vias 137C contact both the second coil 134 and the second overlapping portion 137BA of the second wiring layer 137B in a plan view.
  • the first wiring layer 137A includes a first overlapping portion 137AA that overlaps with the second wiring layer 137B in a planar view, and a first protruding portion 137AB that protrudes from the second wiring layer 137B in a planar view.
  • the first overlapping portion 137AA includes an annular portion formed in a ring shape so as to cover the outer periphery of the second wiring layer 137B in a planar view.
  • the first overlapping portion 137AA is not limited to being annular in a planar view, and may be formed in a circular shape so as to cover the entire second wiring layer 137B in a planar view, for example.
  • the shape of the second wiring layer 137B in a planar view is rectangular, the first overlapping portion 137AA may be formed in a rectangular shape so as to cover the entire second wiring layer 137B in a planar view.
  • the first protruding portion 137AB includes a ring-shaped portion that is formed in a ring shape so as to extend outward from the first overlapping portion 137AA toward the outside of the second wiring layer 137B.
  • the second vias 137D are conductive members that electrically connect the second wiring layer 137B and the first wiring layer 137A, and are provided in multiple numbers, for example. Each of the second vias 137D extends in the Z direction. In a plan view, the multiple second vias 137D are in contact with both the second protruding portion 137BB of the second wiring layer 137B and the first overlapping portion 137AA of the first wiring layer 137A.
  • the high-voltage side connection wiring 138 includes a first wiring layer 138A, a second wiring layer 138B, a first via 138C, and a second via 138D.
  • the configuration of the high-voltage side connection wiring 138 is similar to the configuration of the high-voltage side connection wiring 137, and therefore a detailed description thereof will be omitted. Note that according to the fifth embodiment, the same effects as those of the first embodiment can be obtained.
  • the position of the first wiring layer 71 in the Z direction can be changed arbitrarily.
  • the first wiring layer 71 may be disposed so that its underside is at the same position as the underside of the semiconductor resistance layer 20.
  • the underside of the first wiring layer 71 is the surface of the first wiring layer 71 in the Z direction that faces the substrate 30.
  • the underside of the semiconductor resistance layer 20 is the surface of the semiconductor resistance layer 20 in the Z direction that faces the substrate 30.
  • the first protruding portion 74AA of the first wiring layer 71A may protrude from only one side of the width direction of the connection wiring layer 72AA, rather than from both sides. Note that the first protruding portions of the first wiring layers 71B to 71E may also be modified in the same manner as the first wiring layer 71A.
  • terminals P1 to P5 may be provided separately from the first wiring layer 71.
  • the first wiring layer 71 is electrically connected to the terminals P1 to P5.
  • the terminals P1 to P5 may be arranged on the opposite side of the first wiring layer 71 to the semiconductor resistance layer 20.
  • the terminals P1 to P5 may also be arranged in the same position as the first wiring layer 71 in the Z direction.
  • terminals P1 to P5 may be provided separately from the third wiring layer 90.
  • the third wiring layer 90 is electrically connected to the terminals P1 to P5.
  • the terminals P1 to P5 may be arranged on the opposite side of the third wiring layer 90 to the first wiring layer 71.
  • the terminals P1 to P5 may also be arranged in the same position as the third wiring layer 90 in the Z direction.
  • the number of semiconductor resistance layers 20 can be changed as desired.
  • the number of semiconductor resistance layers 20 may be one.
  • the semiconductor resistance layer 20 may be formed, for example, in a bellows shape in a plan view.
  • the second wiring layer 72 may be provided at both ends in the direction in which the semiconductor resistance layer 20 extends and at the locations where the terminals P3 to P5 are connected.
  • the number of semiconductor resistance layers 20 to which the second wiring layers 72PA, 72PB are connected can be changed as desired.
  • the second wiring layers 72PA, 72PB may be configured to connect three or more semiconductor resistance layers 20.
  • the positional relationship between the first wiring layers 137A, 138A and the second wiring layers 137B, 138B of the high-voltage side connection wiring 137, 138 and the second coil 134 can be changed as desired.
  • the second wiring layers 137B, 138B may be disposed closer to the substrate 30 than the second coil 134.
  • the second coil 134 is disposed spaced apart in the Z direction from the substrate-side insulating layer 50.
  • the relative positions of the first coil 133 and the second coil 134 in the transformer chip 130 can be changed as desired.
  • the first coil 133 may be positioned closer to the element surface 41 of the element insulating layer 40 than the second coil 134.
  • the position of the transformer chip 130 can be changed arbitrarily.
  • the transformer chip 130 may be disposed on the primary side die pad 140.
  • the transformer chip 130 may also be mounted on an intermediate die pad (not shown) separate from the primary side die pad 140 and the secondary side die pad 150.
  • the intermediate die pad is disposed, for example, between the primary side die pad 140 and the secondary side die pad 150 in the X direction.
  • the intermediate die pad is sealed with the sealing resin 160.
  • the primary side die pad 140 corresponds to the "support member”.
  • the transformer chip 130 is disposed on the intermediate die pad, the intermediate die pad corresponds to the "support member".
  • the direction of signal transmission in the semiconductor module 100 can be changed arbitrarily.
  • the semiconductor module 100 may be configured so that a signal is transmitted from the secondary circuit 104 to the primary circuit 103 via the transformer 105. More specifically, when a signal (e.g., a feedback signal) from a drive circuit electrically connected to the secondary circuit 104 via the secondary terminal 102 is input to the secondary terminal 102, the signal is transmitted from the secondary circuit 104 to the primary circuit 103 via the transformer 105. Then, the signal of the primary circuit 103 is output to a control device electrically connected to the primary circuit 103 via the primary terminal 101.
  • the semiconductor module 100 may also be configured so that a signal is transmitted in both directions between the primary circuit 103 and the secondary circuit 104.
  • the semiconductor module 100 may include a primary circuit 103 and a secondary circuit 104 configured to transmit and receive signals to and from the primary circuit 103 via a transformer 105.
  • the configuration of the semiconductor module 100 can be changed as desired.
  • the semiconductor module 100 includes a transformer chip 130, a die pad on which the transformer chip 130 is mounted, and a sealing resin 160 that seals the transformer chip 130 and the die pad.
  • the first chip 110 and the second chip 120, the primary side die pad 140, and the secondary side die pad 150 may be omitted from the semiconductor module 100.
  • the semiconductor module 100 may include a capacitor 200A instead of the transformer 105.
  • a first electrode of the capacitor 200A is electrically connected to the primary circuit 103, and a second electrode of the capacitor 200A is electrically connected to the secondary circuit 104.
  • the semiconductor module 100 may include, for example, a capacitor chip 200 shown in FIG. 35 instead of the transformer chip 130.
  • the capacitor chip 200 corresponds to a "semiconductor device".
  • the capacitor chip 200 like the transformer chip 130, includes a substrate 30, an element insulating layer 40 provided on the substrate 30, and a first electrode plate 201 and a second electrode plate 202 embedded in the element insulating layer 40.
  • the first electrode plate 201 constitutes the first electrode of the capacitor 200A
  • the second electrode plate 202 constitutes the second electrode of the capacitor 200A.
  • the capacitor chip 200 further includes a first electrode pad 203 electrically connected to the first electrode plate 201 and a second electrode pad 204 electrically connected to the second electrode plate 202. Both the first electrode pad 203 and the second electrode pad 204 are formed on the front-side insulating layer 60, like the transformer chip 130, and are covered by a passivation film 43.
  • the first electrode plate 201 and the second electrode plate 202 of the capacitor 200A correspond to the "element configuration layer".
  • the first electrode plate 201 of the capacitor 200A is embedded in the substrate-side insulating layer 50, and the second electrode plate 202 is provided on the substrate-side insulating layer 50.
  • the second electrode plate 202 is covered by the surface-side insulating layer 60.
  • the first electrode plate 201 and the second electrode plate 202 are arranged to face each other in the Z direction, for example.
  • Both the first electrode plate 201 and the second electrode plate 202 are formed in a flat plate shape with the Z direction as the thickness direction. Note that both the first electrode plate 201 and the second electrode plate 202 of the capacitor 200A may be embedded in the substrate-side insulating layer 50.
  • the capacitor chip 200 further includes a low-voltage side connection wiring 205 and a high-voltage side connection wiring 206.
  • the low-voltage side connection wiring 205 is a wiring that connects the first electrode plate 201 and the first electrode pad 203.
  • the high-voltage side connection wiring 206 is a wiring that connects the second electrode plate 202 and the second electrode pad 204.
  • the high voltage side connection wiring 206 includes a first wiring layer 211 , a second wiring layer 212 , a first via 213 , and a second via 214 .
  • the second wiring layer 212 is disposed at a position different from the second electrode plate 202 in the Z direction. In one example, the second wiring layer 212 is disposed on the opposite side of the substrate 30 with respect to the second electrode plate 202 in the Z direction. The second wiring layer 212 is disposed spaced apart from the second electrode plate 202 in the Z direction. For this reason, a part of the front-side insulating layer 60 is interposed between the second wiring layer 212 and the second electrode plate 202 in the Z direction.
  • the second wiring layer 212 is electrically connected to the second electrode plate 202 by the first via 213.
  • the second wiring layer 212 includes a second overlapping portion 212A that overlaps with the second electrode plate 202 in a planar view, and a second protruding portion 212B that protrudes from the second electrode plate 202 in a planar view.
  • the second protruding portion 212B extends from the second overlapping portion 212A toward the first wiring layer 211.
  • the first wiring layer 211 is disposed at a different position in the Z direction from the second electrode plate 202.
  • the first wiring layer 211 is also disposed at a different position in the Z direction from the second wiring layer 212.
  • the first wiring layer 211 is disposed on the opposite side of the substrate 30 from the second wiring layer 212 in the Z direction.
  • the second wiring layer 212 is disposed between the first wiring layer 211 and the second electrode plate 202 in the Z direction. For this reason, a part of the front-side insulating layer 60 is interposed between the first wiring layer 211 and the second wiring layer 212 in the Z direction.
  • the first wiring layer 211 is electrically connected to the second wiring layer 212 by the second via 214.
  • the first wiring layer 211 includes a first overlapping portion 211A that overlaps with the second wiring layer 212 in a planar view, and a first protruding portion 211B that protrudes from the second wiring layer 212 in a planar view.
  • the first protruding portion 211B extends from the first overlapping portion 211A toward the opposite side to the second electrode plate 202 in the Y direction.
  • on as used in this disclosure includes the meanings of “on” and “above” unless the context clearly indicates otherwise.
  • the expression “A is formed on B” is intended to mean that, although in each of the above embodiments, A may be in contact with B and directly disposed on B, as a modified example, A may be disposed above B without contacting B.
  • the term “on” does not exclude a structure in which another member is formed between A and B.
  • the Z direction used in this disclosure does not necessarily have to be the vertical direction, nor does it have to be perfectly aligned with the vertical direction.
  • the various structures according to this disclosure are not limited to the "up” and “down” of the z direction described in this specification being “up” and “down” in the vertical direction.
  • the X direction may be the vertical direction
  • the Y direction may be the vertical direction.
  • the first wiring layer (71F) is A first overlapping portion (73F) overlapping the second wiring layer (72PA) when viewed from a thickness direction (Z direction) of the element insulating layer (40); a first protruding portion (74F) protruding from the second wiring layer (72PA) when viewed in a thickness direction (Z direction) of the element insulating layer (40).
  • the semiconductor device further includes one or more element configuration layers (20) provided on the element insulating layer (40) and electrically connected to the wiring layer (70),
  • the element configuration layer (20) is provided at a position different from the second wiring layer (72PA) in a thickness direction (Z direction) of the element insulating layer (40),
  • the second wiring layer (72PA) is A second overlapping portion (75A) that overlaps with the element configuration layer (20) when viewed from the thickness direction (Z direction) of the element insulating layer (40);
  • the semiconductor device according to Appendix A1 further comprising: a second protruding portion (76A) protruding from the element configuration layer (20) when viewed in a thickness direction (Z direction) of the element insulating layer (40).
  • Appendix A3 The semiconductor device according to Appendix A2, wherein the second wiring layer (72) is configured to connect a plurality of the element configuration layers (20).
  • Appendix A5 The semiconductor device according to any one of Appendixes A1 to A3, wherein a protruding length of the first protruding portion (74F) is 1 ⁇ m or more and 10 ⁇ m or less.
  • the first wiring layer (71F/71) is disposed on the opposite side of the element configuration layer (20) to the substrate (30) in the thickness direction (Z direction) of the element insulating layer (40);
  • Appendix A7 The semiconductor device described in Appendix A6, wherein a first distance (D1) between the first wiring layer (71) and the element configuration layer (20) in a thickness direction (Z direction) of the element insulating layer (40) is smaller than a second distance (D2) between the second wiring layer (72) and the element configuration layer (20) in the thickness direction (Z direction) of the element insulating layer (40).
  • Appendix A8 The semiconductor device according to Appendix A7, wherein a protruding length of the first protruding portion (74F) is longer than the first distance (D1).
  • the first wiring layer (71A) is disposed on the opposite side of the element configuration layer (20) to the substrate (30) in the thickness direction (Z direction) of the element insulating layer (40);
  • Appendix A12 The semiconductor device according to Appendix A11, wherein the first wiring layer (71A) is disposed at the same position as the electrode pad (P1) in a thickness direction (Z direction) of the element insulating layer (40).
  • the first overlapping portion (73AA) is formed so as to overlap the second wiring layer (72AA) over the entire width direction thereof,
  • Appendix A14 The semiconductor device according to Appendix A11, wherein a protruding length of a portion of the first protruding portion (74AA) protruding from one side in a width direction of the second wiring layer (72AA) is 1 ⁇ m or more and 10 ⁇ m or less.
  • the element constituent layer is A first coil (106A, 106B), The semiconductor device according to claim 2 or 3, further comprising: a second coil (107A, 107B) disposed opposite the first coil (106A, 106B).
  • a semiconductor device (10) according to any one of appendices A1 to A16; A support member (150) for supporting the semiconductor device (10); and a sealing resin (160) that seals the semiconductor device (10) and the support member (150).
  • the third wiring layer (90) is a third overlapping portion (91) overlapping the first wiring layer (71F) when viewed from a thickness direction (Z direction) of the element insulating layer (40);
  • the semiconductor device according to any one of Appendix A1 to A17, further comprising: a third protruding portion (92) protruding from the first wiring layer (71F) when viewed from a thickness direction (Z direction) of the element insulating layer (40).
  • Appendix A19 The semiconductor device according to Appendix A18, wherein the third wiring layer (90) has a thickness greater than that of the second wiring layer (72).
  • Appendix A20 The semiconductor device according to Appendix A18 or A19, wherein a protruding length of the third protruding portion (92) is 1 ⁇ m or more and 10 ⁇ m or less.
  • Appendix A21 The semiconductor device according to any one of Appendices A18 to A20, wherein the third wiring layer (90) has a thickness greater than a first distance (D1) between the first wiring layer (71) and the element configuration layer (20) in a thickness direction (Z direction) of the element insulating layer (40).
  • REFERENCE SIGNS LIST 10 semiconductor module 11: frame 11A: die pad portion 11B: lead portion 12: die pad 13A to 13G: leads 14: first chip (semiconductor device) Reference Signs List 14A to 14D...first to fourth resistor circuits 15...second chip 15A...voltage detection circuit 16...sealing resin 16A to 16D...first to fourth sealing side surfaces 20, 20E1, 20E2...semiconductor resistor layer 20P...projection 21 to 25...wiring 30...substrate 40...element insulating layer 41...element front surface 42...element back surface 43...passivation film 43X...opening 50...substrate side insulating layer 51...etching stopper film 52...interlayer insulating film 60...front surface insulating layer 60X...opening 70...wiring layer 71, 71A to 71G...first wiring layer 71AA, 71BA...resistor cover portion 71AB, 71BB...terminal configuration portion 71AC...wiring cover portion

Abstract

第１チップは、基板と、基板上に設けられた素子絶縁層と、素子絶縁層に設けられた配線層と、を備える。配線層は、第１配線層と、Ｚ方向において第１配線層とは異なる位置に設けられ、第１配線層に電気的に接続された第２配線層となる端部配線層と、を含む。第１配線層は、平面視において端部配線層と重なる第１重なり部と、平面視において端部配線層からはみ出す第１はみ出し部と、を含む。

Description

半導体装置および半導体モジュール
　本開示は、半導体装置および半導体モジュールに関する。
　半導体装置の一例として、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成された半導体抵抗層と、を備える構成が知られている（たとえば特許文献１参照）。
特開２０１７－２１２２９９号公報
　ところで、半導体装置においては絶縁耐圧の向上が望まれている。
　上記課題を解決する半導体装置は、基板と、前記基板上に設けられた素子絶縁層と、前記素子絶縁層に設けられた配線層と、を備え、前記配線層は、第１配線層と、前記素子絶縁層の厚さ方向において、前記第１配線層とは異なる位置に設けられ、前記第１配線層に電気的に接続された第２配線層と、を含み、前記第１配線層は、前記素子絶縁層の厚さ方向から視て、前記第２配線層と重なる第１重なり部と、前記素子絶縁層の厚さ方向から視て、前記第２配線層からはみ出す第１はみ出し部と、を含む。
　上記課題を解決する半導体モジュールは、上記半導体装置と、前記半導体装置を支持する支持部材と、前記半導体装置および前記支持部材を封止する封止樹脂と、を備える。
　上記半導体装置および半導体モジュールによれば、絶縁耐圧の向上を図ることができる。
図１は、第１実施形態の半導体モジュールの概略平面図である。 図２は、図１の半導体モジュールにおける第１チップおよび第２チップの概略平面図である。 図３は、第１チップにおける半導体抵抗層の概略平面図である。 図４は、第１チップにおける端子側の半導体抵抗層の一部およびその周辺の平面構造を示す平面図である。 図５は、第１チップにおける端子とは反対側の半導体抵抗層の一部およびその周辺の平面構造を示す平面図である。 図６は、第１チップにおける端子側の半導体抵抗層の別の一部およびその周辺の平面構造を示す平面図である。 図７は、第１チップにおける端子側の半導体抵抗層のさらに別の一部およびその周辺の平面構造を示す平面図である。 図８は、第１チップにおける半導体抵抗層の一部およびその周辺の概略断面図である。 図９は、図３のＦ９－Ｆ９線で切断した第１チップの概略断面図である。 図１０は、図３のＦ１０－Ｆ１０線で切断した第１チップの概略断面図である。 図１１は、第１実施形態の第１チップの製造工程の一例を示す概略断面図である。 図１２は、図１１に続く製造工程を示す概略断面図である。 図１３は、図１２に続く製造工程を示す概略断面図である。 図１４は、図１３に続く製造工程を示す概略断面図である。 図１５は、図１４に続く製造工程を示す概略断面図である。 図１６は、図１５に続く製造工程を示す概略断面図である。 図１７は、図１６に続く製造工程を示す概略断面図である。 図１８は、図１７に続く製造工程を示す概略断面図である。 図１９は、第１実施形態の第１チップの電界強度のシミュレーション結果の一例を示す概略断面図である。 図２０は、第１比較例の電界強度のシミュレーション結果の一例を示す概略断面図である。 図２１は、第２比較例の電界強度のシミュレーション結果の一例を示す概略断面図である。 図２２は、第１配線層の第１はみ出し長さと電界強度との関係を示すグラフである。 図２３は、第２実施形態の第１チップにおける第１配線層、第２配線層、および半導体抵抗層の位置関係を示す概略断面図である。 図２４は、第３実施形態の第１チップにおける端子側の半導体抵抗層の一部およびその周辺の平面構造を示す平面図である。 図２５は、第３実施形態の第１チップにおける端子側の半導体抵抗層の別の一部およびその周辺の平面構造を示す平面図である。 図２６は、第３実施形態の第１チップにおける端子側の半導体抵抗層のさらに別の一部およびその周辺の平面構造を示す平面図である。 図２７は、図２４のＦ２７－Ｆ２７線で切断した第１チップの概略断面図である。 図２８は、第３実施形態の第１チップの電界強度のシミュレーション結果の一例を示す概略断面図である。 図２９は、第１配線層の第１はみ出し長さと電界強度との関係を示すグラフである。 図３０は、第４実施形態の第１チップにおける第１配線層およびその周辺の概略断面図である。 図３１は、第５実施形態の半導体モジュールの回路構成を模式的に示す回路図である。 図３２は、第５実施形態の半導体モジュールの概略断面図である。 図３３は、第５実施形態の半導体モジュールにおける第１チップの概略断面図である。 図３４は、図３３の第２コイルおよびその周辺を拡大した拡大断面図である。 図３５は、変更例の第１チップの概略断面図である。
　以下、添付図面を参照して、本開示における半導体装置および半導体モジュールのいくつかの実施形態について説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は、必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図ではハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
　以下の詳細な説明は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
　＜第１実施形態＞
　［半導体モジュールの構成］
　図１および図２を参照して、第１実施形態の半導体モジュール１０の構成について説明する。図１は、半導体モジュール１０の全体的な配置構成を概略的に示している。図２は、半導体モジュール１０の後述する第１チップ１４および第２チップ１５の各々の電気的な構成および電気的な接続構造を概略的に示している。なお、図１では、図面を容易に理解するため、後述する封止樹脂１６の内部の構成要素を実線で示している。図２では、図面を容易に理解するため、第１チップ１４および第２チップ１５の内部の構成要素を実線で示している。
　なお、本開示において使用される「平面視」という用語は、図４に示される互いに直交するＸＹＺ軸のＺ方向に半導体モジュール１０を視ることをいう。特に断りが無い場合、「平面視」とは半導体モジュール１０をＺ軸に沿って上方から視ることを指す。
　図１に示すように、半導体モジュール１０は、フレーム１１と、ダイパッド１２と、複数（第１実施形態では７つ）のリード１３Ａ～１３Ｇと、フレーム１１に搭載された第１チップ１４と、ダイパッド１２に搭載された第２チップ１５と、ワイヤＷ１～Ｗ１１と、これらを封止する封止樹脂１６と、を備える。ここで、第１実施形態では、第１チップ１４は「半導体装置」に対応し、フレーム１１は「支持部材」に対応している。
　封止樹脂１６は、たとえばＺ方向を厚さ方向とする矩形平板状に形成されている。封止樹脂１６は、第１～第４封止側面１６Ａ～１６Ｄを有する。図１に示す例では、封止樹脂１６は、平面視においてＸ方向が長手方向となり、Ｙ方向が短手方向となる矩形状に形成されている。第１封止側面１６Ａおよび第２封止側面１６Ｂは封止樹脂１６のＸ方向の両端面を構成し、第３封止側面１６Ｃおよび第４封止側面１６Ｄは封止樹脂１６のＹ方向の両端面を構成している。なお、平面視における封止樹脂１６の形状は任意に変更可能である。
　フレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇは、Ｘ方向において互いに離隔して配列されている。つまり、Ｘ方向は、フレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇの配列方向となる。図１に示す例では、フレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇの配列方向は、封止樹脂１６の長手方向と一致している。このため、フレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇは、封止樹脂１６の長手方向において互いに離隔して配列されているともいえる。フレーム１１は、ダイパッド１２に対して第１封止側面１６Ａの近くに配置されている。リード１３Ｂ～１３Ｇは、ダイパッド１２に対して第２封止側面１６Ｂの近くに配置されている。フレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇの各々は、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属材料によって形成されている。
　ここで、第１実施形態では、フレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇの各々は、金属製の薄板によって形成されている。後述するが、フレーム１１は第１チップ１４が搭載されるとともに第１チップ１４と電気的に接続されるものであり、ダイパッド１２は第２チップ１５が搭載されるものであり、リード１３Ｂ～１３Ｇは第２チップ１５と電気的に接続されるものである。このため、フレーム１１およびリード１３Ａ～１３Ｇは、金属製の薄板に限られず、導電層であればよい。また、ダイパッド１２は、金属製の薄板等の導電材料に限られず、絶縁材料によって形成された板材であってもよい。つまり、ダイパッド１２は、第２チップ１５を支持する支持部材であればよい。
　フレーム１１は、ダイパッド部１１Ａおよびリード部１１Ｂを含む。第１実施形態では、ダイパッド部１１Ａおよびリード部１１Ｂは、一体に形成されている。
　ダイパッド部１１Ａは、第１チップ１４が搭載される部分であり、第１チップ１４を支持している。ダイパッド部１１Ａは、第１封止側面１６Ａに対して第２封止側面１６Ｂ寄りに離隔して配置されている。ダイパッド部１１Ａは、Ｚ方向を厚さ方向とする矩形平板状に形成されている。平面視におけるダイパッド部１１Ａの形状は、Ｙ方向が長手方向となり、Ｘ方向が短手方向となる矩形状である。つまり、ダイパッド部１１Ａは、フレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇの配列方向が短手方向となるように形成されている。ダイパッド部１１Ａは、封止樹脂１６の長手方向が短手方向となるように形成されているともいえる。
　第１チップ１４は、ダイパッド部１１Ａに実装されている。より詳細には、第１チップ１４は、はんだペースト、銀（Ａｇ）ペースト等の導電性接合材によってダイパッド部１１Ａに接合されている。第１チップ１４は、ダイパッド部１１Ａにダイボンディングされているともいえる。このように、第１チップ１４は、フレーム１１に実装されているともいえる。
　リード部１１Ｂは、リード部１１Ｂの四隅のうちダイパッド部１１ＡのＹ方向の両端部のうち第３封止側面１６Ｃに近い方の端部と、ダイパッド部１１ＡのＸ方向の両端部のうち第１封止側面１６Ａに近い方の端部とからなるコーナ部分に接続されている。リード部１１Ｂは、ダイパッド部１１Ａから第１封止側面１６Ａに向けてＸ方向に沿って延びている。
　なお、フレーム１１の構成は任意に変更可能であり、たとえばダイパッド部１１Ａとリード部１１Ｂとが個別に設けられていてもよい。つまり、ダイパッド部１１Ａとリード部１１Ｂとが互いに離隔して配置されていてもよい。この場合、ダイパッド部１１Ａは、金属製の薄板（導電層）に限られず、絶縁材料によって形成されていてもよい。つまり、ダイパッド部１１Ａは、第１チップ１４を支持する支持部材であればよい。
　ダイパッド１２は、第２チップ１５が搭載される部分であり、第２チップ１５を支持している。平面視におけるダイパッド１２の形状は、Ｙ方向が長手方向となり、Ｘ方向が短手方向となる矩形状である。このため、ダイパッド１２の長手方向はフレーム１１のダイパッド部１１Ａの長手方向と一致し、ダイパッド１２の短手方向はダイパッド部１１Ａの短手方向と一致している。つまり、ダイパッド１２は、フレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇの配列方向が短手方向となるように形成されている。
　第２チップ１５は、ダイパッド１２に実装されている。より詳細には、第２チップ１５は、はんだペースト、銀（Ａｇ）ペースト等の導電性接合材によってダイパッド１２に接合されている。第２チップ１５は、ダイパッド１２にダイボンディングされているともいえる。
　リード１３Ａと、リード１３Ｂ～１３Ｇとは、封止樹脂１６のＸ方向の両端部に分散して配置されている。より詳細には、リード１３Ａは、封止樹脂１６のＸ方向の両端部のうち第１封止側面１６Ａに近い方の端部に配置されている。リード１３Ｂ～１３Ｇの各々は、封止樹脂１６のＸ方向の両端部のうち第２封止側面１６Ｂに近い方の端部に配置されている。第１実施形態では、リード１３Ａは、Ｘ方向から視て、ダイパッド部１１ＡのＹ方向の両端部のうち第４封止側面１６Ｄに近い方の端部と重なる位置に配置されている。リード１３Ａは、ダイパッド部１１Ａに対して第１封止側面１６Ａの近くにダイパッド部１１Ａから離隔して配置されている。
　リード１３Ｂ～１３Ｇの各々は、Ｘ方向において互いに揃った状態でＹ方向において互いに離隔して配列されている。リード１３Ｂ～１３Ｇは、第４封止側面１６Ｄから第３封止側面１６Ｃに向けて、リード１３Ｂ、リード１３Ｃ、リード１３Ｄ、リード１３Ｅ、リード１３Ｆ、およびリード１３Ｇの順に配列されている。図１から分かるとおり、リード１３Ａとリード部１１ＢとのＹ方向の間の距離は、リード１３Ｂ～１３ＧのうちＹ方向に隣り合うリード間の距離よりも大きい。
　ダイパッド部１１Ａに搭載された第１チップ１４は、矩形平板状に形成されている。平面視における第１チップ１４の形状は、Ｙ方向が長手方向となり、Ｘ方向が短手方向となる矩形状である。つまり、第１チップ１４の長手方向はダイパッド部１１Ａの長手方向と一致し、第１チップ１４の短手方向はダイパッド部１１Ａの短手方向と一致している。このため、第１チップ１４は、フレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇの配列方向が短手方向となるように形成されている。
　第１チップ１４は、複数の端子Ｐ１～Ｐ５を含む。端子Ｐ１～Ｐ５は、第１チップ１４のチップ表面から露出するように形成されている。端子Ｐ１，Ｐ２は、チップ表面のＸ方向の両端部のうち第１封止側面１６Ａに近い方の端部に設けられている。端子Ｐ１は、チップ表面のうちリード１３Ａの近くに設けられている。端子Ｐ２は、チップ表面のうちリード部１１Ｂの近くに設けられている。端子Ｐ３～Ｐ５は、チップ表面のＸ方向の両端部のうち第２チップ１５に近い方の端部に設けられている。端子Ｐ３～Ｐ５は、Ｙ方向において互いに離隔して配列されている。
　ダイパッド１２に搭載された第２チップ１５は、矩形平板状に形成されている。平面視における第２チップ１５の形状は、Ｙ方向が長手方向となり、Ｘ方向が短手方向となる矩形状である。つまり、第２チップ１５の長手方向はダイパッド１２の長手方向と一致し、第２チップ１５の短手方向はダイパッド１２の短手方向と一致している。このため、第２チップ１５は、フレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇの配列方向が短手方向となるように形成されている。
　第２チップ１５は、複数の端子Ｑ１～Ｑ９を含む。複数の端子Ｑ１～Ｑ９は、第２チップ１５のチップ表面から露出するように形成されている。端子Ｑ１～Ｑ３は、チップ表面のＸ方向の両端部のうち第１チップ１４に近い方の端部に設けられている。端子Ｑ１～Ｑ３は、Ｙ方向において互いに離隔して配列されている。端子Ｑ４～Ｑ９は、チップ表面のＸ方向の両端部のうち第２封止側面１６Ｂに近い方の端部に設けられている。端子Ｑ４～Ｑ９は、Ｙ方向において互いに離隔して配列されている。
　第１チップ１４の端子Ｐ１は、ワイヤＷ１によってリード１３Ａに電気的に接続されている。端子Ｐ２は、ワイヤＷ２によってリード部１１Ｂに電気的に接続されている。このため、端子Ｐ２は、フレーム１１に電気的に接続されているともいえる。リード１３Ａおよびリード部１１Ｂには、高電圧発生部ＶＴが電気的に接続されている。高電圧発生部ＶＴは、たとえば直流電源である。リード１３Ａには高電圧発生部ＶＴの正極が電気的に接続され、リード部１１Ｂには高電圧発生部ＶＴの負極が電気的に接続される。
　第１チップ１４の端子Ｐ３～Ｐ５と第２チップ１５の端子Ｑ１～Ｑ３は、ワイヤＷ３～Ｗ５によって個別に電気的に接続されている。端子Ｑ４～Ｑ９は、ワイヤＷ６～Ｗ１１によってリード１３Ｂ～１３Ｇと個別に電気的に接続されている。
　ここで、第１実施形態では、端子Ｐ１～Ｐ５のうち端子Ｐ１，Ｐ２は高圧側端子を構成し、端子Ｐ３～Ｐ５は低圧側端子を構成している。つまり、第１チップ１４の端子Ｐ１～Ｐ５のうちリード１３Ａおよびリード部１１Ｂに電気的に接続された端子が高圧側端子を構成し、第２チップ１５に電気的に接続された端子が低圧側端子を構成している。
　このように、高電圧発生部ＶＴに電気的に接続されたフレーム１１のダイパッド部１１Ａは高圧側ダイパッドを構成し、ダイパッド１２が低圧側ダイパッドを構成している。このため、端子Ｐ３～Ｐ５と第１チップ１４の後述する基板３０との絶縁耐圧は、端子Ｐ１，Ｐ２と基板３０との絶縁耐圧よりも高い。一例では、端子Ｐ３～Ｐ５と基板３０との絶縁耐圧は直流電圧で３８５０Ｖ程度であり、端子Ｐ１，Ｐ２と基板３０との絶縁耐圧は、直流電圧で１４００Ｖ程度である。
　次に、第１チップ１４および第２チップ１５内の回路構成について説明する。
　図２に示すように、第１チップ１４は、高電圧発生部ＶＴ（図１参照）の高電圧を降圧するための第１～第４抵抗回路１４Ａ～１４Ｄを含む。第１抵抗回路１４Ａは抵抗値ＲＡを含み、第２抵抗回路１４Ｂは抵抗値ＲＢを含み、第３抵抗回路１４Ｃは抵抗値ＲＣを含み、第４抵抗回路１４Ｄは抵抗値ＲＤを含む。
　抵抗値ＲＢは、抵抗値ＲＡよりも小さい。抵抗値ＲＡに対する抵抗値ＲＢの比（ＲＢ／ＲＡ）は、予め設定されている。抵抗値ＲＣは、抵抗値ＲＤよりも小さい。抵抗値ＲＤに対する抵抗値ＲＣの比（ＲＣ／ＲＤ）は、予め設定されている。比（ＲＢ／ＲＡ）および比（ＲＣ／ＲＤ）は、同一の所定値（たとえば１／９９９）に設定されている。
　第１～第４抵抗回路１４Ａ～１４Ｄは、直列に接続されている。第１～第４抵抗回路１４Ａ～１４Ｄの各々は、第１端部および第２端部を有する。第１抵抗回路１４Ａの第１端部は端子Ｐ１に電気的に接続されており、第１抵抗回路１４Ａの第２端部は第２抵抗回路１４Ｂの第１端部に電気的に接続されている。第１抵抗回路１４Ａと第２抵抗回路１４Ｂとの接続点は、端子Ｐ３に電気的に接続されている。第２抵抗回路１４Ｂの第２端部は、第３抵抗回路１４Ｃの第１端部に電気的に接続されている。第２抵抗回路１４Ｂと第３抵抗回路１４Ｃとの接続点は、端子Ｐ４に電気的に接続されている。第３抵抗回路１４Ｃの第２端部は、第４抵抗回路１４Ｄの第１端部に電気的に接続されている。第３抵抗回路１４Ｃと第４抵抗回路１４Ｄとの接続点は、端子Ｐ５に電気的に接続されている。第４抵抗回路１４Ｄの第２端部は端子Ｐ２に電気的に接続されている。
　第２チップ１５は、電圧検出回路１５Ａを含む。電圧検出回路１５Ａは、オペアンプを含む。電圧検出回路１５Ａは、端子Ｑ１～Ｑ３に電気的に接続されている。端子Ｑ１はワイヤＷ３によって第１チップ１４の端子Ｐ３に電気的に接続され、端子Ｑ２はワイヤＷ４によって第１チップ１４の端子Ｐ４に電気的に接続され、端子Ｑ３はワイヤＷ５によって第１チップ１４の端子Ｐ５に電気的に接続されている。このため、電圧検出回路１５Ａは、第１抵抗回路１４Ａと第２抵抗回路１４Ｂとの接続点と、第２抵抗回路１４Ｂと第３抵抗回路１４Ｃとの接続点と、第３抵抗回路１４Ｃと第４抵抗回路１４Ｄとの接続点との間の電圧を検出する。端子Ｑ４～Ｑ９（リード１３Ｂ～１３Ｇ（図１参照））は、第２チップ１５内のオペアンプに電源電圧を供給したり、電圧検出回路１５Ａの出力信号を出力したりするために用いられる。
　［第１チップの概略的な平面構造］
　図３は、第１チップ１４の第１～第４抵抗回路１４Ａ～１４Ｄ（図２参照）を含む第１チップ１４の概略的な平面構造を示している。
　図３に示すように、第１チップ１４は、複数の単位半導体抵抗層（以下、「半導体抵抗層２０」）を含む。各半導体抵抗層２０は、Ｘ方向に沿って延びている。換言すると、各半導体抵抗層２０は、第１チップ１４の短手方向に延びている。複数の半導体抵抗層２０は、Ｘ方向において互いに揃った状態でＹ方向において互いに離隔して配列されている。換言すると、複数の半導体抵抗層２０は、第１チップ１４の長手方向において互いに離隔して配列されている。ここで、半導体抵抗層２０は「素子構成層」に対応している。
　複数の半導体抵抗層２０のうちＹ方向の第１端に配置された半導体抵抗層２０を「半導体抵抗層２０Ｅ１」とし、複数の半導体抵抗層２０のうちＹ方向の第１端とは反対側の第２端に配置された半導体抵抗層２０を「半導体抵抗層２０Ｅ２」とする。
　複数の半導体抵抗層２０のうち半導体抵抗層２０Ｅ１と隣り合う半導体抵抗層２０には、端子Ｐ１が電気的に接続されている。この半導体抵抗層２０と端子Ｐ１とは、配線２１によって電気的に接続されている。複数の半導体抵抗層２０のうち半導体抵抗層２０Ｅ２と隣り合う半導体抵抗層２０には、端子Ｐ２が電気的に接続されている。この半導体抵抗層２０と端子Ｐ２とは、配線２２によって電気的に接続されている。
　ここで、各半導体抵抗層２０は、第１抵抗端部ＲＥ１および第２抵抗端部ＲＥ２を含む。第１抵抗端部ＲＥ１は、各半導体抵抗層２０のＸ方向の両端部のうち端子Ｐ１，Ｐ２が位置する側の端部である。第２抵抗端部ＲＥ２は、各半導体抵抗層２０のＸ方向の両端部のうち端子Ｐ１，Ｐ２が位置する側とは反対側の端部である。
　複数の半導体抵抗層２０は、第１～第４抵抗回路１４Ａ～１４Ｄ（ともに図２参照）の構成要素として用いられている。複数の半導体抵抗層２０は、Ｙ方向において複数の抵抗領域として第１～第４抵抗領域Ｒ１～Ｒ４に区分することができる。第１抵抗領域Ｒ１は複数の半導体抵抗層２０のＹ方向の第１端を構成する半導体抵抗層２０Ｅ１を含む領域であり、第４抵抗領域Ｒ４は複数の半導体抵抗層２０のＹ方向の第２端を構成する半導体抵抗層２０Ｅ２を含む領域である。複数の半導体抵抗層２０のうち第１抵抗領域Ｒ１と第４抵抗領域Ｒ４とのＹ方向の間に配置された部分は、第２抵抗領域Ｒ２および第３抵抗領域Ｒ３によって区分される。第２抵抗領域Ｒ２は第１抵抗領域Ｒ１と隣り合う領域であり、第３抵抗領域Ｒ３は第４抵抗領域Ｒ４と隣り合う領域である。このため、第１～第４抵抗領域Ｒ１～Ｒ４は、複数の半導体抵抗層２０のうち第１端から第２端に向かうにつれて、抵抗領域Ｒ１，Ｒ２，Ｒ３，Ｒ４の順に並んでいる。第１抵抗領域Ｒ１は第１抵抗回路１４Ａを構成する領域であり、第２抵抗領域Ｒ２は第２抵抗回路１４Ｂを構成する領域であり、第３抵抗領域Ｒ３は第３抵抗回路１４Ｃを構成する領域であり、第４抵抗領域Ｒ４は第４抵抗回路１４Ｄを構成する領域である。
　第１～第４抵抗領域Ｒ１～Ｒ４の各々の半導体抵抗層２０の数は、個別に設定されている。第１実施形態では、第１抵抗領域Ｒ１および第４抵抗領域Ｒ４の半導体抵抗層２０の数は互いに同じであり、第２抵抗領域Ｒ２および第３抵抗領域Ｒ３の半導体抵抗層２０の数は互いに同じである。そして、第１抵抗領域Ｒ１および第４抵抗領域Ｒ４の各々の数は、第２抵抗領域Ｒ２および第３抵抗領域Ｒ３の各々の数よりも多い。なお、第１～第４抵抗領域Ｒ１～Ｒ４の半導体抵抗層２０の数は、第１実施形態に限られず、任意に変更可能である。
　第１～第４抵抗領域Ｒ１～Ｒ４においては、複数の半導体抵抗層２０が第１抵抗端部ＲＥ１および第２抵抗端部ＲＥ２において交互に電気的に接続されることによって、複数の半導体抵抗層２０のうち半導体抵抗層２０Ｅ１，２０Ｅ２を除く全てが直列に接続されている。複数の半導体抵抗層２０のうち半導体抵抗層２０Ｅ１，２０Ｅ２の各々は、電気的にフローティング状態である。
　一例では、第１抵抗領域Ｒ１のうち第１端の半導体抵抗層２０Ｅ１から６つの半導体抵抗層２０は、第１抵抗端部ＲＥ１および第２抵抗端部ＲＥ２の双方において互いに電気的に接続されている。そして半導体抵抗層２０Ｅ１から７番目の半導体抵抗層２０と８番目の半導体抵抗層２０とが第１抵抗端部ＲＥ１において電気的に接続されている一方、第２抵抗端部ＲＥ２では電気的に接続されていない。半導体抵抗層２０Ｅ１から６番目の半導体抵抗層２０と７番目の半導体抵抗層２０とは、第２抵抗端部ＲＥ２において電気的に接続されている。以降、このような半導体抵抗層２０の電気的な接続が繰り返される。
　一例では、第４抵抗領域Ｒ４のうち第２端の半導体抵抗層２０Ｅ２から６つの半導体抵抗層２０は、第１抵抗端部ＲＥ１および第２抵抗端部ＲＥ２の双方において互いに電気的に接続されている。第４抵抗領域Ｒ４における複数の半導体抵抗層２０の電気的な接続態様は、第１抵抗領域Ｒ１と同様であるため、その詳細な説明を省略する。
　端子Ｐ３は、第２抵抗領域Ｒ２のうち第１抵抗領域Ｒ１寄りの端の半導体抵抗層２０の第１抵抗端部ＲＥ１に電気的に接続されている。端子Ｐ３と半導体抵抗層２０とは配線２３によって電気的に接続されている。
　端子Ｐ４は、第２抵抗領域Ｒ２のうち第３抵抗領域Ｒ３寄りの端の半導体抵抗層２０の第１抵抗端部ＲＥ１と、第３抵抗領域Ｒ３のうち第２抵抗領域Ｒ２寄りの端の半導体抵抗層２０の第１抵抗端部ＲＥ１とに電気的に接続されている。端子Ｐ４と２つの半導体抵抗層２０とは配線２４によって電気的に接続されている。
　端子Ｐ５は、第３抵抗領域Ｒ３のうち第４抵抗領域Ｒ４寄りの端の半導体抵抗層２０の第１抵抗端部ＲＥ１に電気的に接続されている。端子Ｐ５と半導体抵抗層２０とは配線２５によって電気的に接続されている。
　［第１チップの詳細な平面構造］
　図４～図７を参照して、第１チップ１４の詳細な平面構造について説明する。図４は端子Ｐ１およびその周辺を拡大した平面構造の一例を示し、図５は第１抵抗領域Ｒ１における半導体抵抗層２０の第２抵抗端部ＲＥ２およびその周辺を拡大した平面構造の一例を示す。図６は、端子Ｐ２およびその周辺を拡大した平面構造の一例を示している。図７は、端子Ｐ３～Ｐ５およびその周辺を拡大した平面構造の一例を示している。なお、図３は、便宜上、第１チップ１４の平面構造を簡略して示した図であり、図４～図７における第１チップ１４の平面構造とは異なる場合がある。また、図４、図６、図７における二点鎖線の枠は、後述するパッシベーション膜４３の開口部４３Ｘを示している。
　図４～図７に示すように、第１チップ１４は、配線層７０を備える。配線層７０は、図３に示す配線２１～２５を含む導電層である。つまり、配線層７０は、半導体抵抗層２０と端子Ｐ１～Ｐ５（図３参照）とを電気的に接続するための配線層を含む。配線層７０は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち１つまたは複数が適宜選択される。第１実施形態では、配線層７０は、Ａｌを含む材料によって形成されている。
　配線層７０は、第１配線層７１と、第１配線層７１と電気的に接続された第２配線層７２と、を含む。また配線層７０は、複数のビア８０と、複数のビア８１と、を含む。第２配線層７２は、ビア８０によって半導体抵抗層２０と電気的に接続されている。第１配線層７１は、ビア８１によって第２配線層７２と電気的に接続されている。一例では、第１配線層７１は複数設けられており、第２配線層７２は複数設けられている。なお、半導体抵抗層２０、第１配線層７１、第２配線層７２、ビア８０、およびビア８１のＺ方向の位置関係については後述する。
　図４～図７に示すように、第２配線層７２は、半導体抵抗層２０と第１配線層７１とを電気的に接続する導電経路の一部を構成している。複数の第２配線層７２は、半導体抵抗層２０の第１抵抗端部ＲＥ１に接続される第２配線層７２Ａと、半導体抵抗層２０の第２抵抗端部ＲＥ２に接続される第２配線層７２Ｂと、を含む。
　第１実施形態では、第２配線層７２Ａは複数設けられて、第２配線層７２Ｂは複数設けられている。複数の第２配線層７２Ａは、Ｘ方向において互いに同じ位置であってＹ方向において互いに離隔して配列されている。複数の第２配線層７２Ｂは、Ｘ方向において互いに同じ位置であってＹ方向において互いに離隔して配列されている。Ｘ方向から視て、第２配線層７２Ａと第２配線層７２Ｂとは、Ｙ方向に部分的にずれて配置されている。
　各第２配線層７２Ａは、平面視において半導体抵抗層２０の第１抵抗端部ＲＥ１と重なる位置に配置されている。各第２配線層７２Ａは、平面視において半導体抵抗層２０の第１抵抗端部ＲＥ１と重なる位置からＸ方向において第２抵抗端部ＲＥ２とは反対側に向けて延びている。
　複数の第２配線層７２Ａは、Ｙ方向の両端に配置された端部配線層７２ＥＡ（図４および図６参照）を含む。端部配線層７２ＥＡは、平面視において半導体抵抗層２０Ｅ１（２０Ｅ２）と、６つの半導体抵抗層２０との７つの半導体抵抗層２０と重なるように形成されている。平面視における端部配線層７２ＥＡの形状は、Ｘ方向が幅方向（短手方向）となり、Ｙ方向が長手方向となる矩形状である。一例では、端部配線層７２ＥＡのＹ方向の長さは、端部配線層７２ＥＡの幅（Ｘ方向の長さ）の２倍以下である。
　２つの端部配線層７２ＥＡを除く各第２配線層７２Ａ（以下、「第２配線層７２ＰＡ」）は、平面視においてＹ方向に隣り合う２つの半導体抵抗層２０の双方と重なるように形成されている。このため、端部配線層７２ＥＡのＹ方向の長さは、各第２配線層７２ＰＡの幅（Ｙ方向の長さ）よりも大きい。各第２配線層７２ＰＡは、図３に示す配線２１～２５とは異なり、Ｙ方向に隣り合う２つの半導体抵抗層２０を電気的に接続する導電経路の一部を構成している。第２配線層７２ＰＡは、Ｙ方向に隣り合う２つの半導体抵抗層２０を電気的に接続しているともいえる。第２配線層７２ＰＡは、Ｙ方向に隣り合う２つの半導体抵抗層２０を電気的に接続するための配線層であるともいえる。
　各第２配線層７２ＰＡは、Ｚ方向を厚さ方向とする平板状に形成されている。第２配線層７２ＰＡの厚さは、第２配線層７２ＰＡの幅（平面視で第２配線層７２ＰＡが延びる方向と直交する方向の長さ）よりも薄い。
　図４に示すように、平面視における第２配線層７２ＰＡの形状は、端部配線層７２ＥＡの形状とは異なり、Ｘ方向が長手方向となり、Ｙ方向が幅方向（短手方向）となる矩形状である。一例では、第２配線層７２ＰＡのＸ方向の長さは、第２配線層７２ＰＡの幅（Ｙ方向の長さ）の２倍以上である。一例では、第２配線層７２ＰＡのＸ方向の長さは、第２配線層７２ＰＡの幅の４倍以下である。図示された例においては、第２配線層７２ＰＡのＸ方向の長さは、第２配線層７２ＰＡの幅の３倍程度である。
　半導体抵抗層２０と第２配線層７２ＰＡとは、複数のビア８０によって接続されている。半導体抵抗層２０と端部配線層７２ＥＡとは、複数のビア８０によって接続されている。各ビア８０は、素子絶縁層４０の厚さ方向となるＺ方向に延びている。ビア８０は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち１つまたは複数が適宜選択される。第１実施形態では、ビア８０は、Ｗを含む材料によって形成されている。
　各第２配線層７２Ｂは、平面視において半導体抵抗層２０の第２抵抗端部ＲＥ２と重なる位置に配置されている。各第２配線層７２Ｂは、平面視において半導体抵抗層２０の第２抵抗端部ＲＥ２と重なる位置からＸ方向において第１抵抗端部ＲＥ１とは反対側に向けて延びている。
　第２配線層７２Ｂは、Ｙ方向の両端に配置された端部配線層７２ＥＢ（図５参照）を含む。端部配線層７２ＥＢは、平面視において半導体抵抗層２０Ｅ１（２０Ｅ２）と、６つの半導体抵抗層２０との７つの半導体抵抗層２０と重なるように形成されている。平面視における端部配線層７２ＥＢの形状は、Ｘ方向が幅方向（短手方向）となり、Ｙ方向が長手方向となる矩形状である。一例では、端部配線層７２ＥＢのＹ方向の長さは、端部配線層７２ＥＢの幅（Ｘ方向の長さ）の２倍以下である。
　２つの端部配線層７２ＥＢを除く各第２配線層７２Ｂ（以下、「第２配線層７２ＰＢ」）は、平面視においてＹ方向に隣り合う２つの半導体抵抗層２０の双方と重なるように形成されている。このため、端部配線層７２ＥＢのＹ方向の長さは、各第２配線層７２ＰＢの幅（Ｙ方向の長さ）よりも大きい。第２配線層７２ＰＢは、Ｙ方向に隣り合う２つの半導体抵抗層２０を電気的に接続する導電経路の一部を構成している。第２配線層７２ＰＢは、Ｙ方向に隣り合う２つの半導体抵抗層２０を電気的に接続しているともいえる。第２配線層７２ＰＢは、Ｙ方向に隣り合う２つの半導体抵抗層２０を電気的に接続するための配線層であるともいえる。
　なお、第２配線層７２ＰＢは、Ｚ方向の位置、サイズ、および幅と厚さとの関係が第２配線層７２ＰＡと同じとなるように構成されている。また、端部配線層７２ＥＢは、Ｚ方向の位置、サイズ、および幅と厚さとの関係が端部配線層７２ＥＡと同じとなるように構成されている。第２配線層７２ＰＢおよび端部配線層７２ＥＢの各々は、第２配線層７２ＰＡおよび端部配線層７２ＥＡと同様に複数のビア８０によって半導体抵抗層２０に電気的に接続されている。なお、第２配線層７２ＰＢのＺ方向の位置、サイズ、および幅と厚さとの関係はそれぞれ任意に変更可能である。一例では、第２配線層７２ＰＢは、第２配線層７２ＰＡとＺ方向において異なる位置に配置されていてもよい。また、端部配線層７２ＥＢのＺ方向の位置、サイズ、および幅と厚さとの関係はそれぞれ任意に変更可能である。一例では、端部配線層７２ＥＢは、端部配線層７２ＥＡとＺ方向において異なる位置に配置されていてもよい。
　第１配線層７１は、端子Ｐ１～Ｐ５と電気的に接続された第１配線層７１Ａ～７１Ｅを含む。第１配線層７１Ａ～７１Ｅは、Ｚ方向において互いに同じ位置に配置されている。
　図４に示すように、第１配線層７１Ａは、半導体抵抗層２０と端子Ｐ１とを電気的に接続する導電経路の一部、すなわち配線２１の一部を構成している。第１配線層７１Ａは、半導体抵抗層２０と端子Ｐ１とを電気的に接続するための配線層であるともいえる。第１配線層７１Ａは、端子Ｐ１と電気的に接続されている。第１配線層７１Ａは、第２配線層７２Ａおよびビア８０を介して半導体抵抗層２０と電気的に接続されている。第１実施形態では、端子Ｐ１は、第１配線層７１Ａと一体に形成されている。つまり、第１配線層７１Ａの一部が端子Ｐ１を構成している。
　図４および図５に示すように、第１配線層７１Ａは、Ｘ方向に沿って延びる抵抗カバー部７１ＡＡと、端子構成部７１ＡＢと、配線カバー部７１ＡＣと、を含む。一例では、抵抗カバー部７１ＡＡと端子構成部７１ＡＢと配線カバー部７１ＡＣとは一体に形成されている。
　抵抗カバー部７１ＡＡは、平面視において、複数の半導体抵抗層２０のうち第１端となる半導体抵抗層２０Ｅ１を覆っている。一例では、抵抗カバー部７１ＡＡは、半導体抵抗層２０Ｅ１の上面全体を覆っている。抵抗カバー部７１ＡＡのＸ方向の長さは、半導体抵抗層２０Ｅ１のＸ方向の長さよりも長い。このため、抵抗カバー部７１ＡＡは、半導体抵抗層２０Ｅ１のＸ方向の両端部に対してＸ方向にはみ出す部分を有する。抵抗カバー部７１ＡＡの幅（Ｙ方向の長さ）は、半導体抵抗層２０の幅（Ｙ方向の長さ）よりも大きい。このように、平面視において、抵抗カバー部７１ＡＡは、半導体抵抗層２０を構成する各辺を覆っている。
　端子構成部７１ＡＢは、抵抗カバー部７１ＡＡのＸ方向の両端部のうち端子Ｐ１に近い方向の端部に接続されている。平面視において、端子構成部７１ＡＢは、Ｌ字状に形成されている。つまり、端子構成部７１ＡＢは、抵抗カバー部７１ＡＡからＸ方向に延びる第１部分と、第１部分からＹ方向に延びる第２部分と、を含む。第１部分の幅（Ｙ方向の大きさ）は、抵抗カバー部７１ＡＡの幅（Ｙ方向の大きさ）よりも大きい。
　端子構成部７１ＡＢの第１部分は、平面視において半導体抵抗層２０に対してＸ方向に離隔した位置に設けられている。一方、端子構成部７１ＡＢの第１部分は、平面視において端部配線層７２ＥＡと重なる位置に設けられている。
　端子構成部７１ＡＢの第２部分は、半導体抵抗層２０に対してＸ方向に離隔した位置に設けられている。端子構成部７１ＡＢの第２部分の幅（Ｘ方向の長さ）は、抵抗カバー部７１ＡＡの幅よりも大きい。Ｙ方向において、端子構成部７１ＡＢのうち抵抗カバー部７１ＡＡからＹ方向に離隔した位置に端子Ｐ１が構成されている。つまり、端子Ｐ１は、端子構成部７１ＡＢの第２部分に形成されている。ここで、端子構成部７１ＡＢが端子Ｐ１を構成するため、端子構成部７１ＡＢは「電極パッド」を構成している。
　また、端子構成部７１ＡＢは、平面視において端部配線層７２ＥＡとＹ方向に隣り合う第２配線層７２ＰＡの一部と重なっている。端子構成部７１ＡＢと端部配線層７２ＥＡとは、複数のビア８１によって接続されている。これにより、第１配線層７１Ａと端部配線層７２ＥＡとが電気的に接続されている。各ビア８１は、Ｚ方向に延びている。ビア８１は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち１つまたは複数が適宜選択される。第１実施形態では、ビア８１は、Ｗを含む材料によって形成されている。つまり、ビア８１は、ビア８０と同じ材料によって形成されている。なお、ビア８１は、ビア８０とは異なる材料によって形成されていてもよい。
　図５に示すように、配線カバー部７１ＡＣは、Ｘ方向において半導体抵抗層２０から離隔した位置に設けられている。配線カバー部７１ＡＣは、Ｙ方向に沿って延びている。配線カバー部７１ＡＣのＹ方向の長さは、端子構成部７１ＡＢ（図４参照）のＹ方向の長さよりも短い。配線カバー部７１ＡＣの幅（Ｘ方向の長さ）は、抵抗カバー部７１ＡＡの幅よりも大きい。配線カバー部７１ＡＣの幅は、端子構成部７１ＡＢの幅よりも小さい。
　配線カバー部７１ＡＣは、平面視において端部配線層７２ＥＢと重なる位置に配置されている。配線カバー部７１ＡＣは、端部配線層７２ＥＢのＸ方向の全体を覆うように形成されている。つまり、配線カバー部７１ＡＣのＹ方向の長さは、端部配線層７２ＥＢのＹ方向の長さよりも長い。また一例では、配線カバー部７１ＡＣは、端部配線層７２ＥＢと隣り合う第２配線層７２ＰＢのＹ方向の一部と重なるように形成されている。
　配線カバー部７１ＡＣと端部配線層７２ＥＢとは、複数のビア８１によって接続されている。これにより、第１配線層７１Ａと端部配線層７２ＥＢとが電気的に接続されている。なお、複数のビア８１の数は任意に変更可能である。
　図６に示すように、第１配線層７１Ｂは、半導体抵抗層２０と端子Ｐ２とを電気的に接続する導電経路の一部、すなわち配線２２の一部を構成している。第１配線層７１Ｂは、半導体抵抗層２０と端子Ｐ２とを電気的に接続するための配線層であるともいえる。第１配線層７１Ｂは、端子Ｐ２と電気的に接続されている。第１配線層７１Ｂは、第２配線層７２Ａおよびビア８０を介して半導体抵抗層２０と電気的に接続されている。第１実施形態では、端子Ｐ２は、第１配線層７１Ｂと一体に形成されている。つまり、第１配線層７１Ｂの一部が端子Ｐ２を構成している。
　平面視における第１配線層７１Ｂの形状は、第１配線層７１ＡとＹ方向において対称である。このため、第１配線層７１Ｂは、第１配線層７１Ａと同様に、抵抗カバー部７１ＢＡ、端子構成部７１ＢＢ、および配線カバー部（図示略）を含む。一例では、抵抗カバー部７１ＢＡ、端子構成部７１ＢＢ、および配線カバー部は一体に形成されている。
　端子構成部７１ＢＢは、平面視において端部配線層７２ＥＡと重なる位置に配置されている。図６に示す端部配線層７２ＥＡは、第２端を構成する半導体抵抗層２０Ｅ２と６つの半導体抵抗層２０との双方と平面視において重なるように形成されている。
　端部配線層７２ＥＡと端子構成部７１ＢＢとは、複数のビア８１によって接続されている。これにより、端部配線層７２ＥＡと第１配線層７１Ｂとが電気的に接続されている。
　端部配線層７２ＥＡと、半導体抵抗層２０Ｅ２とＹ方向に隣り合う６つの半導体抵抗層２０とは、複数のビア８０によって接続されている。これにより、６つの半導体抵抗層２０と端部配線層７２ＥＡとが電気的に接続されている。
　図７に示すように、第１配線層７１Ｃは、平面視において、半導体抵抗層２０に対してＸ方向に離隔して配置されている。第１配線層７１Ｃは、半導体抵抗層２０と端子Ｐ３とを電気的に接続する導電経路の一部、すなわち配線２３の一部を構成している。第１配線層７１Ｃは、半導体抵抗層２０と端子Ｐ３とを電気的に接続するための配線層であるともいえる。第１配線層７１Ｃは、端子Ｐ３と電気的に接続されている。第１配線層７１Ｃは、第２配線層７２ＰＡおよびビア８０を介して半導体抵抗層２０と電気的に接続されている。第１実施形態では、端子Ｐ３は、第１配線層７１Ｃと一体に形成されている。つまり、第１配線層７１Ｃの一部が端子Ｐ３を構成している。
　第１配線層７１Ｃは、平面視においてＬ字状に形成されている。より詳細には、第１配線層７１Ｃは、Ｘ方向に延びる第１部分７１ＣＡと、第１部分７１ＣＡから端子Ｐ４に向けてＹ方向に延びる第２部分７１ＣＢと、を含む。端子Ｐ３は、第２部分７１ＣＢに形成されている。
　第１部分７１ＣＡは、平面視において第２配線層７２ＰＡと重なるように形成されている。第１部分７１ＣＡと第２配線層７２ＰＡとは、複数のビア８１によって接続されている。これにより、第１配線層７１Ｃと第２配線層７２ＰＡとが電気的に接続されている。第１部分７１ＣＡの幅（Ｙ方向の大きさ）は、第２配線層７２ＰＡの幅（Ｙ方向の大きさ）よりも大きい。このため、平面視において、第１部分７１ＣＡは、第２配線層７２ＰＡに対してＹ方向の両側にはみ出している。さらに、第１部分７１ＣＡは、第１部分７１ＣＡに対応する第２配線層７２ＰＡとＹ方向に隣り合う第２配線層７２ＰＡの一部と重なるように形成されている。また、第１部分７１ＣＡは、第２配線層７２ＰＡよりも半導体抵抗層２０とは反対側に向けて延びている。
　第１部分７１ＣＡに対応する第２配線層７２ＰＡと、この第２配線層７２ＰＡと対応する２つの半導体抵抗層２０とは、複数のビア８０によって接続されている。これにより、第２配線層７２ＰＡと半導体抵抗層２０とが電気的に接続されている。
　第１配線層７１Ｄは、平面視において、半導体抵抗層２０に対してＸ方向に離隔して配置されている。第１配線層７１Ｄは、半導体抵抗層２０と端子Ｐ４とを電気的に接続する導電経路の一部、すなわち配線２４の一部を構成している。第１配線層７１Ｄは、半導体抵抗層２０と端子Ｐ４とを電気的に接続するための配線層であるともいえる。第１配線層７１Ｄは、端子Ｐ４と電気的に接続されている。第１配線層７１Ｄは、第２配線層７２Ａおよびビア８０を介して半導体抵抗層２０と電気的に接続されている。第１実施形態では、端子Ｐ４は、第１配線層７１Ｄと一体に形成されている。つまり、第１配線層７１Ｄの一部が端子Ｐ４を構成している。
　第１配線層７１Ｄは、平面視においてＴ字状に形成されている。より詳細には、第１配線層７１Ｄは、Ｘ方向に延びる第１部分７１ＤＡと、第１部分７１ＤＡのＸ方向の両端部からＹ方向に延びる第２部分７１ＤＢと、を含む。端子Ｐ４は、第２部分７１ＤＢに構成されている。
　第１部分７１ＤＡは、平面視において第２配線層７２ＰＡと重なるように形成されている。第１部分７１ＤＡと第２配線層７２ＰＡとは、複数のビア８１によって接続されている。これにより、第１配線層７１Ｄと第２配線層７２ＰＡとが電気的に接続されている。第１部分７１ＤＡの幅（Ｙ方向の大きさ）は、第２配線層７２ＰＡの幅（Ｙ方向の大きさ）よりも大きい。このため、平面視において、第１部分７１ＤＡは、第２配線層７２ＰＡに対してＹ方向の両側にはみ出している。また、第１部分７１ＤＡは、第２配線層７２ＰＡよりも半導体抵抗層２０とは反対側に向けて延びている。
　第１部分７１ＤＡに対応する１つの第２配線層７２ＰＡと、この第２配線層７２ＰＡと対応する２つの半導体抵抗層２０とは、複数のビア８０によって接続されている。これにより、第２配線層７２ＰＡと半導体抵抗層２０とが電気的に接続されている。
　第１配線層７１Ｅは、平面視において、半導体抵抗層２０に対してＸ方向に離隔して配置されている。第１配線層７１Ｅは、半導体抵抗層２０と端子Ｐ５とを電気的に接続する導電経路の一部、すなわち配線２５の一部を構成している。第１配線層７１Ｅは、半導体抵抗層２０と端子Ｐ５とを電気的に接続するための配線層であるともいえる。第１配線層７１Ｅは、端子Ｐ５と電気的に接続されている。第１配線層７１Ｅは、第２配線層７２ＰＡおよびビア８０を介して半導体抵抗層２０と電気的に接続されている。第１実施形態では、端子Ｐ５は、第１配線層７１Ｅと一体に形成されている。つまり、第１配線層７１Ｅの一部が端子Ｐ５を構成している。
　第１配線層７１Ｅは、平面視においてＬ字状に形成されている。より詳細には、第１配線層７１Ｅは、Ｘ方向に延びる第１部分７１ＥＡと、第１部分７１ＥＡから端子Ｐ４に向けてＹ方向に延びる第２部分７１ＥＢと、を含む。端子Ｐ５は、第２部分７１ＥＢに形成されている。第１配線層７１Ｅの第２配線層７２Ａに対する配置態様および接続態様は、第１配線層７１Ｃと同様であるため、その詳細な説明を省略する。
　図４、図６、および図７に示すように、第１配線層７１は、第１配線層７１Ａ～７１Ｅとは別に設けられた第１配線層７１Ｆを含む。第１配線層７１Ｆは複数設けられている。複数の第１配線層７１Ｆは、第１配線層７１Ａ～７１ＥのＹ方向の間の位置に配置されている。複数の第１配線層７１Ｆは、Ｘ方向において互いに同じ位置であって、Ｙ方向において互いに離隔して配列されている。
　平面視における第１配線層７１Ｆの形状は、Ｘ方向が幅方向（短手方向）となり、Ｙ方向が長手方向となる矩形状である。第１配線層７１Ｆの幅（Ｘ方向の長さ）は、第２配線層７２ＰＡの幅（Ｘ方向の長さ）よりも大きい。第１配線層７１Ｆは、Ｙ方向において複数の第２配線層７２ＰＡと重なるように設けられている。第１配線層７１Ｆは、Ｘ方向において第２配線層７２ＰＡに対して半導体抵抗層２０とは反対側に向けて延びている。一例では、図4に示すように、端子構成部７１ＡＢと隣り合う第１配線層７１Ｆは、端部配線層７２ＥＡとＹ方向に隣り合う第２配線層７２ＰＡの一部と重なっている。第１配線層７１Ｆは、Ｙ方向に隣り合う３つの第２配線層７２ＰＡと重なるように設けられている。
　一例では、第１配線層７１Ｆと第１配線層７１Ｆに対応する複数の第２配線層７２ＰＡのうち１つとは、複数のビア８１によって接続されている。これにより、第１配線層７１Ｆと第１配線層７１Ｆに対応する複数の第２配線層７２ＰＡのうち１つとが電気的に接続されている。
　図５に示すように、第１配線層７１は、平面視において半導体抵抗層２０の第２抵抗端部ＲＥ２の近くに設けられた第１配線層７１Ｇを含む。第１配線層７１Ｇは、Ｙ方向に沿って延びている。つまり、平面視における第１配線層７１Ｇの形状は、Ｘ方向が幅方向（短手方向）となり、Ｙ方向が長手方向となる矩形状である。一例では、第１配線層７１Ｇの幅は第１配線層７１Ｆの幅と同じであり、第１配線層７１ＧのＹ方向の長さは第１配線層７１ＦのＹ方向の長さと同じである。このため、第１配線層７１Ｇは、Ｘ方向において第２配線層７２Ｂに対して半導体抵抗層２０とは反対側に向けて延びている。第１配線層７１Ｇは、複数設けられている。複数の第１配線層７１Ｇは、Ｘ方向において互いに同じ位置であって、Ｙ方向において互いに離隔して配列されている。
　一例では、第１配線層７１Ｇと第１配線層７１Ｇに対応する複数の第２配線層７２ＰＢのうち１つとは、複数のビア８１によって接続されている。これにより、第１配線層７１Ｇと第１配線層７１Ｇに対応する複数の第２配線層７２ＰＢのうち１つとが電気的に接続されている。
　［第１チップの断面構造］
　図８～図１１を参照して、第１チップ１４の内部構成の一例について説明する。図８～図１１はそれぞれ、第１チップ１４の断面構造を模式的に示している。図８は、第１抵抗領域Ｒ１におけるＹ方向に隣り合う４つの半導体抵抗層２０が含まれる領域をＹＺ平面で切断した断面構造を示している。図９は、図３のＦ９－Ｆ９線で第１チップ１４を切断した断面構造の一例を示している。図１０は、図３のＦ１０－Ｆ１０線で第１チップ１４を切断した断面構造の一例を示している。
　なお、図９および図１０に示す第１チップ１４の断面構造では、半導体抵抗層２０ごとに１つまたは２つのビア８０が設けられた構造として示しているが、実際は図４～図７に示すように、１つの半導体抵抗層２０に対して多数のビア８０が設けられている。また、図９および図１０に示す第１チップ１４の断面構造では、第２配線層７２Ａ（７２Ｂ）ごとに１つのビア８１が設けられた構造として示しているが、実際は図４～図７に示すように、１つの第２配線層７２Ａ（７２Ｂ）に対して多数のビア８１が設けられている。また、ビア８０およびビア８１の個数は任意に変更可能である。
　以下の説明において、第１配線層７１Ａ～７１Ｇに共通する事項について説明する場合、または第１配線層７１Ａ～７１Ｇを区別する必要がない事項について説明する場合、単に「第１配線層７１」とする場合がある。第２配線層７２Ａ，７２Ｂに共通する事項について説明する場合、または第２配線層７２Ａ，７２Ｂを区別する必要がない事項について説明する場合、単に「第２配線層７２」とする場合がある。
　図８に示すように、第１チップ１４は、基板３０と、基板３０上に設けられた素子絶縁層４０と、を含む。
　基板３０は、たとえば半導体基板によって形成されている。本実施形態では、基板３０は、Ｓｉを含む材料によって形成された半導体基板である。なお、基板３０は、半導体基板として、ワイドバンドギャップ半導体または化合物半導体が用いられていてもよい。また、基板３０は、半導体基板に代えて、ガラスを含む材料によって形成された絶縁基板、またはアルミナ等のセラミックスを含む材料によって形成された絶縁基板が用いられていてもよい。
　ワイドバンドギャップ半導体は、２．０ｅＶ以上のバンドギャップを有する半導体基板である。ワイドバンドギャップ半導体は、ＳｉＣ（炭化シリコン）であってもよい。化合物半導体は、ＩＩＩ－Ｖ族化合物半導体であってもよい。化合物半導体は、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）、ＧａＮ（窒化ガリウム）、およびＧａＡｓ（ヒ化ガリウム）のうち少なくとも１つを含んでもよい。
　素子絶縁層４０は、Ｚ方向において互いに反対側を向く素子表面４１および素子裏面４２を有する。素子裏面４２は、基板３０と接している。素子表面４１は、Ｚ方向において基板３０とは反対側の面である。ここで、第１実施形態では、Ｚ方向は「素子絶縁層の厚さ方向」に対応している。このため、平面視は「素子絶縁層の厚さ方向から視て」を意味する。
　素子絶縁層４０上には、パッシベーション膜４３が設けられている。
　図８に示すように、パッシベーション膜４３は、素子絶縁層４０の素子表面４１上に形成されている。パッシベーション膜４３は、第１チップ１４の表面保護膜であり、たとえばＳｉＮを含む材料によって形成されている。なお、パッシベーション膜４３を構成する材料は任意に変更可能であり、たとえばＳｉＯ２を含む材料によって形成されていてもよい。また、パッシベーション膜４３は、複数の膜の積層構造であってもよく、たとえばＳｉＮを含む材料によって形成された膜とＳｉＯ２を含む材料によって形成された膜との積層構造であってもよい。
　素子絶縁層４０は、基板３０上に設けられた基板側絶縁層５０と、基板側絶縁層５０上に積層された表面側絶縁層６０と、を含む。
　基板側絶縁層５０は、たとえば第１チップ１４の絶縁耐圧を向上させるための絶縁層である。基板側絶縁層５０は、素子絶縁層４０の素子裏面４２を含む絶縁層である。つまり、基板側絶縁層５０は、基板３０に接している。
　基板側絶縁層５０は、複数のエッチングストッパ膜５１と、複数のエッチングストッパ膜５１上に形成された層間絶縁膜５２と、を有する。複数のエッチングストッパ膜５１と複数の層間絶縁膜５２は、Ｚ方向において１つずつ交互に積層されている。
　エッチングストッパ膜５１は、ＳｉＮ（窒化シリコン）、ＳｉＣ、ＳｉＣＮ（窒素添加炭化シリコン）等を含む材料によって形成されている。第１実施形態では、エッチングストッパ膜５１は、ＳｉＮを含む材料によって形成されている。
　層間絶縁膜５２は、ＳｉＯ２（酸化シリコン）を含む材料によって形成された酸化膜である。層間絶縁膜５２の膜厚は、エッチングストッパ膜５１の膜厚よりも厚い。エッチングストッパ膜５１は、５０ｎｍ以上１０００ｎｍ未満の厚さを有する。層間絶縁膜５２は、５００ｎｍ以上５０００ｎｍ以下の厚さを有する。第１実施形態では、エッチングストッパ膜５１は３００ｎｍ程度の厚さを有し、層間絶縁膜５２は２０００ｎｍ程度の厚さを有する。なお、図面の見やすさの観点から、図面におけるエッチングストッパ膜５１の膜厚と層間絶縁膜５２の膜厚との比率は、実際のエッチングストッパ膜５１の膜厚と層間絶縁膜５２の膜厚との比率とは異なる。
　図８～図１１に示すように、素子絶縁層４０には、複数の半導体抵抗層２０が設けられている。第１実施形態では、複数の半導体抵抗層２０は、基板側絶縁層５０上に設けられている。複数の半導体抵抗層２０は、表面側絶縁層６０によって覆われている。このため、複数の半導体抵抗層２０は、素子絶縁層４０に埋め込まれているともいえる。このように、第１チップ１４は、基板側絶縁層５０上に設けられた半導体抵抗層２０と、半導体抵抗層２０を覆う表面側絶縁層６０と、をさらに備えるともいえる。
　基板側絶縁層５０上に設けられた複数の半導体抵抗層２０は、Ｚ方向において互いに同じ位置に配置されている。各半導体抵抗層２０は、基板側絶縁層５０よりも素子表面４１寄りに基板側絶縁層５０から離隔して配置されている。各半導体抵抗層２０と基板側絶縁層５０とのＺ方向の間には、表面側絶縁層６０の一部が介在している。このため、各半導体抵抗層２０は、表面側絶縁層６０に埋め込まれているともいえる。
　半導体抵抗層２０は、Ｚ方向を厚さ方向とする平板状に形成されている。半導体抵抗層２０の厚さは、半導体抵抗層２０の幅（Ｘ方向の長さ）よりも薄い。半導体抵抗層２０の厚さは、たとえば１ｎｍ以上１００ｎｍ以下である。第１実施形態では、半導体抵抗層２０の厚さは、２．５ｎｍ程度である。半導体抵抗層２０は、たとえばＣｒＳｉ（クロムシリコン）を含む材料によって形成されている。このため、半導体抵抗層２０は、層間絶縁膜５２よりも薄い厚さを有するといえる。半導体抵抗層２０は、エッチングストッパ膜５１よりも薄い厚さを有してもよい。
　図９および図１０に示すように、配線層７０は、素子絶縁層４０に設けられている。より詳細には、各第１配線層７１および各第２配線層７２は、素子絶縁層４０に設けられている。一例では、各第１配線層７１および各第２配線層７２は、表面側絶縁層６０に設けられている。
　第２配線層７２は、Ｚ方向において、第１配線層７１とは異なる位置に設けられている。一例では、第２配線層７２は、基板側絶縁層５０上に設けられている。第１実施形態では、第２配線層７２は、基板側絶縁層５０と接している。より詳細には、第２配線層７２Ａは、基板側絶縁層５０のうち最上層の層間絶縁膜５２と接している。第１配線層７１は、基板側絶縁層５０からＺ方向に離隔して配置されている。つまり、第１配線層７１は、第２配線層７２よりも素子絶縁層４０の素子表面４１寄りに配置されている。
　第２配線層７２は、Ｚ方向において、各半導体抵抗層２０とは異なる位置に設けられている。換言すると、各半導体抵抗層２０は、Ｚ方向において、第２配線層７２とは異なる位置に設けられている。第１実施形態では、第２配線層７２は、Ｚ方向において、各半導体抵抗層２０よりも基板３０（図４参照）寄りに配置されている。このため、各半導体抵抗層２０は、基板側絶縁層５０からＺ方向に離隔して配置されている。第２配線層７２は、各半導体抵抗層２０に対してＺ方向に離隔して配置されている。第２配線層７２Ａと各半導体抵抗層２０とのＺ方向の間には、表面側絶縁層６０の一部が介在している。
　第１配線層７１は、Ｚ方向において、半導体抵抗層２０に対して基板３０とは反対側に配置されている。第１配線層７１は、Ｚ方向において、半導体抵抗層２０よりも素子絶縁層４０の素子表面４１寄りに配置されている。第１実施形態では、第１配線層７１は、Ｚ方向において、半導体抵抗層２０に対して第２配線層７２とは反対側に配置されている。換言すると、第２配線層７２は、半導体抵抗層２０に対して第１配線層７１とは反対側に配置されている。第２配線層７２は、Ｚ方向において半導体抵抗層２０よりも基板３０寄りに配置されているともいえる。
　Ｚ方向における第１配線層７１と半導体抵抗層２０との間の第１距離Ｄ１は、Ｚ方向における第２配線層７２と半導体抵抗層２０との間の第２距離Ｄ２よりも小さい。一例では、第１距離Ｄ１は第２距離Ｄ２の１／２以下である。このように、第１配線層７１は、Ｚ方向において第２配線層７２よりも半導体抵抗層２０の近くに配置されているといえる。第１配線層７１と半導体抵抗層２０とのＺ方向の間には、表面側絶縁層６０の一部が介在している。第１配線層７１と第２配線層７２とのＺ方向の間には、表面側絶縁層６０の一部が介在している。
　第２配線層７２の厚さは、半導体抵抗層２０の厚さよりも厚い。一方、第２配線層７２の厚さは、層間絶縁膜５２の厚さよりも薄い。複数の第２配線層７２の厚さは、互いに同じである。このため、第２配線層７２Ａの厚さと第２配線層７２Ｂの厚さとは互いに同じである。
　第１配線層７１は、Ｚ方向を厚さ方向とする平板状に形成されている。複数の第１配線層７１の厚さは、互いに同じである。第１配線層７１の厚さは、第１配線層７１の幅（平面視で第１配線層７１が延びる方向と直交する方向の長さ）よりも薄い。一例では、第１配線層７１の厚さは、半導体抵抗層２０の厚さよりも厚い。第１配線層７１の厚さは、層間絶縁膜５２の厚さよりも厚い。第１配線層７１は、第１距離Ｄ１よりも厚い厚さを有する。一例では、第１配線層７１は、第１距離Ｄ１の２倍以上の厚さを有する。一例では、第１配線層７１は、第２距離Ｄ２よりも厚い厚さを有してもよい。
　第１配線層７１は、第２配線層７２よりも厚い厚さを有する。一例では、第１配線層７１の厚さは、第２配線層７２の厚さの２倍以上である。一例では、第１配線層７１の厚さは、第２配線層７２の厚さの３倍以上である。一例では、第１配線層７１の厚さは、第２配線層７２の厚さの４倍以上である。
　なお、第１配線層７１の厚さは任意に変更可能である。一例では、第１配線層７１の厚さは、第１距離Ｄ１以下であってもよい。また一例では、第１配線層７１の厚さは、第２配線層７２の厚さ以下であってもよい。
　図９に示すように、端子Ｐ１は、素子絶縁層４０に設けられている。なお、図９では図示していないが、端子Ｐ２～Ｐ５（図６および図７参照）も素子絶縁層４０に設けられている。一例では、端子Ｐ１～Ｐ５は、表面側絶縁層６０に設けられている。端子Ｐ１～Ｐ５は、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、Ｔａ（タンタル）、ＴａＮ（窒化タンタル）、Ａｕ（金）、Ａｇ（銀）、Ｃｕ（銅）、Ａｌ（アルミニウム）、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）、およびＷ（タングステン）のうち１つまたは複数が適宜選択される。第１実施形態では、端子Ｐ１～Ｐ５は、Ａｌを含む材料によって形成されている。
　端子Ｐ１は、表面側絶縁層６０およびパッシベーション膜４３の双方によって覆われている。一方、表面側絶縁層６０およびパッシベーション膜４３は、端子Ｐ１を露出する開口部４３Ｘ，６０Ｘを有する。なお、表面側絶縁層６０およびパッシベーション膜４３は、端子Ｐ２～Ｐ５（図６および図７参照）を露出する開口部４３Ｘ，６０Ｘを有する。このため、図４、図６、および図７に示す端子Ｐ１～Ｐ５は、ワイヤＷ１～Ｗ５（図１参照）を接続するための露出面を含む。このように、端子Ｐ１～Ｐ５は、電極パッドを構成している。
　［第１配線層および第２配線層の詳細な構成］
　図４～図１１を参照して、第１配線層７１、特に第１配線層７１Ａ，７１Ｆ，７１Ｇの構成と、第２配線層７２の構成とについて説明する。
　図９に示すように、第２配線層７２Ａの端部配線層７２ＥＡは、平面視において半導体抵抗層２０と重なる第２重なり部７５ＥＡと、平面視において半導体抵抗層２０からはみ出す第２はみ出し部７６ＥＡと、を含む。
　図４に示すように、平面視において、第２重なり部７５ＥＡは、半導体抵抗層２０Ｅ１と、Ｙ方向に隣り合う６つの半導体抵抗層２０の各々と重なるように形成されている。平面視において、第２重なり部７５ＥＡは、半導体抵抗層２０Ｅ１およびＹ方向に隣り合う６つの半導体抵抗層２０の各々の第１抵抗端部ＲＥ１と重なっている。図９の例においては、第２重なり部７５ＥＡは、端部配線層７２ＥＡのＸ方向の両端部のうち半導体抵抗層２０に近い方の端部を構成している。
　図９に示すように、複数のビア８０は、平面視において第２重なり部７５ＥＡと、Ｙ方向に隣り合う６つの半導体抵抗層２０の第１抵抗端部ＲＥ１との双方と重なる位置に設けられている。複数のビア８０は、第２重なり部７５ＥＡと第１抵抗端部ＲＥ１との双方に接している。
　第２はみ出し部７６ＥＡは、平面視において第２重なり部７５ＥＡから半導体抵抗層２０から離れるようにＸ方向に沿って延びている。第２はみ出し部７６ＥＡは、平面視において、第１配線層７１Ａの端子構成部７１ＡＢと重なるように形成されている。
　第１配線層７１Ａの端子構成部７１ＡＢは、平面視において端部配線層７２ＥＡと重なる第１重なり部７３ＢＡと、平面視において端部配線層７２ＥＡからはみ出す第１はみ出し部７４ＢＡと、を含む。
　第１重なり部７３ＢＡは、平面視において第２配線層７２Ａのうち端部配線層７２ＥＡと重なっている。より詳細には、第１重なり部７３ＢＡは、平面視において端部配線層７２ＥＡのＸ方向の両端部のうち端子Ｐ１に近い方の第１端部と重なっている。第１重なり部７３ＢＡは、平面視において端部配線層７２ＥＡの第１端部のＹ方向の全体にわたり重なっている。このため、第１重なり部７３ＢＡは、端部配線層７２ＥＡの第１端部のＹ方向の全体を覆っているともいえる。
　第１はみ出し部７４ＢＡは、平面視において第１重なり部７３ＢＡから半導体抵抗層２０から離れる方向に延びている。
　複数のビア８１は、平面視において端部配線層７２ＥＡの第１端部と第１重なり部７３ＢＡとの双方と重なる位置に設けられている。複数のビア８１は、端部配線層７２ＥＡの第１端部と第１重なり部７３ＢＡとの双方に接している。
　図５および図９に示すように、第２配線層７２Ｂの端部配線層７２ＥＢは、平面視において半導体抵抗層２０と重なる第２重なり部７５ＥＢと、平面視において半導体抵抗層２０からはみ出す第２はみ出し部７６ＥＢと、を含む。
　図９に示すように、平面視において、第２重なり部７５ＥＢは、Ｙ方向に隣り合う２つの半導体抵抗層２０の双方と重なるように形成されている。平面視において、第２重なり部７５ＥＢは、Ｙ方向に隣り合う７つの半導体抵抗層２０の第２抵抗端部ＲＥ２と重なっている。図９の例においては、第２重なり部７５ＥＢは、第２配線層７２ＢのＸ方向の両端部のうち半導体抵抗層２０に近い方の端部を構成している。第２はみ出し部７６ＥＢは、平面視において第２重なり部７５ＥＢから半導体抵抗層２０に離れるようにＸ方向に沿って延びている。
　第１配線層７１Ａの配線カバー部７１ＡＣは、平面視において端部配線層７２ＥＡと重なる第１重なり部７３ＣＡと、平面視において端部配線層７２ＥＢからはみ出す第１はみ出し部７４ＣＡと、を含む。
　第１重なり部７３ＣＡは、平面視において第２配線層７２Ｂのうち端部配線層７２ＥＢと重なっている。より詳細には、第１重なり部７３ＣＡは、平面視において端部配線層７２ＥＢのＸ方向の両端部のうち半導体抵抗層２０から遠い方の第１端部と重なっている。第１重なり部７３ＣＡは、平面視において端部配線層７２ＥＢの第１端部のＹ方向の全体にわたり重なっている。このため、第１重なり部７３ＣＡは、端部配線層７２ＥＢの第１端部のＹ方向の全体を覆っているともいえる。
　第１はみ出し部７４ＣＡは、平面視において第１重なり部７３ＣＡから半導体抵抗層２０から離れる方向に延びている。第１はみ出し部７４ＣＡのはみ出し長さは、第１距離Ｄ１よりも長い。一例では、第１はみ出し部７４ＣＡのはみ出し長さは、１μｍ以上１０μｍ以下である。第１はみ出し部７４ＣＡのはみ出し長さは、第１はみ出し部７４ＢＡのはみ出し長さよりも短い。
　ここで、第１はみ出し部７４ＣＡのはみ出し長さは、平面視において、端部配線層７２ＥＢのＸ方向の両端部のうち半導体抵抗層２０から遠い方の端面と、配線カバー部７１ＡＣのＸ方向の両端部のうち半導体抵抗層２０から遠い方の端面とのＸ方向の間の距離によって定義できる。なお、第１はみ出し部７４ＣＡのはみ出し長さは任意に変更可能である。一例では、第１はみ出し部７４ＣＡのはみ出し長さは１０μｍよりも長くてもよい。また一例では、第１はみ出し部７４ＣＡのはみ出し長さは第１距離Ｄ１以下であってもよい。
　複数のビア８１は、平面視において端部配線層７２ＥＢの第１端部と第１配線層７１Ａの第１重なり部７３ＣＡとの双方と重なる位置に設けられている。複数のビア８１は、端部配線層７２ＥＢの第１端部と第１重なり部７３ＣＡとの双方に接している。
　図４および図１０に示すように、第１配線層７１Ｆは、平面視において第２配線層７２ＰＡと重なる第１重なり部７３Ｆと、平面視において第２配線層７２ＰＡからはみ出す第１はみ出し部７４Ｆと、を含む。第１配線層７１Ｆに対応する第２配線層７２Ａは、平面視において半導体抵抗層２０と重なる第２重なり部７５Ａと、平面視において半導体抵抗層２０からはみ出す第２はみ出し部７６Ａと、を含む。
　第１重なり部７３Ｆは、平面視において第２配線層７２ＰＡのＸ方向の両端部のうち端子Ｐ１に近い方の第１端部と重なっている。図４に示すように、第１重なり部７３Ｆは、Ｙ方向に隣り合う３つの第２配線層７２ＰＡのうちＹ方向の中央の第２配線層７２ＰＡの第１端部のＹ方向の全体にわたり重なっている。第１重なり部７３Ｆは、Ｙ方向に隣り合う３つの第２配線層７２ＰＡのうちＹ方向の両端の第２配線層７２ＰＡの第１端部の一部と重なっている。
　第１はみ出し部７４Ｆは、平面視において第１重なり部７３Ｆから第２配線層７２ＰＡから離れる方向に延びている。第１はみ出し部７４Ｆのはみ出し長さは、第１距離Ｄ１（図９参照）よりも長い。一例では、第１はみ出し部７４Ｆのはみ出し長さは、１μｍ以上１０μｍ以下である。第１はみ出し部７４Ｆのはみ出し長さは、第１はみ出し部７４ＢＡ（図９参照）のはみ出し長さよりも短い。
　ここで、第１はみ出し部７４Ｆのはみ出し長さは、平面視において、第２配線層７２ＰＡのＸ方向の両端部のうち端子Ｐ１に近い方の端面と、第１配線層７１ＦのＸ方向の両端部のうち半導体抵抗層２０から遠い方の端面とのＸ方向の間の距離によって定義できる。なお、第１はみ出し部７４Ｆのはみ出し長さは任意に変更可能である。一例では、第１はみ出し部７４Ｆのはみ出し長さは１０μｍよりも長くてもよい。また一例では、第１はみ出し部７４Ｆのはみ出し長さは第１距離Ｄ１以下であってもよい。
　複数のビア８１は、平面視において第２配線層７２ＰＡと第１配線層７１Ｆの第１重なり部７３Ｆとの双方と重なる位置に設けられている。複数のビア８１は、第２配線層７２ＰＡと第１重なり部７３Ｆとの双方に接している。
　図５および図１０に示すように、第１配線層７１Ｇは、平面視において第２配線層７２ＰＢと重なる第１重なり部７３Ｇと、平面視において第２配線層７２Ｂからはみ出す第１はみ出し部７４Ｇと、を含む。第１配線層７１Ｇに対応する第２配線層７２ＰＢは、平面視において半導体抵抗層２０と重なる第２重なり部７５Ｂと、平面視において半導体抵抗層２０からはみ出す第２はみ出し部７６Ｂと、を含む。第１配線層７１Ｇの構成および複数のビア８０との接続構造は、第１配線層７１Ｆと同様であるため、その詳細な説明を省略する。また、第１配線層７１Ｇに対応する第２配線層７２ＰＢの構成および複数のビア８１との接続構造は、第１配線層７１Ｆに対応する第２配線層７２ＰＡの構成および複数のビア８１との接続構造と同様であるため、その詳細な説明を省略する。
　図６に示すように、第１配線層７１Ｂは、第１配線層７１Ａと同様に、平面視において端部配線層７２ＥＡと重なる第１重なり部７３Ｂと、平面視において端部配線層７２ＥＡからはみ出す第１はみ出し部７４Ｂと、を含む。端部配線層７２ＥＡは、第１配線層７１Ａに対応する端部配線層７２ＥＡと同様に、平面視において半導体抵抗層２０と重なる第２重なり部７５ＥＡと、平面視において半導体抵抗層２０からはみ出す第２はみ出し部７６ＥＡと、を含む。第１重なり部７３Ｂ、第１はみ出し部７４Ｂ、第２重なり部７５ＥＡ、および第２はみ出し部７６ＥＡの配置態様および接続構造は、第１配線層７１Ａと同様であるため、その詳細な説明を省略する。
　図７に示すように、第１配線層７１Ｃは、平面視において第２配線層７２ＰＡと重なる第１重なり部７３Ｃと、平面視において第２配線層７２ＰＡからはみ出す第１はみ出し部７４Ｃと、を含む。第１配線層７１Ｃに対応する第２配線層７２ＰＡは、平面視において半導体抵抗層２０と重なる第２重なり部７５Ａと、平面視において半導体抵抗層２０からはみ出す第２はみ出し部７６Ａと、を含む。第１重なり部７３Ｃ、第１はみ出し部７４Ｃ、第２重なり部７５Ａ、および第２はみ出し部７６Ａの配置態様および接続構造は、第１配線層７１Ａと同様であるため、その詳細な説明を省略する。
　第１配線層７１Ｄは、平面視において第２配線層７２ＰＡと重なる第１重なり部７３Ｄと、平面視において第２配線層７２ＰＡからはみ出す第１はみ出し部７４Ｄと、を含む。第１配線層７１Ｄに対応する第２配線層７２ＰＡは、平面視において半導体抵抗層２０と重なる第２重なり部７５Ａと、平面視において半導体抵抗層２０からはみ出す第２はみ出し部７６Ａと、を含む。第１重なり部７３Ｄ、第１はみ出し部７４Ｄ、第２重なり部７５Ａ、および第２はみ出し部７６Ａの配置態様および接続構造は、第１配線層７１Ａと同様であるため、その詳細な説明を省略する。
　第１配線層７１Ｅは、平面視において第２配線層７２ＰＡと重なる第１重なり部７３Ｅと、平面視において第２配線層７２ＰＡからはみ出す第１はみ出し部７４Ｅと、を含む。第１配線層７１Ｅに対応する第２配線層７２ＰＡは、平面視において半導体抵抗層２０と重なる第２重なり部７５Ａと、平面視において半導体抵抗層２０からはみ出す第２はみ出し部７６Ａと、を含む。第１重なり部７３Ｅ、第１はみ出し部７４Ｅ、第２重なり部７５Ａ、および第２はみ出し部７６Ａの配置態様および接続構造は、第１配線層７１Ａと同様であるため、その詳細な説明を省略する。
　［第１チップの製造方法］
　図１１～図１８を参照して、第１チップ１４の製造方法の一例について説明する。
　第１チップ１４の製造方法は、基板８３０を用意する工程と、基板８３０上に基板側絶縁層８５０を形成する工程と、第２配線層７２を形成する工程と、第１表面側絶縁層８６１を形成する工程と、ビア８０を形成する工程と、半導体抵抗層２０を形成する工程と、第２表面側絶縁層８６２を形成する工程と、ビア８１を形成する工程と、第１配線層７１および端子Ｐ１～Ｐ５を形成する工程と、第３表面側絶縁層８６３を形成する工程と、パッシベーション膜８４３を形成する工程と、個片化する工程と、を主に備える。
　図１１に示すように、基板３０を用意する工程では、たとえばＳｉ基板である基板８３０が用意される。基板８３０は、基板３０を構成する部品であり、たとえば半導体ウエハである。ここで、基板８３０は、複数の基板３０を含むように構成されている。
　続いて、基板３０上に基板側絶縁層８５０を形成する工程が実施される。この工程では、たとえばＣＶＤ（chemical vapor deposition：化学気相蒸着法）によって、基板３０上に基板側絶縁層８５０が形成される。より詳細には、たとえばＣＶＤによってエッチングストッパ膜８５１と層間絶縁膜８５２とが交互に積層するように形成される。基板側絶縁層８５０は、基板側絶縁層５０を構成する絶縁層である。
　図１２に示すように、第２配線層７２を形成する工程では、基板側絶縁層８５０を形成する工程の後に実施される。第２配線層７２を形成する工程では、まずたとえばスパッタ法によって基板側絶縁層８５０上に第２配線層７２の材料膜であるメタル膜（図示略）が形成される。メタル膜は、たとえばＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち１つまたは複数が適宜選択される。続いて、たとえばリソグラフィおよびエッチングによってメタル膜をパターニングすることによって第２配線層７２が形成される。
　図１３に示すように、第１表面側絶縁層８６１を形成する工程では、たとえばＣＶＤによって第２配線層７２を覆うように基板側絶縁層８５０上に第１表面側絶縁層８６１が形成される。第１表面側絶縁層８６１は、表面側絶縁層６０の一部を構成する絶縁層である。第１表面側絶縁層８６１は、たとえばＳｉＯ２を含む材料によって形成されている。
　続いて、ビア８０を形成する工程では、まずたとえばエッチングによってビア用開口部が形成される。ビア用開口部は、第１表面側絶縁層８６１をＺ方向に貫通するとともに、第２配線層７２を露出している。続いて、たとえばスパッタ法によってビア用開口部内に金属材料が充填される。金属材料は、たとえばＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち１つまたは複数が適宜選択される。これにより、ビア８０が形成される。
　図１４に示すように、半導体抵抗層２０を形成する工程では、第１表面側絶縁層８６１上に半導体抵抗層２０の材料膜である抵抗材料膜が形成される。抵抗材料膜は、第１表面側絶縁層８６１の全体にわたり形成される。続いて、たとえばリソグラフィおよびエッチングによって抵抗材料膜がパターニングされることによって半導体抵抗層２０が形成される。これにより、ビア８０の上端が半導体抵抗層２０に接続される。
　図１５に示すように、第２表面側絶縁層８６２を形成する工程では、たとえばＣＶＤによって半導体抵抗層２０を覆うように第１表面側絶縁層８６１上に第２表面側絶縁層８６２が形成される。第２表面側絶縁層８６２は、表面側絶縁層６０の一部を構成する絶縁層である。第２表面側絶縁層８６２は、たとえばＳｉＯ２を含む材料によって形成されている。なお、図１５では、図面の理解を容易にするため、第１表面側絶縁層８６１と第２表面側絶縁層８６２との界面を示している。
　続いて、ビア８１を形成する工程では、まずたとえばエッチングによってビア用開口部が形成される。ビア用開口部は、第１表面側絶縁層８６１および第２表面側絶縁層８６２の双方をＺ方向に貫通するとともに、第２配線層７２を露出している。続いて、たとえばスパッタ法によってビア用開口部内に金属材料が充填される。金属材料は、たとえばＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち１つまたは複数が適宜選択される。これにより、ビア８１が形成される。
　図１６に示すように、第１配線層７１および端子Ｐ１～Ｐ５（図１６では端子Ｐ１のみを図示）を形成する工程では、まずたとえばスパッタ法によって第２表面側絶縁層８６２上に第１配線層７１および端子Ｐ１～Ｐ５の材料膜であるメタル膜（図示略）が形成される。メタル膜は、たとえばＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち１つまたは複数が適宜選択される。続いて、たとえばリソグラフィおよびエッチングによってメタル膜をパターニングすることによって第１配線層７１および端子Ｐ１～Ｐ５が形成される。このように、端子Ｐ１～Ｐ５は第１配線層７１に含まれるため、第１配線層７１および端子Ｐ１～Ｐ５は同一の工程で形成される。
　図１７に示すように、第３表面側絶縁層８６３を形成する工程では、たとえばＣＶＤによって第１配線層７１および端子Ｐ１～Ｐ５を覆うように第２表面側絶縁層８６２上に第３表面側絶縁層８６３が形成される。第３表面側絶縁層８６３は、表面側絶縁層６０の一部を構成する絶縁層である。第３表面側絶縁層８６３は、たとえばＳｉＯ２を含む材料によって形成されている。なお、図１７では、図面の理解を容易にするため、第２表面側絶縁層８６２と第３表面側絶縁層８６３との界面を示している。以上の工程を経て、表面側絶縁層６０を構成する表面側絶縁層８６０が形成される。
　続いて、たとえばエッチングによって、第３表面側絶縁層８６３のうち端子Ｐ１～Ｐ５を覆う部分の一部が除去される。つまり、端子Ｐ１～Ｐ５の一部は、第３表面側絶縁層８６３から露出する。表面側絶縁層８６０には、端子Ｐ１～Ｐ５を露出する開口部８６０Ｘが形成されるともいえる。図１７では、端子Ｐ１を露出する開口部８６０Ｘが示されている。開口部８６０Ｘは、開口部６０Ｘに対応する。
　図１８に示すように、パッシベーション膜８４３を形成する工程では、まずたとえば第３表面側絶縁層８６３上および端子Ｐ１～Ｐ５上にパッシベーション膜８４３の材料膜であるパッシベーション材料膜が形成される。続いて、たとえばエッチングによってパッシベーション材料膜のうち端子Ｐ１～Ｐ５を覆う部分の一部が除去される。つまり、端子Ｐ１～Ｐ５の一部は、パッシベーション材料膜から露出する。パッシベーション膜８４３には、端子Ｐ１～Ｐ５を露出する開口部８４３Ｘが形成されるともいえる。これにより、パッシベーション膜８４３が形成される。パッシベーション膜８４３は、パッシベーション膜４３を構成する膜であり、たとえばＳｉＮを含む材料によって形成されている。なお、図１８では、端子Ｐ１を露出する開口部８４３Ｘが示されている。開口部８４３Ｘは、開口部４３Ｘに対応する。
　続いて、個片化する工程では、たとえばダイシングブレードを用いて図１８の切断線ＣＬに沿ってパッシベーション膜８４３、第１～第３表面側絶縁層８６１～８６３、基板側絶縁層８５０、および基板８３０が切断される。これにより、パッシベーション膜４３、表面側絶縁層６０、素子絶縁層４０、および基板３０が形成される。以上の工程を経て、第１チップ１４が製造される。
　［作用］
　図１９～図２２を参照して、第１実施形態の作用について説明する。
　図１９は、第１実施形態の第１配線層７１、第２配線層７２、ビア８０，８１、および半導体抵抗層２０をモデル化した電界強度のシミュレーション結果である。図２０は、第１比較例の構造をモデル化した電界強度のシミュレーション結果である。図２１は、第２比較例の構造をモデル化した電界強度のシミュレーション結果である。なお、図１９～図２１のドットの濃淡によって電界強度の強弱を示している。つまり、図１９～図２１のドットが濃くなるにつれて電界強度が高いことを示している。
　図２０に示す第１比較例は、第１実施形態から第１配線層７１およびビア８１を省略した構成である。第１比較例においては、第２配線層７２のＸ方向の第１端部Ｃ１および第２端部Ｃ２の各々のコーナ部分において電界集中が生じていることが分かる。特に、第２配線層７２の第１端部Ｃ１のコーナ部分における電界集中が顕著に生じていることが分かる。ここで、第２配線層７２の第１端部Ｃ１は、第２配線層７２のＸ方向の両端部のうち半導体抵抗層２０とはＸ方向において反対側の端部である。第２配線層７２の第２端部Ｃ２は、第２配線層７２のＸ方向の両端部のうち半導体抵抗層２０が延びる方向の端部である。
　このような第１端部Ｃ１における電界集中の原因としては、実線で示す等電位線が第２配線層７２の第１端部Ｃ１から半導体抵抗層２０の上方に回り込むことによって、第１端部Ｃ１におけるコーナ部分において等電位線が急激に曲がることに起因して等電位線の間隔が狭くなることが考えられる。
　第２配線層７２の第１端部Ｃ１における電界集中を避けるため、図２１に示すように、第２比較例のように半導体抵抗層２０が第２配線層７２よりもＸ方向に突出した突出部２０Ｐを含む構成が考えられる。つまり、平面視において、半導体抵抗層２０は、第２配線層７２からＸ方向の第２端部Ｃ２側とは反対側にはみ出すはみ出し部を含む。突出部２０Ｐによって、第２配線層７２の第１端部Ｃ１における等電位線の曲がりが緩やかになるため、当該第１端部Ｃ１における電界集中は緩和される。
　しかし、半導体抵抗層２０は薄いため、突出部２０Ｐの先端部において等電位線の回り込みが発生する。これにより、突出部２０Ｐの先端部において等電位線が急激に曲がることに起因して等電位線の間隔が狭くなる、すなわち電界集中が生じている。
　上述の第１比較例および第２比較例に対して、図１９に示すように、第１実施形態では、第１配線層７１が平面視において第２配線層７２からＸ方向にはみ出すように設けられている。第１配線層７１の厚さは半導体抵抗層２０および第２配線層７２の厚さよりも厚い。これにより、第１配線層７１によって第２配線層７２の第１端部Ｃ１における等電位線の曲がりが緩やかになるため、当該第１端部Ｃ１における電界集中は緩和される。そして、第１配線層７１が厚いため、等電位線が第１配線層７１を回り込んだとしても等電位線の曲がりが緩やかになる。これにより、第１配線層７１における電界集中の発生を抑制できる。
　図２２は、第１はみ出し長さと電界強度との関係を示したグラフである。第１はみ出し長さは、第１配線層７１が平面視において第２配線層７２からＸ方向にはみ出す長さである。図２２は、第１はみ出し長さが１μｍから１０μｍまで変化させた場合の電界強度を示している。また、「無し」は、第１比較例であり、第１配線層７１が省略された構成である。図２２における一点鎖線のグラフは第２配線層７２における電界強度を示し、実線のグラフは第１配線層７１における電界強度を示す。
　図２２の実線のグラフに示すように、第１比較例は第１配線層７１を備えていないため、第１配線層７１における電界強度は「０」である。一方、一点鎖線のグラフに示すように、第１比較例では、第２配線層７２における電界強度が大きくなっている。
　図２２の一点鎖線のグラフに示すように、第１実施形態では、第１配線層７１の第１はみ出し長さを１μｍとすることによって、第２配線層７２における電界強度が第１比較例よりも小さくなる。そして、図２２の一点鎖線のグラフに示すように、第１はみ出し長さを長くするにつれて第２配線層７２における電界強度が小さくなる。
　一方、図２２の実線のグラフに示すように、第１はみ出し長さが１μｍから４μｍまでの範囲で第１はみ出し長さが長くなるにつれて第１配線層７１における電界強度が大きくなるが、第１配線層７１における電界強度は、第１比較例の第２配線層７２における電界強度よりも小さい。また、第１はみ出し長さが４μｍから１０μｍの範囲で第１はみ出し長さが長くなるにつれて第１配線層７１における電界強度が小さくなる。このように、第１はみ出し長さが１μｍ以上１０μｍ以下の範囲において第１比較例よりも第２配線層７２における電界強度が小さくなることが分かる。
　［効果］
　第１実施形態の半導体モジュール１０によれば、以下の効果が得られる。
　（１－１）半導体装置である第１チップ１４は、基板３０と、基板３０上に設けられた素子絶縁層４０と、素子絶縁層４０に設けられた配線層７０と、を備える。配線層７０は、第１配線層７１Ｆと、Ｚ方向において第１配線層７１Ｆとは異なる位置に設けられ、第１配線層７１Ｆに電気的に接続された第２配線層７２ＰＡと、を含む。第１配線層７１Ｆは、平面視において第２配線層７２ＰＡと重なる第１重なり部７３Ｆと、平面視において第２配線層７２ＰＡからはみ出す第１はみ出し部７４Ｆと、を含む。
　この構成によれば、第１はみ出し部７４Ｆによって第２配線層７２ＰＡにおける等電位線の回り込みに起因する等電位線の急激な曲がりが緩和される。したがって、第２配線層７２ＰＡにおける電界集中を緩和できる。なお、第１配線層７１Ａ～７１Ｅ，７１Ｇについても同様に、第２配線層７２ＰＡ（端部配線層７２ＥＡ）における電界集中を緩和できる。
　（１－２）第１配線層７１は、第２配線層７２よりも厚い厚さを有する。
　この構成によれば、第２配線層７２および第１配線層７１を介して等電位線が回り込みにくくなるため、等電位線の急激な曲がりが緩和される。したがって、第２配線層７２における電界集中および第１配線層７１における電界集中の両方を緩和できる。
　（１－３）第１配線層７１は、Ｚ方向において半導体抵抗層２０に対して基板３０とは反対側に配置されている。第２配線層７２は、Ｚ方向において半導体抵抗層２０よりも基板３０寄りに配置されている。Ｚ方向における第１配線層７１と半導体抵抗層２０との間の第１距離Ｄ１は、Ｚ方向における第２配線層７２と半導体抵抗層２０との間の第２距離Ｄ２よりも小さい。
　この構成によれば、第１配線層７１がＺ方向において半導体抵抗層２０に近づくことによって、第２配線層７２の下方の等電位線が第１配線層７１の第１はみ出し部を介して第１配線層７１に回り込む。このため、等電位線の急激な曲がりが緩和されるため、第２配線層７２における電界集中を緩和できる。
　（１－４）第１配線層７１Ｆの第１はみ出し部７４Ｆのはみ出し長さは、第１距離Ｄ１よりも長い。
　この構成によれば、第１比較例のような第１配線層７１を備えていない構成と比較して、第２配線層７２における電界集中を小さくできる。なお、第１配線層７１Ｇの第１はみ出し部７４Ｇの第１はみ出し長さも第１距離Ｄ１よりも長くすることによって同様の効果が得られる。
　（１－５）第１配線層７１Ｆの第１はみ出し部７４Ｆのはみ出し長さは、１μｍ以上１０μｍ以下である。
　この構成によれば、第１比較例のような第１配線層７１を備えていない構成と比較して、第２配線層７２における電界集中を小さくできる。なお、第１配線層７１Ｇの第１はみ出し部７４Ｇの第１はみ出し長さも１μｍ以上１０μｍ以下とすることによって同様の効果が得られる。
　（１－６）第１配線層７１は、第１距離Ｄ１よりも厚い厚さを有する。
　この構成によれば、第１配線層７１に等電位線が回り込みにくくなるため、第２配線層７２における電界集中を緩和できる。
　（１－７）第１配線層７１は、Ｚ方向において電極パッドを構成する端子Ｐ１～Ｐ５と同じ位置に配置されている。
　この構成によれば、第１配線層７１と端子Ｐ１～Ｐ５とを同じ工程で形成することができるため、第１チップ１４の製造工程を簡略化できる。したがって、第１チップ１４を容易に製造することができる。
　＜第２実施形態＞
　図２３を参照して、第２実施形態の半導体モジュール１０について説明する。第２実施形態の半導体モジュール１０は、第１実施形態の半導体モジュール１０と比較して、半導体抵抗層２０と第２配線層７２との位置関係が主に異なる。以下の説明では、第１実施形態と異なる点を詳細に説明し、第１実施形態と共通する構成要素には同一の符号を付し、その説明を省略する。
　図２３に示すように、第１配線層７１は、第１実施形態と同様に、Ｚ方向において半導体抵抗層２０に対して基板３０（図４参照）とは反対側に配置されている。第２配線層７２は、Ｚ方向において第１配線層７１と半導体抵抗層２０との間に配置されている。換言すると、第２配線層７２は、Ｚ方向において半導体抵抗層２０に対して基板３０とは反対側に配置されている。また、半導体抵抗層２０は、Ｚ方向において第２配線層７２に対して基板３０寄りに配置されているともいえる。
　半導体抵抗層２０は、基板側絶縁層５０上に設けられている。より詳細には、半導体抵抗層２０は、基板側絶縁層５０のうち最上層の層間絶縁膜５２上に設けられている。半導体抵抗層２０は、基板側絶縁層５０と接している。半導体抵抗層２０は、基板側絶縁層５０のうち最上層の層間絶縁膜５２と接している。
　第２配線層７２は、基板側絶縁層５０よりも素子絶縁層４０の素子表面４１寄りに配置されている。このため、第２配線層７２と基板側絶縁層５０とのＺ方向の間には、表面側絶縁層６０の一部が介在している。また、第２配線層７２は、Ｚ方向において半導体抵抗層２０から離隔して配置されている。このため、第２配線層７２と半導体抵抗層２０とのＺ方向の間には、表面側絶縁層６０の一部が介在している。また、第２配線層７２は、Ｚ方向において第１配線層７１から離隔して配置されている。このため、第２配線層７２と第１配線層７１とのＺ方向の間には、表面側絶縁層６０の一部が介在している。
　図２３に示すように、第２配線層７２Ａの端部配線層７２ＥＡは、第１実施形態と同様に第２重なり部７５ＥＡおよび第２はみ出し部７６ＥＡを含む。第１配線層７１Ａの端子構成部７１ＡＢは、第１実施形態と同様に第１重なり部７３ＢＡおよび第１はみ出し部７４ＢＡを含む。また、第２配線層７２Ｂの端部配線層７２ＥＢは、第１実施形態と同様に第２重なり部７５ＥＢおよび第２はみ出し部７６ＥＢを含む。第１配線層７１Ａの配線カバー部７１ＡＣは、第１実施形態と同様に第１重なり部７３ＣＡおよび第１はみ出し部７４ＣＡを含む。なお、図示していないが、第２配線層７２ＰＡ、７２ＰＢと第１配線層７１Ｂ～７１Ｇとの構成も第１実施形態と同様である。このため、第２実施形態においても第１実施形態と同様の効果が得られる。
　＜第３実施形態＞
　図２４～図２９を参照して、第３実施形態の半導体モジュール１０について説明する。第３実施形態の半導体モジュール１０は、第１実施形態の半導体モジュール１０と比較して、第２配線層７２Ａの形状が主に異なる。以下の説明では、第１実施形態と異なる点を詳細に説明し、第１実施形態と共通する構成要素には同一の符号を付し、その説明を省略する。
　［第２配線層の平面構造］
　図２４～図２６に示すように、第２配線層７２Ａは、端子Ｐ１～Ｐ５と電気的に接続するための接続配線層７２ＡＡ～７２ＡＥを含む。
　接続配線層７２ＡＡは、端子Ｐ１と電気的に接続するための配線層であり、平面視において第１配線層７１Ａと重なる位置に設けられている。接続配線層７２ＡＡは、平面視において第１配線層７１Ａと同様の形状となるように形成されている。接続配線層７２ＡＡの幅は、第１配線層７１Ａの幅よりも狭い。ここで、接続配線層７２ＡＡの幅は、平面視において接続配線層７２ＡＡが延びる方向と直交する方向の大きさである。
　接続配線層７２ＡＡは、平面視において接続配線層７２ＡＡが延びる方向の両端部としての第１端部７２Ａ１および第２端部７２Ａ２を含む。第１端部７２Ａ１は接続配線層７２ＡＡのうち半導体抵抗層２０に近い方の端部であり、第２端部７２Ａ２は半導体抵抗層２０から遠い方の端部である。
　接続配線層７２ＡＡの第１端部７２Ａ１は、複数のビア８０によってＹ方向に隣り合う６つの半導体抵抗層２０と電気的に接続されている。平面視において、接続配線層７２ＡＡの第１端部７２Ａ１は、Ｙ方向に隣り合う６つの半導体抵抗層２０の第１抵抗端部ＲＥ１と重なる位置に設けられている。接続配線層７２ＡＡは、第１端部７２Ａ１からＸ方向に延びる第１部分と、第１部分からＹ方向に延びる第２部分と、を含む。第１部分の幅（Ｙ方向の大きさ）は、接続配線層７２ＡＡの第１端部７２Ａ１のＹ方向の大きさよりも小さい。第１部分は、平面視において、第１配線層７１Ａの抵抗カバー部７１ＡＡのうち端子構成部７１ＡＢ寄りの端部と重なる位置に設けられている。第１部分の幅は、抵抗カバー部７１ＡＡの幅よりも小さい。第２部分は、平面視において、端子構成部７１ＡＢと重なる位置に設けられている。第２部分の幅（Ｘ方向の大きさ）は、端子構成部７１ＡＢの幅よりも小さい。
　接続配線層７２ＡＡの第２端部７２Ａ２は、平面視において端子Ｐ１と重なる位置に設けられている。つまり、第２端部は、接続配線層７２ＡＡの第２部分に含まれる。接続配線層７２ＡＡは、第２端部７２Ａ２において複数のビア８１によって端子Ｐ１と電気的に接続されている。
　接続配線層７２ＡＢは、端子Ｐ２と電気的に接続するための配線層であり、平面視において第１配線層７１Ｂと重なる位置に設けられている。接続配線層７２ＡＢは、平面視において第１配線層７１Ｂと同様の形状となるように形成されている。接続配線層７２ＡＢの幅は、第１配線層７１Ｂの幅よりも狭い。ここで、接続配線層７２ＡＢの幅は、平面視において接続配線層７２ＡＢが延びる方向と直交する方向の大きさである。また、接続配線層７２ＡＢは、接続配線層７２ＡＡと同様に、第１端部７２Ｂ１および第２端部７２Ｂ２を含む。
　接続配線層７２ＡＢの第１端部７２Ｂ１は、複数のビア８０によってＹ方向に隣り合う６つの半導体抵抗層２０と電気的に接続されている。平面視において、接続配線層７２ＡＢの第１端部７２Ｂ１は、Ｙ方向に隣り合う６つの半導体抵抗層２０の第１抵抗端部ＲＥ１と重なる位置に設けられている。接続配線層７２ＡＢは、接続配線層７２ＡＡとＹ方向における対称形状となる。このため、接続配線層７２ＡＢの詳細な構成の説明を省略する。接続配線層７２ＡＢの第２端部７２Ｂ２は、平面視において端子Ｐ２と重なる位置に設けられている。接続配線層７２ＡＢは、第２端部７２Ｂ２において複数のビア８１によって端子Ｐ２と電気的に接続されている。
　接続配線層７２ＡＣは、端子Ｐ３と電気的に接続するための配線層であり、平面視において第１配線層７１Ｃと重なる位置に設けられている。接続配線層７２ＡＣは、平面視において第１配線層７１Ｃと同様の形状となるように形成されている。接続配線層７２ＡＣの幅は、第１配線層７１Ｃの幅よりも狭い。ここで、接続配線層７２ＡＣの幅は、平面視において接続配線層７２ＡＣが延びる方向と直交する方向の大きさである。
　接続配線層７２ＡＣは、平面視において接続配線層７２ＡＣが延びる方向の両端部としての第１端部７２Ｃ１および第２端部７２Ｃ２を含む。第１端部７２Ｃ１は接続配線層７２ＡＣのうち半導体抵抗層２０に近い方の端部であり、第２端部７２Ｃ２は半導体抵抗層２０から遠い方の端部である。
　接続配線層７２ＡＣの第１端部７２Ｃ１は、複数のビア８０によってＹ方向に隣り合う２つの半導体抵抗層２０と電気的に接続されている。平面視において、接続配線層７２ＡＣの第１端部７２Ｃ１は、Ｙ方向に隣り合う２つの半導体抵抗層２０の第１抵抗端部ＲＥ１と重なる位置に設けられている。接続配線層７２ＡＣは、第１端部７２Ｃ１からＸ方向に延びる第１部分と、第１部分からＹ方向に延びる第２部分と、を含む。一例では、接続配線層７２ＡＣは、一定の幅を有する。
　接続配線層７２ＡＣの第２端部７２Ｃ２は、平面視において端子Ｐ３と重なる位置に設けられている。つまり、第２部分は、接続配線層７２ＡＣの第２部分に含まれる。接続配線層７２ＡＣは、第２端部７２Ｃ２において複数のビア８１によって端子Ｐ３と電気的に接続されている。
　接続配線層７２ＡＤは、端子Ｐ４と電気的に接続するための配線層であり、平面視において第１配線層７１Ｄと重なる位置に設けられている。接続配線層７２ＡＤは、平面視において第１配線層７１Ｄと同様の形状となるように形成されている。接続配線層７２ＡＤの幅は、第１配線層７１Ｄの幅よりも狭い。ここで、接続配線層７２ＡＤの幅は、平面視において接続配線層７２ＡＤが延びる方向と直交する方向の大きさである。
　接続配線層７２ＡＤは、平面視において接続配線層７２ＡＤが延びる方向の両端部としての第１端部７２Ｄ１および第２端部７２Ｄ２を含む。第１端部７２Ｄ１は接続配線層７２ＡＤのうち半導体抵抗層２０に近い方の端部であり、第２端部７２Ｄ２は半導体抵抗層２０から遠い方の端部である。
　接続配線層７２ＡＤの第１端部７２Ｄ１は、複数のビア８０によってＹ方向に隣り合う２つの半導体抵抗層２０と電気的に接続されている。平面視において、接続配線層７２ＡＤの第１端部７２Ｄ１は、Ｙ方向に隣り合う２つの半導体抵抗層２０の第１抵抗端部ＲＥ１と重なる位置に設けられている。一例では、接続配線層７２ＡＣは、一定の幅を有する。
　接続配線層７２ＡＤの第２端部７２Ｄ２は、平面視において端子Ｐ４と重なる位置に設けられている。つまり、第２端部７２Ｄ２は、接続配線層７２ＡＤの第２部分および第３部分に含まれる。接続配線層７２ＡＤは、第２端部７２Ｄ２において複数のビア８１によって端子Ｐ４と電気的に接続されている。
　接続配線層７２ＡＥは、端子Ｐ５と電気的に接続するための配線層であり、平面視において第１配線層７１Ｅと重なる位置に設けられている。接続配線層７２ＡＥは、平面視において第１配線層７１Ｅと同様の形状となるように形成されている。接続配線層７２ＡＥの幅は、第１配線層７１Ｅの幅よりも狭い。ここで、接続配線層７２ＡＥの幅は、平面視において接続配線層７２ＡＥが延びる方向と直交する方向の大きさである。また、接続配線層７２ＡＥは、接続配線層７２ＡＣと同様に、第１端部７２Ｅ１および第２端部７２Ｅ２を含む。
　接続配線層７２ＡＥの第１端部７２Ｅ１は、複数のビア８０によってＹ方向に隣り合う２つの半導体抵抗層２０と電気的に接続されている。平面視において、接続配線層７２ＡＥの第１端部７２Ｅ１は、Ｙ方向に隣り合う２つの半導体抵抗層２０の第１抵抗端部ＲＥ１と重なる位置に設けられている。接続配線層７２ＡＥは、接続配線層７２ＡＣとＹ方向における対称形状となる。このため、接続配線層７２ＡＥの詳細な構成の説明を省略する。接続配線層７２ＡＥの第２端部７２Ｅ２は、平面視において端子Ｐ５と重なる位置に設けられている。接続配線層７２ＡＥは、第２端部７２Ｅ２において複数のビア８１によって端子Ｐ５と電気的に接続されている。
　［第２配線層の断面構造］
　図２７は、第１チップ１４のうち配線２１およびその周辺をＹＺ平面で切断した断面構造を示している。図２７は、接続配線層７２ＡＡと第１配線層７１Ａとの接続構造を示している。なお、接続配線層７２ＡＢ～７２ＡＥと第１配線層７１Ｂ～７１Ｅとの接続構造は、接続配線層７２ＡＡと第１配線層７１Ａとの接続構造と同様であるため、その説明を省略する。
　図２７に示すように、第１配線層７１Ａは、平面視において第２配線層７２Ａの接続配線層７２ＡＡと重なる第１重なり部７３ＡＡと、平面視において接続配線層７２ＡＡからはみ出す第１はみ出し部７４ＡＡと、を含む。
　第１重なり部７３ＡＡは、接続配線層７２ＡＡの幅方向の全体にわたり重なるように形成されている。このため、平面視において、第１配線層７１Ａは、接続配線層７２ＡＡの全体を覆っているともいえる。
　第３実施形態では、第１はみ出し部７４ＡＡは、接続配線層７２ＡＡの幅方向の両方からはみ出すように形成されている。第１はみ出し部７４ＡＡのうち接続配線層７２ＡＡの幅方向の一方からはみ出す部分のはみ出し長さは、１μｍ以上１０μｍ以下である。
　一例では、第１はみ出し部７４ＡＡのうち接続配線層７２ＡＡの幅方向の第１方向からはみ出す部分の第１はみ出し長さと、接続配線層７２ＡＡの幅方向の第１方向とは逆方向の第２方向からはみ出す部分の第２はみ出し長さとは、互いに等しい。なお、第１はみ出し長さと第２はみ出し長さとは個別に設定可能である。このため、第１はみ出し長さと第２はみ出し長さとは互いに異なっていてもよい。また、第１はみ出し長さおよび第２はみ出し長さの少なくとも一方は、１０μｍよりも長くてもよい。
　［作用］
　図２８および図２９を参照して、第３実施形態の半導体モジュール１０の作用について説明する。図２８は、接続配線層７２ＡＡ、第１配線層７１Ａ、およびビア８１をモデル化した電界強度のシミュレーション結果である。図２９は、第１配線層７１Ａの第１はみ出し部７４ＡＡの第１はみ出し長さと電界強度との関係を示すグラフである。図２９における「無し（ｔｙｐ．）」は、第１配線層７１を備えていない第１比較例（図２０参照）における接続配線層７２ＡＡの電界強度を示している。
　図２８に示すように、第１配線層７１Ａの第１はみ出し部７４ＡＡによって接続配線層７２ＡＡのＸ方向の両端部のうち第１はみ出し部７４ＡＡ寄りの端部を構成するコーナ部分における等電位線が緩やかに曲がるようになる。これにより、接続配線層７２ＡＡのコーナ部分における電界集中が緩和される。
　図２９に示すように、第１はみ出し部７４ＡＡの第１はみ出し長さが１μｍ以上１０μｍ以下であれば、接続配線層７２ＡＡにおける電界強度が第１比較例よりも小さくなる。また、第１はみ出し長さが長くなるにつれて接続配線層７２ＡＡにおける電界強度が小さくなることが分かる。ここで、第１はみ出し長さは、第１はみ出し部７４ＡＡのうち接続配線層７２ＡＡの幅方向の一方からはみ出す部分の長さである。
　［効果］
　第３実施形態の半導体モジュール１０によれば、以下の効果が得られる。
　（３－１）第１配線層７１Ａの第１重なり部７３ＡＡは、接続配線層７２ＡＡの幅方向の全体にわたり重なるように形成されている。第１はみ出し部７４ＡＡは、接続配線層７２ＡＡの幅方向の双方からはみ出すように形成されている。
　この構成によれば、第１はみ出し部７４ＡＡによって接続配線層７２ＡＡの幅方向の両側面と下面とによって構成されるコーナ部分における等電位線の急激な曲がりを緩和できる。したがって、接続配線層７２ＡＡにおける電界集中を緩和できる。
　（３－２）第１はみ出し部７４ＡＡのうち接続配線層７２ＡＡの幅方向の一方からはみ出す部分のはみ出し長さ（第１はみ出し長さ）は、１μｍ以上１０μｍ以下である。
　この構成によれば、接続配線層７２ＡＡにおける電界集中を緩和できる。
　＜第４実施形態＞
　図３０を参照して、第４実施形態の半導体モジュール１０について説明する。第４実施形態の半導体モジュール１０は、第１実施形態の半導体モジュール１０と比較して、第３配線層９０が追加された点が主に異なる。以下の説明では、第１実施形態と異なる点を詳細に説明し、第１実施形態と共通する構成要素には同一の符号を付し、その説明を省略する。
　図３０に示すように、第１チップ１４は、第１配線層７１に電気的に接続される第３配線層９０をさらに備える。第３配線層９０は、表面側絶縁層６０に埋め込まれている。第３配線層９０は、Ｚ方向において、第１配線層７１および第２配線層７２とは異なる位置に配置されている。第３配線層９０は、Ｚ方向において第１配線層７１に対して半導体抵抗層２０とは反対側に配置されている。第３配線層９０は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち１つまたは複数が適宜選択される。第４実施形態では、第３配線層９０は、Ａｌを含む材料によって形成されている。つまり、第４実施形態では、第３配線層９０は、第１配線層７１と同じ材料によって形成されている。
　第３配線層９０は、第２配線層７２よりも厚い厚さを有する。第３配線層９０は、第１距離Ｄ１よりも厚い厚さを有する。一例では、第３配線層９０の厚さは、第１配線層７１の厚さと同じである。なお、第３配線層９０の厚さは任意に変更可能である。一例では、第３配線層９０は、第２配線層７２よりも厚く第１配線層７１よりも薄い厚さを有していてもよい。一例では、第３配線層９０は、第１配線層７１よりも厚い厚さを有していてもよい。また、第３配線層９０は、第１距離Ｄ１以下の厚さを有していてもよい。
　第３配線層９０は、複数のビア８２によって第１配線層７１と電気的に接続されている。複数のビア８２は、Ｚ方向に延びている。複数のビア８２は、第３配線層９０と第１配線層７１との双方に接している。
　第３配線層９０は、平面視において第１配線層７１と重なる第３重なり部９１と、平面視において第１配線層７１からはみ出す第３はみ出し部９２と、を含む。
　第３重なり部９１は、平面視において、第１配線層７１の外周縁を少なくとも覆うように形成されている。一例では、第３重なり部９１は、平面視において、第１配線層７１の外周縁を覆う一方、第１配線層７１の内方部を覆っていない枠状に形成されていてもよい。また一例では、第３重なり部９１は、平面視において、第１配線層７１の全体を覆うように形成されていてもよい。
　第３はみ出し部９２は、平面視において、第１配線層７１の幅方向の少なくとも一方からはみ出すように形成されている。一例では、図３０に示すように、第３はみ出し部９２は、第１配線層７１の幅方向の一方のみからはみ出すように形成されている。第３はみ出し部９２のうち第１配線層７１の幅方向の一方からはみ出す部分のはみ出し長さは、たとえば１μｍ以上１０μｍ以下である。また一例では、図示していないが、第３はみ出し部９２は、第１配線層７１の幅方向の両方からはみ出すように形成されていてもよい。この場合、たとえば、第１はみ出し部９２のうち第１配線層７１の幅方向の第１方向からはみ出す部分の第１はみ出し長さと、第１配線層７１の幅方向の第１方向とは逆方向の第２方向からはみ出す部分の第２はみ出し長さとは、互いに等しい。なお、第１はみ出し長さと第２はみ出し長さとは個別に設定可能である。このため、第１はみ出し長さと第２はみ出し長さとは互いに異なっていてもよい。また、第１はみ出し長さおよび第２はみ出し長さの少なくとも一方は１０μｍよりも長くてもよい。
　図示していないが、第３配線層９０は、端子Ｐ１～Ｐ５を構成している。つまり、第４実施形態では、第１配線層７１は、端子Ｐ１～Ｐ５を構成していない。
　図示していないが、第１配線層７１Ａを覆う第３配線層９０は、第１配線層７１Ａのうち抵抗カバー部７１ＡＡ、端子構成部７１ＡＢ、および配線カバー部７１ＡＣの各々を覆うように形成されている。なお、第１配線層７１Ａを覆う第３配線層９０の構成は、これに限られない。第１配線層７１Ａを覆う第３配線層９０は、抵抗カバー部７１ＡＡ、端子構成部７１ＡＢ、および配線カバー部７１ＡＣのうち少なくとも１つの部分を覆うように構成されていればよい。また、第１配線層７１Ｂを覆う第３配線層９０の構成は、第１配線層７１Ａを覆う第３配線層９０の構成と同様であってもよい。
　また、第１配線層７１の平面視における形状は、第１実施形態の第１配線層７１の形状に限られず任意に変更可能である。一例では、第１配線層７１Ａは、平面視において第２配線層７２Ａと重なる第１重なり部と、平面視において第２配線層７２Ａからはみ出す第１はみ出し部とを含んでいればよいため、抵抗カバー部７１ＡＡを省略してもよい。なお、第１配線層７１Ｂについても同様に変更できる。この場合、第３配線層９０は、平面視において半導体抵抗層２０を覆う抵抗カバー部を有してもよい。
　［効果］
　第４実施形態の半導体モジュール１０によれば、以下の効果が得られる。
　（４－１）第１チップ１４は、第１配線層７１Ｆに電気的に接続された第３配線層９０をさらに備える。第３配線層９０は、平面視において第１配線層７１Ｆと重なる第３重なり部９１と、平面視において第１配線層７１Ｆからはみ出す第３はみ出し部９２と、を含む。
　この構成によれば、第１配線層７１Ｆにおいて等電位線が回り込みにくくなるため、第１配線層７１Ｆのうち半導体抵抗層２０とは反対側の端部における等電位線の急激な曲がりを緩和できる。したがって、第１配線層７１Ｆの上記端部における電界集中を緩和できる。加えて、等電位線が第１配線層７１Ｆ、第２配線層７２Ａ、および第３配線層９０を回り込む必要があるため、第１配線層７１Ｆ、第２配線層７２Ａ、および第３配線層９０の各々における電界強度が小さくなる。
　（４－２）第３配線層９０は、第２配線層７２Ａよりも厚い厚さを有する。
　この構成によれば、第１配線層７１Ｆ、第２配線層７２Ａ、および第３配線層９０を介して等電位線が回り込みにくくなるため、等電位線の急激な曲がりが緩和される。したがって、第１配線層７１Ｆ、第２配線層７２Ａ、および第３配線層９０の各々における電界集中の両方を緩和できる。
　（４－３）第３配線層９０は、第１距離Ｄ１よりも厚い厚さを有する。
　この構成によれば、第３配線層９０に等電位線が回り込みにくくなるため、第１配線層７１Ｆおよび第２配線層７２Ａの双方における電界集中を緩和できる。
　（４－４）第３配線層９０の第３はみ出し長さは、第１距離Ｄ１よりも長い。
　この構成によれば、第１比較例のような第１配線層７１を備えていない構成と比較して、第１配線層７１Ｆおよび第２配線層７２Ａの双方における電界集中を小さくできる。なお、第１配線層７１Ｇの第１はみ出し部７４Ｇの第１はみ出し長さも第１距離Ｄ１よりも長くすることによって同様の効果が得られる。
　（４－５）第３配線層９０の第３はみ出し長さは、１μｍ以上１０μｍ以下である。
　この構成によれば、第１比較例のような第１配線層７１を備えていない構成と比較して、第１配線層７１Ｆおよび第２配線層７２Ａにおける電界集中を小さくできる。なお、第１配線層７１Ｇの第１はみ出し部７４Ｇの第１はみ出し長さも１μｍ以上１０μｍ以下とすることによって同様の効果が得られる。
　＜第５実施形態＞
　図３１～図３４を参照して、第５実施形態の半導体モジュール１００について説明する。
　図３１に示すように、第５実施形態の半導体モジュール１００は、１次側端子１０１と２次側端子１０２との間を電気的に絶縁しつつパルス信号を伝達する信号伝達装置である。このような信号伝達装置としては、たとえばデジタルアイソレータである。このデジタルアイソレータの一例は、ＤＣ／ＤＣコンバータである。半導体モジュール１００は、１次側端子１０１に電気的に接続された１次側回路１０３と、２次側端子１０２に電気的に接続された２次側回路１０４と、１次側回路１０３と２次側回路１０４とを電気的に絶縁するトランス１０５と、を有する信号伝達回路１００Ａを備える。
　１次側回路１０３は、第１電圧Ｖ１が印加されることによって動作するように構成された回路である。１次側回路１０３は、１次側端子１０１を介してたとえば外部の制御装置（図示略）に電気的に接続されている。
　２次側回路１０４は、第１電圧Ｖ１とは異なる第２電圧Ｖ２が印加されることによって動作するように構成された回路である。第２電圧Ｖ２は、たとえば第１電圧Ｖ１よりも高い。第１電圧Ｖ１および第２電圧Ｖ２は直流電圧である。２次側回路１０４は、たとえば制御装置の制御対象となる駆動回路に２次側端子１０２を介して電気的に接続されている。駆動回路の一例は、スイッチング回路である。
　信号伝達回路１００Ａでは、制御装置からの制御信号が１次側端子１０１を介して１次側回路１０３に入力されると、１次側回路１０３からトランス１０５を介して２次側回路１０４に信号が伝達される。そして、２次側回路１０４に伝達された信号は、２次側回路１０４から２次側端子１０２を介して駆動回路に出力される。
　上述のとおり、信号伝達回路１００Ａは、トランス１０５によって１次側回路１０３と２次側回路１０４とが電気的に絶縁されている。より詳細には、トランス１０５によって１次側回路１０３と２次側回路１０４との間で直流電圧が伝達されることが規制されている一方、パルス信号の伝達は可能となっている。
　すなわち、１次側回路１０３と２次側回路１０４とが絶縁されている状態とは、１次側回路１０３と２次側回路１０４との間において、直流電圧の伝達が遮断されている状態を意味し、１次側回路１０３から２次側回路１０４へのパルス信号の伝達については許容している。
　半導体モジュール１００の絶縁耐圧は、たとえば２５００Ｖｒｍｓ以上７５００Ｖｒｍｓ以下である。一例では、半導体モジュール１００の絶縁耐圧は、５７００Ｖｒｍｓ程度である。ただし、半導体モジュール１００の絶縁耐圧の具体的な数値はこれに限られず任意に変更可能である。また、一例では、１次側回路１０３のグランドと２次側回路１０４のグランドとのそれぞれが独立して設けられている。
　次に、半導体モジュール１００の構成の一例について説明する。
　半導体モジュール１００は、１次側回路１０３から２次側回路１０４に向けて２種類の信号を伝達させることに対応させて、トランス１０５を２つ備える。より詳細には、半導体モジュール１００は、１次側回路１０３から２次側回路１０４への第１信号の伝達に用いられるトランス１０５と、１次側回路１０３から２次側回路１０４への第２信号の伝達に用いられるトランス１０５と、を備える。一例では、第１信号は半導体モジュール１００に入力される外部信号の立ち上がり情報を含む信号であり、第２信号は外部信号の立下り情報を含む信号である。第１信号および第２信号によってパルス信号が生成される。
　以下、説明の便宜上、第１信号の伝達に用いられるトランス１０５を「第１トランス１０５Ａ」とし、第２信号の伝達に用いられるトランス１０５を「第２トランス１０５Ｂ」とする。
　第１トランス１０５Ａは、１次側回路１０３から２次側回路１０４に第１信号を伝達する一方、１次側回路１０３と２次側回路１０４とを電気的に絶縁するように構成されている。第２トランス１０５Ｂは、１次側回路１０３から２次側回路１０４に第２信号を伝達する一方、１次側回路１０３と２次側回路１０４とを電気的に絶縁するように構成されている。第１トランス１０５Ａおよび第２トランス１０５Ｂの絶縁耐圧は、たとえば２５００Ｖｒｍｓ以上７５００Ｖｒｍｓ以下である。ただし、第１トランス１０５Ａおよび第２トランス１０５Ｂの絶縁耐圧の具体的な数値はこれに限られず任意に変更可能である。
　第１トランス１０５Ａは、低電圧コイル１０６Ａと、低電圧コイル１０６Ａと電気的に絶縁されておりかつ磁気結合可能な高電圧コイル１０７Ａと、を有する。低電圧コイル１０６Ａの第１コイル端部は１次側回路１０３と電気的に接続されている一方、低電圧コイル１０６Ａの第２コイル端部は１次側回路１０３のグランドに電気的に接続されている。高電圧コイル１０７Ａの第１コイル端部は２次側回路１０４と電気的に接続されている一方、高電圧コイル１０７Ａの第２コイル端部は２次側回路１０４のグランドに電気的に接続されている。
　第２トランス１０５Ｂは、低電圧コイル１０６Ｂと、低電圧コイル１０６Ｂと電気的に絶縁されておりかつ磁気結合可能な高電圧コイル１０７Ｂと、を有する。図３１に示すとおり、低電圧コイル１０６Ｂおよび高電圧コイル１０７Ｂの電気的な接続関係は第１トランス１０５Ａと同じであるため、その詳細な説明は省略する。
　ここで、低電圧コイル１０６Ａ，１０６Ｂは「第１コイル」に対応し、高電圧コイル１０７Ａ，１０７Ｂは「第２コイル」に対応している。また、低電圧コイル１０６Ａ，１０６Ｂおよび高電圧コイル１０７Ａ，１０７Ｂは「素子構成層」に対応している。
　図３２に示すように、半導体モジュール１００は、複数の半導体チップが１パッケージ化されている。一例では、半導体モジュール１００のパッケージ形式はＳＯ（Small Outline）系である。ＳＯ系の一例としては、ＳＯＰ（Small Outline Package）が挙げられる。なお、半導体モジュール１００のパッケージ形式は任意に変更可能である。
　半導体モジュール１００は、半導体チップとして第１チップ１１０、第２チップ１２０、およびトランスチップ１３０を備える。また、半導体モジュール１００は、第１チップ１１０が実装された１次側ダイパッド１４０と、第２チップ１２０が実装された２次側ダイパッド１５０と、第１チップ１１０、第２チップ１２０、トランスチップ１３０、１次側ダイパッド１４０、および２次側ダイパッド１５０を封止する封止樹脂１６０と、を備える。ここで、第５実施形態では、トランスチップ１３０は「半導体装置」に対応している。また、２次側ダイパッド１５０は「支持部材」に対応している。
　封止樹脂１６０は、電気絶縁性を有する材料によって形成されている。このような材料の一例として、黒色のエポキシ樹脂が用いられている。封止樹脂１６０は、Ｚ方向を厚さ方向とする矩形平板状に形成されている。
　平面視において、１次側ダイパッド１４０および２次側ダイパッド１５０は、Ｘ方向において互いに離隔して配列されている。１次側ダイパッド１４０および２次側ダイパッド１５０の双方は、平板状に形成されている。一例では、１次側ダイパッド１４０および２次側ダイパッド１５０の双方は、導電材料によって形成された導電層である。導電材料の一例として、Ｃｕ、Ａｌを含む材料によって形成されている。なお、１次側ダイパッド１４０および２次側ダイパッド１５０の双方を構成する材料は、導電材料に限られず、絶縁材料であってもよい。絶縁材料の一例として、アルミナ等のセラミックスが用いられてもよい。
　トランスチップ１３０は、２次側ダイパッド１５０に実装されている。このため、トランスチップ１３０は、２次側ダイパッド１５０に支持されているともいえる。２次側ダイパッド１５０には、トランスチップ１３０および第２チップ１２０の双方が実装されている。トランスチップ１３０および第２チップ１２０は、Ｘ方向において互いに離隔して配列されている。トランスチップ１３０は、第１チップ１１０と第２チップ１２０とのＸ方向の間に配置されている。
　第１チップ１１０は、１次側回路１０３を含むチップである。第１チップ１１０は、そのチップ上面から露出するように設けられた複数の第１電極パッド１１１および複数の第２電極パッド１１２を有する。第１チップ１１０は、たとえばはんだペーストまたは銀ペースト等の導電性接合材によって１次側ダイパッド１４０に接合されている。半導体モジュール１００においては、１次側ダイパッド１４０が第１グランドを構成している。このため、１次側回路１０３は第１グランドに電気的に接続されている。
　第２チップ１２０は、２次側回路１０４を含むチップである。第２チップ１２０は、そのチップ上面から露出するように設けられた複数の第１電極パッド１２１および複数の第２電極パッド１２２を有する。第２チップ１２０は、導電性接合材によって２次側ダイパッド１５０に接合されている。半導体モジュール１００においては、２次側ダイパッド１５０が第２グランドを構成している。このため、２次側回路１０４は第２グランドに電気的に接続されている。
　トランスチップ１３０は、第１トランス１０５Ａおよび第２トランス１０５Ｂ（図３１参照）の双方を含むチップである。このため、トランスチップ１３０は、第１チップ１１０および第２チップ１２０とは別の第１トランス１０５Ａおよび第２トランス１０５Ｂ専用のチップである。トランスチップ１３０は、そのチップ上面から露出するように設けられた複数の第１電極パッド１３１および複数の第２電極パッド１３２を有する。複数の第１電極パッド１３１は低電圧コイル１０６Ａ（１０６Ｂ）と電気的に接続される電極パッドであり、複数の第２電極パッド１３２は高電圧コイル１０７Ａ（１０７Ｂ）と電気的に接続される電極パッドである。トランスチップ１３０は、たとえば導電性接合材によって２次側ダイパッド１５０に接合されている。なお、トランスチップ１３０は、たとえばエポキシ樹脂等の絶縁性接合材によって２次側ダイパッド１５０に接合されていてもよい。
　第１チップ１１０の複数の第１電極パッド１１１は、複数のワイヤＷＡ１によって図示していない複数の１次側リードに個別に接続されている。１次側リードは、図３１の１次側端子１０１を構成する部品である。これにより、１次側回路１０３と１次側端子１０１とが電気的に接続されている。１次側リードは、封止樹脂１６０から外部に向けて突出した端子部を有する。
　第１チップ１１０の複数の第２電極パッド１１２は、複数のワイヤＷＡ２によってトランスチップ１３０の複数の第１電極パッド１３１に個別に接続されている。これにより、１次側回路１０３と低電圧コイル１０６Ａ（１０６Ｂ）とが電気的に接続されている。
　トランスチップ１３０の複数の第２電極パッド１３２は、複数のワイヤＷＡ３によって第２チップ１２０の複数の第１電極パッド１２１に個別に接続されている。これにより、２次側回路１０４と高電圧コイル１０７Ａ（１０７Ｂ）とが電気的に接続されている。
　第２チップ１２０の複数の第２電極パッド１２２は、複数のワイヤＷＡ４によって図示していない複数の２次側リードに個別に接続されている。２次側リードは、図３１の２次側端子１０２を構成する部品である。これにより、２次側回路１０４と２次側端子１０２とが電気的に接続されている。２次側リードは、封止樹脂１６０から外部に向けて突出した端子部を有する。
　各ワイヤＷＡ１～ＷＡ４は、ワイヤボンディング装置によって形成されたボンディングワイヤである。各ワイヤＷＡ１～ＷＡ４は、たとえばＡｕ（金），Ａｌ，Ｃｕ等の導体によって形成されている。
　［トランスチップの内部構成］
　図３３は、トランスチップ１３０および２次側ダイパッド１５０をＸＺ平面で切断した断面構造を示している。以下の説明において、複数の第１電極パッド１３１を「第１電極パッド１３１Ａ」、「第１電極パッド１３１Ｂ」とし、複数の第２電極パッド１３２を「第２電極パッド１３２Ａ」、「第２電極パッド１３２Ｂ」とする。
　図３３に示すように、トランスチップ１３０は、第１実施形態の第１チップ１４と同様に、基板３０および素子絶縁層４０を備える。また、トランスチップ１３０は、低電圧コイル１０６Ａ（１０６Ｂ）を構成する第１コイル１３３と、高電圧コイル１０７Ａ（１０７Ｂ）を構成する第２コイル１３４と、を備える。
　第１コイル１３３および第２コイル１３４の双方は、素子絶縁層４０に埋め込まれている。一例では、第１コイル１３３および第２コイル１３４の双方は、基板側絶縁層５０に埋め込まれている。第２コイル１３４は、Ｚ方向において第１コイル１３３と対向配置されている。第１コイル１３３と第２コイル１３４との間には、素子絶縁層４０（基板側絶縁層５０）の一部が介在している。第２コイル１３４は、第１コイル１３３よりも素子絶縁層４０の素子表面４１の近くに配置されている。なお、第２コイル１３４のＺ方向の配置位置は任意に変更可能である。一例では、第２コイル１３４は基板側絶縁層５０上に配置されていてもよい。
　第１コイル１３３および第２コイル１３４を構成する材料は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち１つまたは複数が適宜選択される。一例では、第１コイル１３３および第２コイル１３４の各々は、Ｃｕを含む材料によって形成されている。
　第１コイル１３３は、低圧側接続配線１３５を介して第１電極パッド１３１Ａと電気的に接続されている。また、第１コイル１３３は、低圧側接続配線１３６を介して第１電極パッド１３１Ｂと電気的に接続されている。第２コイル１３４は、高圧側接続配線１３７を介して第２電極パッド１３２Ａと電気的に接続されている。第２コイル１３４は、高圧側接続配線１３８を介して第２電極パッド１３２Ｂと電気的に接続されている。低圧側接続配線１３５，１３６は、たとえば配線層とビアとの組み合わせによって構成されている。第１電極パッド１３１Ａ，１３１Ｂおよび第２電極パッド１３２Ａ，１３２Ｂは、その一部が露出した状態でパッシベーション膜４３によって覆われている。
　図３４は、高圧側接続配線１３７およびその周辺の拡大図である。
　図３４に示すように、高圧側接続配線１３７は、第１配線層１３７Ａと、第２配線層１３７Ｂと、第１ビア１３７Ｃと、第２ビア１３７Ｄと、を含む。第１配線層１３７Ａ、第２配線層１３７Ｂ、第１ビア１３７Ｃ、および第２ビア１３７Ｄは、表面側絶縁層６０に設けられている。第１配線層１３７Ａ、第２配線層１３７Ｂ、第１ビア１３７Ｃ、および第２ビア１３７Ｄの各々は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち１つまたは複数が適宜選択される。一例では、第１配線層１３７Ａおよび第２配線層１３７Ｂの各々は、Ａｌを含む材料によって形成されている。一例では、第１ビア１３７Ｃおよび第２ビア１３７Ｄの各々は、Ｗを含む材料によって形成されている。
　第１配線層１３７Ａは、Ｚ方向において第２コイル１３４に対して基板３０とは反対側に配置されている。第２配線層１３７Ｂは、Ｚ方向において第２コイル１３４と第１配線層１３７Ａとの間に配置されている。第２配線層１３７Ｂは、Ｚ方向において第２コイル１３４に対して基板３０とは反対側に配置されているともいえる。
　第２配線層１３７Ｂは、平面視において第２コイル１３４と重なる第２重なり部１３７ＢＡと、平面視において第２コイル１３４からはみ出す第２はみ出し部１３７ＢＢと、を含む。
　図示していないが、第２重なり部１３７ＢＡは、平面視において第２コイル１３４の最外周の導線を覆うように環状に形成された環状部を含む。なお、第２重なり部１３７ＢＡは、平面視において環状に限られず、たとえば平面視において第２コイル１３４の全体を覆うように円形に形成されていてもよい。また、平面視における第２コイル１３４の形状が矩形状の場合、第２重なり部１３７ＢＡは、平面視において第２コイル１３４の全体を覆うように矩形状に形成されていてもよい。
　第２はみ出し部１３７ＢＢは、第２重なり部１３７ＢＡから第２コイル１３４の外方に向けて延びるように環状に形成された環状部を含む。
　第１ビア１３７Ｃは、第２コイル１３４と第２配線層１３７Ｂとを電気的に接続する導電部材であり、たとえば複数設けられている。各第１ビア１３７Ｃは、Ｚ方向に延びている。複数の第１ビア１３７Ｃは、平面視において第２コイル１３４と第２配線層１３７Ｂの第２重なり部１３７ＢＡとの双方と接している。
　第１配線層１３７Ａは、平面視において第２配線層１３７Ｂと重なる第１重なり部１３７ＡＡと、平面視において第２配線層１３７Ｂからはみ出す第１はみ出し部１３７ＡＢと、を含む。
　図示していないが、第１重なり部１３７ＡＡは、平面視において第２配線層１３７Ｂの外周縁を覆うように環状に形成された環状部を含む。なお、第１重なり部１３７ＡＡは、平面視において環状に限られず、たとえば平面視において第２配線層１３７Ｂの全体を覆うように円形に形成されていてもよい。また、平面視における第２配線層１３７Ｂの形状が矩形状の場合、第１重なり部１３７ＡＡは、平面視において第２配線層１３７Ｂの全体を覆うように矩形状に形成されていてもよい。
　第１はみ出し部１３７ＡＢは、第１重なり部１３７ＡＡから第２配線層１３７Ｂの外方に向けて延びるように環状に形成された環状部を含む。
　第２ビア１３７Ｄは、第２配線層１３７Ｂと第１配線層１３７Ａとを電気的に接続する導電部材であり、たとえば複数設けられている。各第２ビア１３７Ｄは、Ｚ方向に延びている。複数の第２ビア１３７Ｄは、平面視において第２配線層１３７Ｂの第２はみ出し部１３７ＢＢと第１配線層１３７Ａの第１重なり部１３７ＡＡとの双方と接している。
　第１配線層１３７Ａは、その一部がパッシベーション膜４３から露出することによって、第２電極パッド１３２Ａが構成されていてもよい。
　図３３に示すように、高圧側接続配線１３８は、第１配線層１３８Ａと、第２配線層１３８Ｂと、第１ビア１３８Ｃと、第２ビア１３８Ｄと、を含む。高圧側接続配線１３８の構成は、高圧側接続配線１３７の構成と同様であるため、その詳細な説明を省略する。なお、第５実施形態によれば、第１実施形態と同様の効果が得られる。
　＜変更例＞
　上記各実施形態は、以下のように変更して実施することができる。また、上記各実施形態および以下の変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
　・第１実施形態において、第１配線層７１のＺ方向の位置は任意に変更可能である。一例では、第１配線層７１は、その下面が半導体抵抗層２０の下面と同じ位置となるように配置されていてもよい。なお、第１配線層７１の下面は、第１配線層７１のＺ方向の面のうち基板３０側を向く面である。半導体抵抗層２０の下面は、半導体抵抗層２０のＺ方向の面のうち基板３０側を向く面である。
　・第３実施形態において、第１配線層７１Ａの第１はみ出し部７４ＡＡは、接続配線層７２ＡＡの幅方向の両方ではなく、一方からのみはみ出していてもよい。なお、第１配線層７１Ｂ～７１Ｅの第１はみ出し部についても第１配線層７１Ａと同様に変更できる。
　・第１～第３実施形態において、第１配線層７１とは別に端子Ｐ１～Ｐ５が設けられていてもよい。第１配線層７１は、端子Ｐ１～Ｐ５と電気的に接続されている。この場合、端子Ｐ１～Ｐ５は、第１配線層７１に対して半導体抵抗層２０とは反対側に配置されていてもよい。また、端子Ｐ１～Ｐ５は、Ｚ方向において第１配線層７１と同じ位置に配置されていてもよい。
　・第４実施形態において、第３配線層９０とは別に端子Ｐ１～Ｐ５が設けられていてもよい。第３配線層９０は、端子Ｐ１～Ｐ５と電気的に接続されている。この場合、端子Ｐ１～Ｐ５は、第３配線層９０に対して第１配線層７１とは反対側に配置されていてもよい。また、端子Ｐ１～Ｐ５は、Ｚ方向において第３配線層９０と同じ位置に配置されていてもよい。
　・第１～第４実施形態において、半導体抵抗層２０の数は任意に変更可能である。一例では、半導体抵抗層２０の数は１つであってもよい。半導体抵抗層２０の数が１つの場合、半導体抵抗層２０は、たとえば平面視において蛇腹状に形成されていてもよい。この場合、第２配線層７２は、半導体抵抗層２０の延びる方向の両端部と、端子Ｐ３～Ｐ５が接続される箇所とに設けられていればよい。
　・第１～第４実施形態において、第２配線層７２ＰＡ，７２ＰＢが接続する半導体抵抗層２０の数は、任意に変更可能である。一例では、第２配線層７２ＰＡ，７２ＰＢは、３つ以上の半導体抵抗層２０を接続するように構成されていてもよい。
　・第５実施形態において、高圧側接続配線１３７，１３８の第１配線層１３７Ａ，１３８Ａと第２配線層１３７Ｂ，１３８Ｂと第２コイル１３４との位置関係は任意に変更可能である。一例では、第２配線層１３７Ｂ，１３８Ｂが第２コイル１３４に対して基板３０寄りに配置されていてもよい。この場合、第２コイル１３４は、基板側絶縁層５０からＺ方向に離隔して配置されている。
　・第５実施形態において、トランスチップ１３０における第１コイル１３３および第２コイル１３４の配置関係は任意に変更可能である。一例では、第１コイル１３３が第２コイル１３４よりも素子絶縁層４０の素子表面４１の近くに配置されていてもよい。
　・第５実施形態において、トランスチップ１３０の配置位置は、任意に変更可能である。一例では、トランスチップ１３０は、１次側ダイパッド１４０に配置されていてもよい。また、トランスチップ１３０は、１次側ダイパッド１４０と２次側ダイパッド１５０とは別の中間ダイパッド（図示略）に実装されていてもよい。この場合、中間ダイパッドは、たとえば１次側ダイパッド１４０と２次側ダイパッド１５０とのＸ方向の間に配置されている。中間ダイパッドは、封止樹脂１６０によって封止されている。ここで、トランスチップ１３０が１次側ダイパッド１４０に配置される場合、１次側ダイパッド１４０が「支持部材」に対応する。また、トランスチップ１３０が中間ダイパッドに配置されている場合、中間ダイパッドが「支持部材」に対応する。
　・第５実施形態において、半導体モジュール１００における信号の伝達方向は任意に変更可能である。一例では、半導体モジュール１００は、トランス１０５を介して２次側回路１０４から１次側回路１０３に信号が伝達されるように構成されていてもよい。より詳細には、２次側回路１０４と２次側端子１０２を介して電気的に接続された駆動回路からの信号（たとえばフィードバック信号）が２次側端子１０２に入力されると、２次側回路１０４からトランス１０５を介して１次側回路１０３に信号が伝達される。そして、１次側回路１０３と１次側端子１０１を介して電気的に接続された制御装置に、１次側回路１０３の信号が出力される。また、半導体モジュール１００は、１次側回路１０３と２次側回路１０４との間で双方向に信号が伝達されるように構成されていてもよい。要するに、半導体モジュール１００は、１次側回路１０３と、トランス１０５を介して１次側回路１０３と信号の送信および受信の少なくとも一方を行うように構成された２次側回路１０４と、を含んでいてもよい。
　・第５実施形態において、半導体モジュール１００の構成は任意に変更可能である。一例では、半導体モジュール１００は、トランスチップ１３０と、トランスチップ１３０が実装されるダイパッドと、トランスチップ１３０およびダイパッドを封止する封止樹脂１６０と、を備える。つまり、半導体モジュール１００から第１チップ１１０および第２チップ１２０と、１次側ダイパッド１４０および２次側ダイパッド１５０とを省略してもよい。
　・第５実施形態において、半導体モジュール１００は、トランス１０５に代えてキャパシタ２００Ａを備えてもよい。キャパシタ２００Ａの第１電極は１次側回路１０３に電気的に接続されており、キャパシタ２００Ａの第２電極は２次側回路１０４に電気的に接続されている。この場合、半導体モジュール１００は、トランスチップ１３０に代えて、たとえば図３５に示すキャパシタチップ２００を備えてもよい。この場合、キャパシタチップ２００は「半導体装置」に対応する。
　キャパシタチップ２００は、トランスチップ１３０と同様に、基板３０と、基板３０上に設けられた素子絶縁層４０と、素子絶縁層４０に埋め込まれた第１電極板２０１および第２電極板２０２と、を備える。第１電極板２０１はキャパシタ２００Ａの第１電極を構成し、第２電極板２０２はキャパシタ２００Ａの第２電極を構成している。また、キャパシタチップ２００は、第１電極板２０１に電気的に接続された第１電極パッド２０３と、第２電極板２０２に電気的に接続された第２電極パッド２０４と、をさらに備える。第１電極パッド２０３および第２電極パッド２０４の双方は、トランスチップ１３０と同様に、表面側絶縁層６０上に形成されており、パッシベーション膜４３によって覆われている。ここで、キャパシタ２００Ａの第１電極板２０１および第２電極板２０２は「素子構成層」に対応している。
　一例では、キャパシタ２００Ａの第１電極板２０１は基板側絶縁層５０に埋め込まれており、第２電極板２０２は基板側絶縁層５０上に設けられている。第２電極板２０２は、表面側絶縁層６０によって覆われている。第１電極板２０１および第２電極板２０２は、たとえばＺ方向において対向配置されている。第１電極板２０１および第２電極板２０２の双方は、Ｚ方向を厚さ方向とする平板状に形成されている。なお、キャパシタ２００Ａの第１電極板２０１および第２電極板２０２の双方は、基板側絶縁層５０に埋め込まれていてもよい。
　キャパシタチップ２００は、低圧側接続配線２０５および高圧側接続配線２０６をさらに備える。低圧側接続配線２０５は、第１電極板２０１と第１電極パッド２０３とを接続する配線である。高圧側接続配線２０６は、第２電極板２０２と第２電極パッド２０４とを接続する配線である。
　高圧側接続配線２０６は、第１配線層２１１、第２配線層２１２、第１ビア２１３、および第２ビア２１４を含む。
　第２配線層２１２は、Ｚ方向において第２電極板２０２とは異なる位置に配置されている。一例では、第２配線層２１２は、Ｚ方向において第２電極板２０２に対して基板３０とは反対側に配置されている。第２配線層２１２は、第２電極板２０２に対してＺ方向に離隔して配置されている。このため、第２配線層２１２と第２電極板２０２とのＺ方向の間には、表面側絶縁層６０の一部が介在している。
　第２配線層２１２は、第１ビア２１３によって第２電極板２０２に電気的に接続されている。第２配線層２１２は、平面視において第２電極板２０２と重なる第２重なり部２１２Ａと、平面視において第２電極板２０２からはみ出す第２はみ出し部２１２Ｂと、を含む。第２はみ出し部２１２Ｂは、第２重なり部２１２Ａから第１配線層２１１に向けて延びている。
　第１配線層２１１は、Ｚ方向において第２電極板２０２とは異なる位置に配置されている。また第１配線層２１１は、Ｚ方向において第２配線層２１２とは異なる位置に配置されている。一例では、第１配線層２１１は、Ｚ方向において第２配線層２１２に対して基板３０とは反対側に配置されている。換言すると、第２配線層２１２は、Ｚ方向において第１配線層２１１と第２電極板２０２との間に配置されている。このため、第１配線層２１１と第２配線層２１２とのＺ方向の間には、表面側絶縁層６０の一部が介在している。
　第１配線層２１１は、第２ビア２１４によって第２配線層２１２に電気的に接続されている。第１配線層２１１は、平面視において第２配線層２１２と重なる第１重なり部２１１Ａと、平面視において第２配線層２１２からはみ出す第１はみ出し部２１１Ｂと、を含む。第１はみ出し部２１１Ｂは、第１重なり部２１１ＡからＹ方向において第２電極板２０２とは反対側に向けて延びている。このような高圧側接続配線２０６の構成によれば、第１実施形態と同様の効果が得られる。
　本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「ＡがＢ上に形成される」という表現は、上記各実施形態ではＡがＢに接触してＢ上に直接配置され得るが、変更例として、ＡがＢに接触することなくＢの上方に配置され得ることが意図される。すなわち、「～上に」という用語は、ＡとＢとの間に他の部材が形成される構造を排除しない。
　本開示で使用されるＺ方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造は、本明細書で説明されるｚ方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ方向が鉛直方向であってもよく、またはＹ方向が鉛直方向であってもよい。
　＜付記＞
　上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載した構成について実施形態中の対応する符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各符号に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
　［付記Ａ１］
　基板（３０）と、
　前記基板（３０）上に設けられた素子絶縁層（４０）と、
　前記素子絶縁層（４０）に設けられた配線層（７０）と、を備え、
　前記配線層（７０）は、
　第１配線層（７１Ｆ）と、
　前記素子絶縁層（４０）の厚さ方向（Ｚ方向）において、前記第１配線層（７１Ｆ）とは異なる位置に設けられ、前記第１配線層（７１Ｆ）に電気的に接続された第２配線層（７２ＰＡ）と、を含み、
　前記第１配線層（７１Ｆ）は、
　前記素子絶縁層（４０）の厚さ方向（Ｚ方向）から視て、前記第２配線層（７２ＰＡ）と重なる第１重なり部（７３Ｆ）と、
　前記素子絶縁層（４０）の厚さ方向（Ｚ方向）から視て、前記第２配線層（７２ＰＡ）からはみ出す第１はみ出し部（７４Ｆ）と、を含む
　半導体装置（１０）。
　［付記Ａ２］
　前記素子絶縁層（４０）に設けられ、前記配線層（７０）と電気的に接続された１または複数の素子構成層（２０）をさらに備え、
　前記素子構成層（２０）は、前記素子絶縁層（４０）の厚さ方向（Ｚ方向）において、前記第２配線層（７２ＰＡ）とは異なる位置に設けられており、
　前記第２配線層（７２ＰＡ）は、
　前記素子絶縁層（４０）の厚さ方向（Ｚ方向）から視て、前記素子構成層（２０）と重なる第２重なり部（７５Ａ）と、
　前記素子絶縁層（４０）の厚さ方向（Ｚ方向）から視て、前記素子構成層（２０）からはみ出す第２はみ出し部（７６Ａ）と、を含む
　付記Ａ１に記載の半導体装置。
　［付記Ａ３］
　前記第２配線層（７２）は、複数の前記素子構成層（２０）を接続するように構成されている
　付記Ａ２に記載の半導体装置。
　［付記Ａ４］
　前記第１配線層（７１）は、前記第２配線層（７２）よりも厚い厚さを有する
　付記Ａ１またはＡ２に記載の半導体装置。
　［付記Ａ５］
　前記第１はみ出し部（７４Ｆ）のはみ出し長さは、１μｍ以上１０μｍ以下である
　付記Ａ１～Ａ３のいずれか１つに記載の半導体装置。
　［付記Ａ６］
　前記第１配線層（７１Ｆ／７１）は、前記素子絶縁層（４０）の厚さ方向（Ｚ方向）において、前記素子構成層（２０）に対して前記基板（３０）とは反対側に配置され、
　前記第２配線層（７２ＰＡ／７２）は、前記素子絶縁層（４０）の厚さ方向（Ｚ方向）において、前記素子構成層（２０）よりも前記基板（３０）寄りに配置されている
　付記Ａ２またはＡ３に記載の半導体装置。
　［付記Ａ７］
　前記素子絶縁層（４０）の厚さ方向（Ｚ方向）における前記第１配線層（７１）と前記素子構成層（２０）との間の第１距離（Ｄ１）は、前記素子絶縁層（４０）の厚さ方向（Ｚ方向）における前記第２配線層（７２）と前記素子構成層（２０）との間の第２距離（Ｄ２）よりも小さい
　付記Ａ６に記載の半導体装置。
　［付記Ａ８］
　前記第１はみ出し部（７４Ｆ）のはみ出し長さは、前記第１距離（Ｄ１）よりも長い
　付記Ａ７に記載の半導体装置。
　［付記Ａ９］
　前記第１配線層（７１Ｆ）は、前記第１距離（Ｄ１）よりも厚い厚さを有する
　付記Ａ７またはＡ８に記載の半導体装置。
　［付記Ａ１０］
　前記第１配線層（７１Ａ）は、前記素子絶縁層（４０）の厚さ方向（Ｚ方向）において、前記素子構成層（２０）に対して前記基板（３０）とは反対側に配置され、
　前記第２配線層（７２ＥＡ）は、前記素子絶縁層（４０）の厚さ方向（Ｚ方向）において前記第１配線層（７１Ａ）と前記素子構成層（２０）との間に配置されている
　付記Ａ２またはＡ３に記載の半導体装置。
　［付記Ａ１１］
　前記素子構成層（２０）を覆う表面側絶縁層（６０）と、
　前記表面側絶縁層（６０）から露出するように設けられた電極パッド（Ｐ１）と、をさらに備え、
　前記第１配線層（７１Ａ）は、前記電極パッド（Ｐ１）と電気的に接続されている
　付記Ａ２またはＡ３に記載の半導体装置。
　［付記Ａ１２］
　前記第１配線層（７１Ａ）は、前記素子絶縁層（４０）の厚さ方向（Ｚ方向）において、前記電極パッド（Ｐ１）と同じ位置に配置されている
　付記Ａ１１に記載の半導体装置。
　［付記Ａ１３］
　前記第１重なり部（７３ＡＡ）は、前記第２配線層（７２ＡＡ）の幅方向の全体にわたり重なるように形成されており、
　前記第１はみ出し部（７４ＡＡ）は、前記第２配線層（７２ＡＡ）の幅方向の少なくとも一方からはみ出すように形成されている
　付記Ａ１１またはＡ１２に記載の半導体装置。
　［付記Ａ１４］
　前記第１はみ出し部（７４ＡＡ）のうち前記第２配線層（７２ＡＡ）の幅方向の一方からはみ出す部分のはみ出し長さは、１μｍ以上１０μｍ以下である
　付記Ａ１１に記載の半導体装置。
　［付記Ａ１５］
　前記素子構成層は、半導体抵抗層（２０）を含む
　付記Ａ２またはＡ３に記載の半導体装置。
　［付記Ａ１６］
　前記素子構成層は、
　第１コイル（１０６Ａ，１０６Ｂ）と、
　前記第１コイル（１０６Ａ，１０６Ｂ）と対向配置された第２コイル（１０７Ａ，１０７Ｂ）と、を含む
　付記Ａ２またはＡ３に記載の半導体装置。
　［付記Ａ１７］
　付記Ａ１～Ａ１６のいずれか１つに記載の半導体装置（１０）と、
　前記半導体装置（１０）を支持する支持部材（１５０）と、
　前記半導体装置（１０）および前記支持部材（１５０）を封止する封止樹脂（１６０）と、を備える、半導体モジュール（１００）。
　［付記Ａ１８］
　前記素子絶縁層（４０）の厚さ方向（Ｚ方向）において、前記第１配線層（７１Ｆ）および前記第２配線層（７２ＰＡ）とは異なる位置に配置され、前記第１配線層（７１Ｆ）と電気的に接続される第３配線層（９０）をさらに備え、
　前記第３配線層（９０）は、
　前記素子絶縁層（４０）の厚さ方向（Ｚ方向）から視て、前記第１配線層（７１Ｆ）と重なる第３重なり部（９１）と、
　前記素子絶縁層（４０）の厚さ方向（Ｚ方向）から視て、前記第１配線層（７１Ｆ）からはみ出す第３はみ出し部（９２）と、を含む
　付記Ａ１～Ａ１７のいずれか１つに記載の半導体装置。
　［付記Ａ１９］
　前記第３配線層（９０）は、前記第２配線層（７２）よりも厚い厚さを有する
　付記Ａ１８に記載の半導体装置。
　［付記Ａ２０］
　前記第３はみ出し部（９２）のはみ出し長さは、１μｍ以上１０μｍ以下である
　付記Ａ１８またはＡ１９に記載の半導体装置。
　［付記Ａ２１］
　前記第３配線層（９０）は、前記素子絶縁層（４０）の厚さ方向（Ｚ方向）における前記第１配線層（７１）と前記素子構成層（２０）との間の第１距離（Ｄ１）よりも厚い厚さを有する
　付記Ａ１８～Ａ２０のいずれか１つに記載の半導体装置。
　以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
　１０…半導体モジュール
　１１…フレーム
　１１Ａ…ダイパッド部
　１１Ｂ…リード部
　１２…ダイパッド
　１３Ａ～１３Ｇ…リード
　１４…第１チップ（半導体装置）
　１４Ａ～１４Ｄ…第１～第４抵抗回路
　１５…第２チップ
　１５Ａ…電圧検出回路
　１６…封止樹脂
　１６Ａ～１６Ｄ…第１～第４封止側面
　２０，２０Ｅ１，２０Ｅ２…半導体抵抗層
　２０Ｐ…突出部
　２１～２５…配線
　３０…基板
　４０…素子絶縁層
　４１…素子表面
　４２…素子裏面
　４３…パッシベーション膜
　４３Ｘ…開口部
　５０…基板側絶縁層
　５１…エッチングストッパ膜
　５２…層間絶縁膜
　６０…表面側絶縁層
　６０Ｘ…開口部
　７０…配線層
　７１，７１Ａ～７１Ｇ…第１配線層
　７１ＡＡ，７１ＢＡ…抵抗カバー部
　７１ＡＢ，７１ＢＢ…端子構成部
　７１ＡＣ…配線カバー部
　７１ＣＡ，７１ＤＡ，７１ＥＡ…第１部分
　７１ＣＢ，７１ＤＢ，７１ＥＢ…第２部分
　７２，７２Ａ，７２Ｂ，７２ＰＡ，７２ＰＢ…第２配線層
　７２Ａ１，７２Ｂ１，７２Ｃ１，７２Ｄ１，７２Ｅ１…第１端部
　７２Ａ２，７２Ｂ２，７２Ｃ２，７２Ｄ２，７２Ｅ２…第２端部
　７２ＡＡ～７２ＡＥ…接続配線層
　７２ＥＡ，７２ＥＢ…端部配線層
　７３ＡＡ，７３Ｂ，７３ＢＡ，７３Ｃ，７３ＣＡ，７３Ｄ，７３Ｅ，７３Ｆ，７３Ｇ…第１重なり部
　７４ＡＡ，７４Ｂ，７４ＢＡ，７４Ｃ，７４ＣＡ，７４Ｄ，７４Ｅ，７４Ｆ，７４Ｇ…第１はみ出し部
　７５Ａ，７５Ｂ，７５ＥＡ，７５ＥＢ…第２重なり部
　７６Ａ，７６Ｂ，７６ＥＡ，７６ＥＢ…第２はみ出し部
　８０，８１，８２…ビア
　９０…第３配線層
　９１…第３重なり部
　９２…第３はみ出し部
　１００…半導体モジュール
　１００Ａ…信号伝達回路
　１０１…１次側端子
　１０２…２次側端子
　１０３…１次側回路
　１０４…２次側回路
　１０５…トランス
　１０５Ａ…第１トランス
　１０５Ｂ…第２トランス
　１０６Ａ，１０６Ｂ…低電圧コイル
　１０７Ａ，１０７Ｂ…高電圧コイル
　１１０…第１チップ
　１１１…第１電極パッド
　１１２…第２電極パッド
　１２０…第２チップ
　１２１…第１電極パッド
　１２２…第２電極パッド
　１３０…トランスチップ（半導体装置）
　１３１，１３１Ａ，１３１Ｂ…第１電極パッド
　１３２，１３２Ａ，１３２Ｂ…第２電極パッド
　１３３…第１コイル
　１３４…第２コイル
　１３５，１３６…低圧側接続配線
　１３７，１３８…高圧側接続配線
　１３７Ａ，１３８Ａ…第１配線層
　１３７ＡＡ…第１重なり部
　１３７ＡＢ…第１はみ出し部
　１３７Ｂ，１３８Ｂ…第２配線層
　１３７ＢＡ…第２重なり部
　１３７ＢＢ…第２はみ出し部
　１３７Ｃ，１３８Ｃ…第１ビア
　１３７Ｄ，１３８Ｄ…第２ビア
　１３９…パッシベーション膜
　１４０…１次側ダイパッド
　１５０…２次側ダイパッド
　１６０…封止樹脂
　２００…キャパシタチップ（半導体装置）
　２００Ａ…キャパシタ
　２０１…第１電極板
　２０２…第２電極板
　２０３…第１電極パッド
　２０４…第２電極パッド
　２０５…低圧側接続配線
　２０６…高圧側接続配線
　２１１…第１配線層
　２１１Ａ…第１重なり部
　２１１Ｂ…第１はみ出し部
　２１２…第２配線層
　２１２Ａ…第２重なり部
　２１２Ｂ…第２はみ出し部
　２１３…第１ビア
　２１４…第２ビア
　８３０…基板
　８４３…パッシベーション膜
　８４３Ｘ…開口部
　８５０…基板側絶縁層
　８５１…エッチングストッパ膜
　８５２…層間絶縁膜
　８６０…表面側絶縁層
　８６１…第１表面側絶縁層
　８６２…第２表面側絶縁層
　８６３…第３表面側絶縁層
　８６０Ｘ…開口部
　Ｃ１…第１端部
　Ｃ２…第２端部
　Ｒ１～Ｒ４…第１～第４抵抗領域
　ＲＥ１…第１抵抗端部
　ＲＥ２…第２抵抗端部
　Ｗ１～Ｗ１１，ＷＡ１～ＷＡ４…ワイヤ
　Ｐ１～Ｐ５…端子
　Ｑ１～Ｑ９…端子
　ＶＴ…高電圧発生部
　Ｄ１…第１距離
　Ｄ２…第２距離
　ＣＬ…切断線

Claims (17)

  1. 　基板と、
    　前記基板上に設けられた素子絶縁層と、
    　前記素子絶縁層に設けられた配線層と、
    を備え、
    　前記配線層は、
    　第１配線層と、
    　前記素子絶縁層の厚さ方向において、前記第１配線層とは異なる位置に設けられ、前記第１配線層に電気的に接続された第２配線層と、
    を含み、
    　前記第１配線層は、
    　前記素子絶縁層の厚さ方向から視て、前記第２配線層と重なる第１重なり部と、
    　前記素子絶縁層の厚さ方向から視て、前記第２配線層からはみ出す第１はみ出し部と、を含む
    　半導体装置。
  2. 　前記素子絶縁層に設けられ、前記配線層と電気的に接続された１または複数の素子構成層をさらに備え、
    　前記素子構成層は、前記素子絶縁層の厚さ方向において、前記第２配線層とは異なる位置に設けられており、
    　前記第２配線層は、
    　前記素子絶縁層の厚さ方向から視て、前記素子構成層と重なる第２重なり部と、
    　前記素子絶縁層の厚さ方向から視て、前記素子構成層からはみ出す第２はみ出し部と、を含む
    　請求項１に記載の半導体装置。
  3. 　前記第２配線層は、複数の前記素子構成層を接続するように構成されている
    　請求項２に記載の半導体装置。
  4. 　前記第１配線層は、前記第２配線層よりも厚い厚さを有する
    　請求項１または２に記載の半導体装置。
  5. 　前記第１はみ出し部のはみ出し長さは、１μｍ以上１０μｍ以下である
    　請求項１～３のいずれか一項に記載の半導体装置。
  6. 　前記第１配線層は、前記素子絶縁層の厚さ方向において、前記素子構成層に対して前記基板とは反対側に配置され、
    　前記第２配線層は、前記素子絶縁層の厚さ方向において、前記素子構成層よりも前記基板寄りに配置されている
    　請求項２または３に記載の半導体装置。
  7. 　前記素子絶縁層の厚さ方向における前記第１配線層と前記素子構成層との間の第１距離は、前記素子絶縁層の厚さ方向における前記第２配線層と前記素子構成層との間の第２距離よりも小さい
    　請求項６に記載の半導体装置。
  8. 　前記第１はみ出し部のはみ出し長さは、前記第１距離よりも長い
    　請求項７に記載の半導体装置。
  9. 　前記第１配線層は、前記第１距離よりも厚い厚さを有する
    　請求項７または８に記載の半導体装置。
  10. 　前記第１配線層は、前記素子絶縁層の厚さ方向において、前記素子構成層に対して前記基板とは反対側に配置され、
    　前記第２配線層は、前記素子絶縁層の厚さ方向において前記第１配線層と前記素子構成層との間に配置されている
    　請求項２または３に記載の半導体装置。
  11. 　前記素子構成層を覆う表面側絶縁層と、
    　前記表面側絶縁層から露出するように設けられた電極パッドと、
    をさらに備え、
    　前記第１配線層は、前記電極パッドと電気的に接続されている
    　請求項２または３に記載の半導体装置。
  12. 　前記第１配線層は、前記素子絶縁層の厚さ方向において、前記電極パッドと同じ位置に配置されている
    　請求項１１に記載の半導体装置。
  13. 　前記第１重なり部は、前記第２配線層の幅方向の全体にわたり重なるように形成されており、
    　前記第１はみ出し部は、前記第２配線層の幅方向の少なくとも一方からはみ出すように形成されている
    　請求項１１または１２に記載の半導体装置。
  14. 　前記第１はみ出し部のうち前記第２配線層の幅方向の一方からはみ出す部分のはみ出し長さは、１μｍ以上１０μｍ以下である
    　請求項１１に記載の半導体装置。
  15. 　前記素子構成層は、半導体抵抗層を含む
    　請求項２または３に記載の半導体装置。
  16. 　前記素子構成層は、
    　第１コイルと、
    　前記第１コイルと対向配置された第２コイルと、
    を含む
    　請求項２または３に記載の半導体装置。
  17. 　請求項１～１６のいずれか一項に記載の半導体装置と、
    　前記半導体装置を支持する支持部材と、
    　前記半導体装置および前記支持部材を封止する封止樹脂と、
    を備える、半導体モジュール。
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* Cited by examiner, † Cited by third party
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JP2007165577A (ja) * 2005-12-14 2007-06-28 Nec Electronics Corp 半導体ウエハならびに半導体装置およびその製造方法
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