WO2022102273A1 - 半導体装置及び撮像装置 - Google Patents

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貴裕 小柳
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Definitions

  • This disclosure relates to a semiconductor device and an image pickup device.
  • the present disclosure provides a semiconductor device and an image pickup device including a capacitive element capable of exhibiting excellent characteristics according to an application.
  • the semiconductor device includes a first electrode, a second electrode, a first capacitance element including a dielectric layer located between the first electrode and the second electrode, and a third electrode. , And a second capacitive element including an insulating layer located between the second electrode and the third electrode.
  • the first capacitive element includes at least one first trench portion.
  • the image pickup apparatus includes the semiconductor device according to the above aspect.
  • FIG. 1 is a diagram showing an example of a circuit configuration of an image pickup apparatus according to an embodiment.
  • FIG. 2 is a diagram showing an example of a circuit configuration of pixels included in the image pickup apparatus according to the embodiment.
  • FIG. 3 is a cross-sectional view of pixels included in the image pickup apparatus according to the embodiment.
  • FIG. 4A is a diagram showing a first example of electrical connection of two capacitive elements included in the image pickup apparatus according to the embodiment.
  • FIG. 4B is a diagram showing a second example of electrical connection of two capacitive elements included in the image pickup apparatus according to the embodiment.
  • FIG. 5 is a diagram showing a third example of electrical connection of two capacitive elements included in the image pickup apparatus according to the embodiment.
  • FIG. 6A is a cross-sectional view showing a first example of connection of contact vias to two capacitive elements of the image pickup apparatus according to the embodiment.
  • FIG. 6B is a cross-sectional view showing a second example of the connection of contact vias to the two capacitive elements of the image pickup apparatus according to the embodiment.
  • FIG. 7 is a cross-sectional view of pixels included in the image pickup apparatus according to the first modification of the embodiment.
  • FIG. 8 is a cross-sectional view of pixels included in the image pickup apparatus according to the second modification of the embodiment.
  • FIG. 9 is a cross-sectional view of pixels included in the image pickup apparatus according to the third modification of the embodiment.
  • FIG. 10 is a cross-sectional view of pixels included in the image pickup apparatus according to the fourth modification of the embodiment.
  • Patent Document 1 discloses a technique in which the film thickness of a dielectric can be reduced by improving the withstand voltage of a capacitive element having a trench structure, and the capacitance density per unit area is increased.
  • the capacitance density of the capacitive element is high, and there is a problem that the capacitance density of the capacitive element is insufficient for the purpose of reducing the pixel size, increasing the saturation of the image sensor, and improving the dynamic range. be.
  • Patent Document 2 discloses a technique for increasing the capacitance density of a capacitive element by stacking planar type capacitive elements and connecting them in parallel.
  • the planar type capacitive element having no trench structure has a problem that the capacitive density is low.
  • the present disclosure provides a semiconductor device and an image pickup device including a capacitive element capable of exhibiting excellent characteristics according to an application.
  • the semiconductor device includes a first electrode, a second electrode, a first capacitance element including a dielectric layer located between the first electrode and the second electrode, and a third electrode. , And a second capacitive element including an insulating layer located between the second electrode and the third electrode.
  • the first capacitive element includes at least one first trench portion.
  • the first electrode, the second electrode, and the third electrode may be laminated in this order, and at least a part of the first electrode, at least a part of the second electrode, and the above. At least a part of the third electrode may overlap each other in a plan view.
  • the laminated structure of the two capacitive elements is formed on the first electrode formed on the substrate, the first dielectric layer formed on the first electrode, and the first dielectric layer. It includes a second electrode, a second dielectric layer formed on the second electrode, and a third electrode formed on the second dielectric layer.
  • the surface area of the third electrode is smaller than that of the second electrode, and the surface area of the second electrode is smaller than that of the first electrode. Therefore, at least one or more contact via wires that are electrically connected to the electrode are formed on the electrode on the dielectric that functions as a capacitive film.
  • the interlayer insulating film on the electrode and the electrode are etched by dry etching. Due to this dry etching, etching damage is caused to the dielectric layer directly under the electrode, and there is a concern that the leakage current of the capacitive element is increased and the withstand voltage characteristic is deteriorated.
  • the semiconductor device may further include, for example, a first contact plug connected to the first electrode at the at least one first trench portion.
  • the dielectric layer includes a first non-overlapping portion that does not overlap with the first electrode in a plan view
  • the insulating layer includes a second non-overlapping portion that does not overlap with the second electrode in a plan view.
  • the first non-overlapping portion may be located at the same height as the second non-overlapping portion in the thickness direction of the semiconductor device.
  • a part of the dielectric layer and a part of the insulating layer are located at the same height in the thickness direction of the semiconductor device, so that a part of the second electrode provided above the part of the dielectric layer and a part of the insulating layer and a part of the insulating layer A part of the third electrode provided above the part of the insulating layer can also have the same height.
  • the first electrode may have two surfaces, and the entire surface of the two surfaces close to the dielectric layer may be covered with the dielectric layer.
  • the second electrode includes a third non-overlapping portion that does not overlap with either the insulating layer or the third electrode in a plan view
  • the third electrode is the first electrode and the dielectric in a plan view
  • the third non-overlapping portion includes a fourth non-overlapping portion that does not overlap with either the body layer or the second electrode, and the third non-overlapping portion is located at the same height as the fourth non-overlapping portion in the thickness direction of the semiconductor device. You may.
  • the semiconductor device further includes a second contact plug connected to the second electrode at the third non-overlapping portion and the third electrode at the fourth non-overlapping portion.
  • a third contact plug to be connected may be provided.
  • the second contact plug may penetrate the third non-overlapping portion, or the third contact plug may penetrate the fourth non-overlapping portion.
  • another contact plug and the second contact plug or the third contact plug can be formed in the same process. Since the number of steps such as etching can be reduced, misalignment of the mask alignment is less likely to occur, and a highly reliable semiconductor device can be realized.
  • the dielectric constant of the dielectric layer may be equal to or higher than the dielectric constant of the insulating layer.
  • the capacitance value of the first capacitance element can be increased, and the capacitance density per unit area can be further increased.
  • the semiconductor device includes a coated insulating film covering the second capacitance element, and the dielectric constant of the insulating layer may be equal to or higher than the dielectric constant of the coated insulating film.
  • the capacitance value of the second capacitance element can be increased, and the capacitance density per unit area can be further increased.
  • the second capacitance element may include the second electrode.
  • the second electrode is shared by the two capacitive elements, the connection wiring between the two capacitive elements can be reduced, and the generation of unnecessary components on the circuit such as parasitic capacitance can be suppressed.
  • the second capacitance element may further have a fourth electrode located between the second electrode and the insulating layer.
  • each of the four electrodes included in the two capacitive elements can be electrically separated, so that the degree of freedom in the wiring layout can be further increased.
  • the first electrode and the third electrode may be electrically connected to each other.
  • the first capacitance element and the second capacitance element can be connected in parallel, so that the capacitance density per unit area can be increased.
  • the electric potential may not be supplied to the second electrode.
  • the first capacitance element and the second capacitance element can be connected in series, so that the leakage current can be reduced.
  • the first electrode may not be electrically connected to the third electrode.
  • the first capacitance element and the second capacitance element can have individual functions.
  • the second capacitance element may include at least one second trench portion.
  • the at least one second trench portion may overlap with the at least one first trench portion.
  • the imaging device includes a semiconductor device according to the above one aspect.
  • the capacitive element can have a desired function.
  • the dynamic range can be improved, or the pixel area can be reduced to increase the definition of pixels or downsize the image pickup device. Etc. can be realized.
  • a capacitive element having a reduced leakage current it is possible to realize an image pickup device capable of generating a high-quality image with less noise.
  • each figure is a schematic diagram and is not necessarily exactly illustrated. Therefore, for example, the scales and the like do not always match in each figure. Further, in each figure, substantially the same configuration is designated by the same reference numeral, and duplicate description will be omitted or simplified.
  • the terms “upper” and “lower” do not refer to the upward direction (vertically upward) and the downward direction (vertically downward) in absolute spatial recognition, but are based on the stacking order in the laminated configuration. It is used as a term defined by the relative positional relationship. Also, the terms “upper” and “lower” are used not only when the two components are spaced apart from each other and another component exists between the two components, but also when the two components are present. It also applies when the two components are placed in close contact with each other and touch each other.
  • planar view means a view from a direction perpendicular to the main surface of the semiconductor substrate.
  • the fact that the two layers are located in the "same layer” means that the two layers are provided in contact with the upper surface of a predetermined one layer, or the two layers are provided. It means that the distances from the predetermined one layer are equal to each other above the upper surface of the predetermined one layer. At this time, when the predetermined one layer is a flattening film, the heights of the two layers with respect to the main surface of the semiconductor substrate are substantially equal to each other.
  • ordinal numbers such as “first” and “second” do not mean the number or order of components unless otherwise specified, and avoid confusion of the same kind of components and distinguish them. It is used for the purpose of
  • FIG. 1 is a diagram showing an exemplary circuit configuration of the image pickup apparatus 100 according to the present embodiment.
  • the image pickup apparatus 100 includes a plurality of pixels 10 and peripheral circuits.
  • the plurality of pixels 10 form a pixel region RA, for example, by being arranged two-dimensionally.
  • the peripheral circuit is arranged in the peripheral region outside the pixel region RA. Needless to say, the number of pixels 10 and the allocation price are not particularly limited.
  • the array of pixels 10 may be one-dimensional. In this case, the image pickup device 100 can be used as a line sensor.
  • Each of the plurality of pixels 10 is connected to the power supply wiring 22.
  • a predetermined power supply voltage A VDD is supplied to each of the plurality of pixels 10 via the power supply wiring 22.
  • a storage control line 17 is connected to each of the plurality of pixels 10.
  • each of the plurality of pixels 10 includes a photoelectric conversion unit that photoelectrically converts incident light and a signal detection circuit that detects a signal generated by the photoelectric conversion unit.
  • the storage control line 17 applies a predetermined voltage in common to the photoelectric conversion unit of each pixel 10.
  • the peripheral circuits of the image pickup apparatus 100 include a vertical scanning circuit 16, a plurality of load circuits 19, a plurality of column signal processing circuits 20, a plurality of inverting amplifiers 24, and a horizontal signal readout circuit. 21 and include.
  • the load circuit 19, the column signal processing circuit 20, and the inverting amplifier 24 are arranged for each row of pixels 10 arranged in two dimensions.
  • the vertical scanning circuit is also called a row scanning circuit.
  • the column signal processing circuit is also called a row signal storage circuit.
  • the horizontal signal readout circuit is also called a column scanning circuit.
  • the address signal line 30 and the reset signal line 26 are connected to the vertical scanning circuit 16.
  • the vertical scanning circuit 16 selects a plurality of pixels 10 arranged in each row in units of rows by applying a predetermined voltage to the address signal line 30. By selecting a plurality of pixels 10 in row units, reading of the signal voltage of the selected pixel 10 and resetting of the signal charge are executed.
  • the feedback control line 28 and the sensitivity adjustment line 32 are further connected to the vertical scanning circuit 16.
  • the vertical scanning circuit 16 applies a predetermined voltage to the feedback control line 28, a feedback loop is formed in which the output of the pixel 10 is negatively fed back. Further, the vertical scanning circuit 16 can supply a predetermined voltage to the plurality of pixels 10 via the sensitivity adjustment line 32.
  • the image pickup apparatus 100 has vertical signal lines 18 provided for each row of a plurality of pixels 10.
  • a load circuit 19 is electrically connected to each vertical signal line 18.
  • Each of the plurality of pixels 10 is electrically connected to the column signal processing circuit 20 via the corresponding vertical signal line 18.
  • the column signal processing circuit 20 performs noise suppression signal processing represented by correlated double sampling, analog-to-digital conversion, and the like.
  • a horizontal signal readout circuit 21 is electrically connected to the column signal processing circuit 20 provided corresponding to each row of the plurality of pixels 10. The horizontal signal reading circuit 21 sequentially reads signals from the plurality of column signal processing circuits 20 to the horizontal common signal line 23.
  • the power supply wiring 22, the feedback line 25, and the vertical signal line 18 extend in the vertical direction in FIG. 1, that is, in the row direction of the plurality of pixels 10.
  • Each of the feedback lines 25 and each of the vertical signal lines 18 provided for each row of the plurality of pixels 10 has a connection with each of the plurality of pixels 10 arranged along the row direction.
  • the storage control line 17, the reset signal line 26, the feedback control line 28, the address signal line 30, and the sensitivity adjustment line 32 extend in the row direction of the plurality of pixels 10, for example. These signal lines are connected to each of the plurality of pixels 10 arranged along the row direction.
  • the storage control line 17 and the sensitivity adjustment line 32 may extend in the column direction of the plurality of pixels 10.
  • the storage control line 17 and the sensitivity adjustment line 32 may be connected to each of a plurality of pixels 10 arranged along the column direction.
  • the inverting amplifier 24 is provided corresponding to each row of the plurality of pixels 10.
  • the negative input terminal of the inverting amplifier 24 is connected to the corresponding vertical signal line 18, and a predetermined voltage Vref is supplied to the positive input terminal of the inverting amplifier 24.
  • the voltage Vref is, for example, 1V or a positive voltage in the vicinity of 1V.
  • the output terminal of the inverting amplifier 24 has a connection to the negative input terminal of the inverting amplifier 24 via one of a plurality of feedback lines 25 provided corresponding to a plurality of rows of pixels 10. It is connected to pixel 10.
  • the inverting amplifier 24 constitutes a part of a feedback circuit that negatively feeds back the output from the pixel 10.
  • the inverting amplifier 24 may be referred to as a feedback amplifier.
  • FIG. 2 is a diagram showing an example of a circuit configuration of pixels 10 included in the image pickup apparatus 100 according to the present embodiment.
  • the plurality of pixels 10 included in the image pickup apparatus 100 have the same configuration as each other.
  • the pixel 10 includes a photoelectric conversion unit 15 and a signal detection circuit SC.
  • the image pickup apparatus 100 includes a feedback circuit FC that negatively feeds back the output of the signal detection circuit SC.
  • the photoelectric conversion unit 15 has a transparent electrode 15a, a photoelectric conversion film 15b, and a pixel electrode 15c.
  • the transparent electrode 15a of the photoelectric conversion unit 15 is connected to the storage control line 17.
  • the pixel electrode 15c of the photoelectric conversion unit 15 is connected to the charge storage node 44.
  • positive charges (specifically, holes) and negative charges (specifically, electrons) generated in the photoelectric conversion film 15b by photoelectric conversion are performed.
  • the charge of one of the polarities can be collected in the pixel electrode 15c.
  • the potential of the transparent electrode 15a may be higher than that of the pixel electrode 15c.
  • the signal detection circuit SC includes a signal detection transistor 34 that amplifies and outputs a signal generated by the photoelectric conversion unit 15, and a first capacitance element 41.
  • the signal detection circuit SC further includes a reset transistor 36, a feedback transistor 38, a second capacitive element 42 having a capacitance value smaller than that of the first capacitive element 41, and an address transistor 40.
  • each of the plurality of pixels 10 has one or more capacitive elements in the pixel. Since the first capacitance element 41 has a relatively large capacitance value, for example, kTC noise can be effectively reduced.
  • an N-channel MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the gate of the signal detection transistor 34 is connected to the charge storage node 44. In other words, the gate of the signal detection transistor 34 is connected to the pixel electrode 15c.
  • the drain of the signal detection transistor 34 is connected to the power supply wiring 22 as a source follower power source, and the source is connected to the vertical signal line 18 via the address transistor 40.
  • the signal detection transistor 34 and the load circuit 19 (see FIG. 1) (see FIG. 1), which is not shown in FIG. 2, form a source follower circuit.
  • the address transistor 40 is connected between the source of the signal detection transistor 34 and the vertical signal line 18.
  • the gate of the address transistor 40 is connected to the address signal line 30.
  • a voltage corresponding to the amount of the stored signal charge is applied to the gate of the signal detection transistor 34.
  • the signal detection transistor 34 amplifies the voltage applied to this gate.
  • the address transistor 40 is turned on, the voltage amplified by the signal detection transistor 34 is selectively read out as a signal voltage.
  • the address transistor 40 may be connected between the drain of the signal detection transistor 34 and the power supply wiring 22. That is, the drain of the signal detection transistor 34 may be connected to the power supply wiring 22 via the address transistor 40.
  • one of the pair of electrodes included in the first capacitive element 41 is connected to the sensitivity adjusting line 32.
  • a pad portion is connected to the sensitivity adjusting line 32, and the potential of the sensitivity adjusting line 32 is adjusted by the voltage applied to the pad portion.
  • the potential of the sensitivity adjustment line 32 is fixed at a constant potential such as 0V.
  • the sensitivity adjustment line 32 can be used to control the potential of the charge storage node 44.
  • the other of the pair of electrodes of the first capacitance element 41 is connected to one of the pair of electrodes of the second capacitance element 42.
  • the node including the connection point between the first capacitance element 41 and the second capacitance element 42 may be referred to as a reset drain node 46.
  • the other of the pair of electrodes of the second capacitance element 42 is connected to the charge storage node 44. That is, of the pair of electrodes of the second capacitance element 42, the electrode not connected to the reset drain node 46 has an electrical connection with the pixel electrode 15c of the photoelectric conversion unit 15.
  • the reset transistor 36 is connected in parallel to the second capacitive element 42. The gate of the reset transistor 36 is connected to the reset signal line 26.
  • the pixel 10 includes the feedback transistor 38. As shown, one of the source and drain of the feedback transistor 38 is connected to the reset drain node 46. The other of the source and drain of the feedback transistor 38 is connected to the feedback line 25. The gate of the feedback transistor 38 is connected to the feedback control line 28.
  • FIG. 3 is a schematic cross-sectional view of the pixel 10 included in the image pickup apparatus 100 according to the present embodiment.
  • the interlayer insulating layer 283 and the insulating layer included in the transistor layer 282 and the wiring layer 284 are not shaded to represent the cross section in consideration of the legibility of the figure. The same applies to FIGS. 6A to 10 described later.
  • the image pickup apparatus 100 includes a plurality of pixels 10. As shown in FIG. 3, each of the plurality of pixels 10 includes a substrate 281, a transistor layer 282, an interlayer insulating layer 283, capacitive elements 201 and 202, a wiring layer 284, and a photoelectric conversion unit 15. include.
  • the photoelectric conversion unit 15 includes a transparent electrode 15a, a photoelectric conversion film 15b, and a pixel electrode 15c.
  • the photoelectric conversion film 15b is arranged between the transparent electrode 15a and the pixel electrode 15c.
  • the transparent electrode 15a is a metal Ox from ITO (Indium Tin Oxide), IZO (Indium Zinc Oxide), InGaZnO, InO, ZnO, AZO (Aluminum-topped Zinc Oxide), GZO (Gallium-doped Oxide), etc. , Ag, Au, Al or the like, an ultrathin metal film, or a film on which a particulate or wire-like metal is deposited.
  • the transparent electrode 15a is continuously provided over the plurality of pixels 10, it may be provided separately for each pixel 10.
  • the photoelectric conversion film 15b is formed by using a photoelectric conversion material that generates electric charges from incident light by photoelectric conversion.
  • a photoelectric conversion material an organic material and an inorganic material can be arbitrarily selected in order to obtain desired photoelectric conversion characteristics.
  • the image pickup apparatus 100 can function as a visible sensor.
  • the photoelectric conversion film 15b using a material capable of converting light having a wavelength of 800 nm or more and 2000 nm or less into electric charges, the image pickup apparatus 100 can function as a near infrared sensor.
  • the photoelectric conversion film 15b is continuously provided over the plurality of pixels 10, it may be provided separately for each pixel 10.
  • the pixel electrode 15c is a film made of a metal nitride such as TiN or TaN, or a metal film such as Ag, Au, Al, Cu, W, Ti, Ta or the like.
  • the pixel electrodes 15c are provided separately for each pixel 10.
  • the pixel electrode 15c collects the electric charge generated by the photoelectric conversion film 15b.
  • a shield electrode may be formed around the pixel electrode 15c to block the influence of the potential between the adjacent pixel electrodes 15c.
  • the substrate 281 is, for example, a silicon substrate.
  • the substrate 281 is not limited to a substrate whose entire substrate is a semiconductor.
  • the substrate 281 may be an insulating substrate having a semiconductor layer on its surface.
  • a p-type silicon substrate is exemplified as the substrate 281.
  • a plurality of impurity regions are formed on the substrate 281.
  • the impurity region is, for example, a region in which an n-type dopant is diffused.
  • Each of the plurality of impurity regions functions as a source region or a drain region of each transistor included in the signal detection circuit SC.
  • a transistor layer 282 is arranged on the substrate 281.
  • the transistor layer 282 is an interlayer insulating film that covers the gate electrode and the gate insulating film of the transistor, contact vias connected to each of the gate electrode, the source region, and the drain region, and the main surface of the gate electrode, the gate insulating film, and the substrate 281. And, including.
  • the gate electrode and the contact via are, for example, polysilicon having conductivity, but may be a metal material such as Cu.
  • the gate insulating film is formed by using an insulating material such as SiO 2 , SiON or SiN.
  • the interlayer insulating film is formed by using an insulating material such as TEOS (tetraethoxysilane), SiO 2 , SiON or SiN.
  • the interlayer insulating film is continuously provided over the plurality of pixels 10.
  • the upper surface of the interlayer insulating film is flattened. The upper surface is the side of the main surface of the interlayer insulating film on which the photoelectric conversion unit 15 is provided.
  • the plurality of contact vias are provided so as to penetrate the interlayer insulating film.
  • the interlayer insulating layer 283 is arranged on the transistor layer 282.
  • the interlayer insulating layer 283 has a laminated structure of a plurality of insulating layers.
  • the interlayer insulating layer 283 includes a lower insulating layer 283a and an upper insulating layer 283b.
  • Each of the lower insulating layer 283a and the upper insulating layer 283b includes one or more insulating layers.
  • the lower insulating layer 283a is an example of a supporting insulating film that supports the capacitive elements 201 and 202.
  • the upper insulating layer 283b is an example of a covering insulating film covering the capacitive elements 201 and 202.
  • Each of the plurality of insulating layers included in the interlayer insulating layer 283 is formed by using an insulating material such as TEOS, SiO 2 , SiON, and SiN.
  • Capacitive elements 201 and 202 are formed inside the interlayer insulating layer 283. That is, the capacitive elements 201 and 202 are formed between the photoelectric conversion unit 15 and the substrate 281, respectively.
  • the capacitive elements 201 and 202 are formed so as to be sandwiched between the lower insulating layer 283a and the upper insulating layer 283b.
  • the semiconductor device in the present disclosure includes, for example, capacitive elements 201 and 202 and an interlayer insulating layer 283. The specific configurations of the capacitive elements 201 and 202 will be described later.
  • the wiring layer 284 includes a plurality of wirings, an interlayer insulating film covering the plurality of wirings, and a via conductor connecting different wirings in the thickness direction.
  • a pixel electrode 15c is provided on the uppermost layer of the wiring layer 284.
  • Wiring and via conductors are formed using a metal such as Cu or a conductive material such as polysilicon.
  • the interlayer insulating film is formed by using an insulating material such as TEOS, SiO 2 , SiON or SiN.
  • the number of wiring layers and the number of insulating layers arranged in the wiring layer 284 are not limited to the number of layers illustrated in FIG. 3, and can be arbitrarily set.
  • the capacitive elements 201 and 202 correspond to, for example, the first capacitive element 41 and the second capacitive element 42 shown in FIG. 2, but are not limited thereto.
  • the capacitive elements 201 and 202 each have a "MIM (Metal-Insulator-Metal) structure" in which a dielectric or an insulator is sandwiched between two electrodes formed of a conductive material such as a metal or a metal compound.
  • the capacitive element 201 is an example of a first capacitive element, and has a first electrode 220, a second electrode 230, and a dielectric layer 240.
  • the capacitive element 202 is an example of a second capacitive element, and has a second electrode 230, a third electrode 250, and an insulating layer 260.
  • the first electrode 220, the second electrode 230, and the third electrode 250 are laminated in this order, and at least a part of each of them overlaps each other in a plan view.
  • the first electrode 220, the dielectric layer 240, the second electrode 230, the insulating layer 260, and the third electrode 250 are laminated in this order, and at least a part of each of them overlaps each other in a plan view. That is, in a plan view, the capacitive element 201 and the capacitive element 202 overlap each other.
  • the capacitive element 201 is a trench type capacitor including at least one trench portion 210.
  • the capacitive element 202 is a planar type capacitor that does not include a trench portion.
  • the trench portion 210 is a part of the capacitive element 201 and is a portion formed in a groove or a recess (that is, a trench) formed in the interlayer insulating layer 283.
  • the trench refers to a portion where a part of the lower insulating layer 283a is removed by etching, regardless of its shape.
  • the shape of the trench is, for example, a cylinder, a cone, a cube, a rectangular parallelepiped, or the like.
  • At least one trench is formed by forming the transistor layer 282 on the substrate 281, forming the lower insulating layer 283a on the transistor layer 282, and then etching the lower insulating layer 283a.
  • a first electrode 220, a dielectric layer 240 and a second electrode 230 are formed in this order along the inner surface of the trench. Inside the trench, the first electrode 220 and the dielectric layer 240 are each formed to have a substantially uniform film thickness.
  • the second electrode 230 is formed so as to fill the trench. That is, the capacitive element 201 extends three-dimensionally not only in the direction parallel to the main surface of the substrate 281 but also in the thickness direction of the substrate 281. As a result, the capacitance element 201 can increase the electrode area as compared with the planar type capacitor having no trench portion, so that the capacitance density per unit area can be increased.
  • the contact via 271 formed in the transistor layer 282 is connected to the first electrode 220 of the capacitive element 201 by the trench portion 210.
  • the contact via 271 is an example of a first contact plug.
  • a plurality of contact vias 271 are formed in the trench portion 210, and may be connected to a plurality of transistors. The top of the contact via 271 is exposed at the bottom of the trench. This makes it possible to make contact with the first electrode 220 of the capacitive element 201.
  • the first electrode 220 is formed so as to cover a part of the upper surface of the lower insulating layer 283a and the upper surface of the contact via 271.
  • the first electrode 220 forms a conductive material by a method having a good film property such as an ALD (Atomic Layer Deposition) method or a CVD method (Chemical Vapor Deposition). It is formed by doing.
  • the conductive material include metal nitrides such as TiN or TaN, metal films such as Ag, Au, Al, Cu, W, Ti, and Ta, or ITO, IZO, InGaZnO, InO, ZnO, AZO, and GZO.
  • a transparent electrode such as can be used.
  • the first electrode 220 is patterned in a predetermined shape. A part of the first electrode 220 is also provided outside the trench. That is, the first electrode 220 includes a portion included in the trench portion 210 and a flat portion on the upper surface of the lower insulating layer 283a. The flat portion is provided, for example, in parallel with the substrate 281.
  • the dielectric layer 240 is located between the first electrode 220 and the second electrode 230.
  • the dielectric layer 240 is in contact with the upper surface of the first electrode 220 and the lower surface of the second electrode 230.
  • the dielectric layer 240 is patterned in a predetermined shape so as to cover the first electrode 220.
  • the dielectric layer 240 is formed by forming a dielectric material by a method such as an ALD method or a CVD method in order to coat the upper surface of the first electrode 220 with a substantially uniform film thickness along the inner surface shape of the trench. It is formed.
  • the dielectric layer 240 covers the entire upper surface of the first electrode 220. That is, the first electrode 220 is completely covered with the dielectric layer 240, and there is no portion protruding from the dielectric layer 240 in a plan view.
  • the dielectric layer 240 has a non-overlapping portion 241 that does not overlap the first electrode 220 in a plan view.
  • the non-overlapping portion 241 is an example of the first non-overlapping portion and is located on the upper surface of the lower insulating layer 283a.
  • the dielectric constant of the dielectric layer 240 is, for example, larger than the dielectric constant of the insulating layer 260 of the capacitive element 202.
  • the dielectric material constituting the dielectric layer 240 a so-called high-k material having a dielectric constant higher than that of SiO 2 can be used.
  • a dielectric material such as SiN, SiON, AlO, Ta 2O 5 , HfO, ZrO, or TiO can be used.
  • the dielectric constant of the dielectric layer 240 may be equal to the dielectric constant of the insulating layer 260. That is, TEOS or SiO 2 may be used as the dielectric layer 240.
  • the second electrode 230 covers the upper surface of the dielectric layer 240.
  • the second electrode 230, together with the dielectric layer 240, is patterned into a predetermined shape by removing a part of the dielectric layer 240 by etching so as to be larger than the first electrode 220.
  • the patterning of the second electrode 230 and the dielectric layer 240 is performed, for example, by using the same mask.
  • the shape and size of the second electrode 230 substantially match the shape and size of the dielectric layer 240 in a plan view.
  • the second electrode 230 may be smaller than the dielectric layer 240.
  • the second electrode 230 may be larger than the dielectric layer 240 and may completely cover the dielectric layer 240.
  • the second electrode 230 has a non-overlapping portion 231 that does not overlap with the first electrode 220 in a plan view.
  • the non-overlapping portion 231 is an example of the third non-overlapping portion, and does not overlap with either the insulating layer 260 or the third electrode 250 in a plan view.
  • the non-overlapping portion 231 overlaps with the non-overlapping portion 241 of the dielectric layer 240 in a plan view.
  • the interlayer insulating layer 283 is provided with a contact via 272 connected to the second electrode 230 by the non-overlapping portion 231.
  • the contact via 272 is an example of a second contact plug.
  • the contact via 272 penetrates the upper insulating layer 283b.
  • the second electrode 230 can be formed by the same film forming method as the first electrode 220 by using the same material as the first electrode 220.
  • the second electrode 230 is formed so as to close the opening of the trench, that is, to fill the inside of the trench. Thereby, the step of the insulating layer 260 formed on the second electrode 230 can be suppressed. Therefore, the second electrode 230 has, for example, a laminated structure of the first conductive film and the second conductive film.
  • a first conductive film having a film thickness sufficient to close the opening of the trench is formed by a film forming method such as an ALD method or a CVD method having a good film property, and then a film film having a low film property such as spatter is formed.
  • the second conductive film is formed by the film method.
  • the second electrode 230 having a laminated structure is formed.
  • the second electrode 230 may have a single-layer structure. Further, the second electrode 230 may be formed by using a conductive material different from that of the first electrode 220.
  • the insulating layer 260 is located between the second electrode 230 and the third electrode 250.
  • the insulating layer 260 is in contact with the upper surface of the second electrode 230 and the lower surface of the third electrode 250.
  • the insulating layer 260 is patterned in a predetermined shape so as to cover the second electrode 230.
  • the insulating layer 260 has at least the first electrode 220, the dielectric layer 240, and the second electrode so as not to damage the capacitive element 201 including the first electrode 220, the dielectric layer 240, and the second electrode 230.
  • the two electrodes 230 are formed in a pattern wider than the overlapping portion in a plan view.
  • the insulating layer 260 is provided so as to overlap at least the trench portion 210 in a plan view.
  • the insulating layer 260 has a non-overlapping portion 261 that does not overlap the second electrode 230 in a plan view.
  • the non-overlapping portion 261 is an example of the second non-overlapping portion and is located on the upper surface of the lower insulating layer 283a. That is, the non-overlapping portion 261 of the insulating layer 260 is located at the same height as the non-overlapping portion 241 of the dielectric layer 240 in the thickness direction.
  • the dielectric constant of the insulating layer 260 is equal to or higher than the dielectric constant of the upper insulating layer 283b.
  • the insulating layer 260 is formed by using a dielectric material having a high dielectric constant such as SiN, SiON, AlO, Ta 2O 5 , HfO, ZrO, and TiO.
  • the insulating layer 260 may be formed by using an insulating material such as TEOS or SiO 2 having a low dielectric constant. That is, the insulating layer 260 may be formed by using the same material as the dielectric layer 240, or may be formed by using the same material as the upper insulating layer 283b.
  • the insulating layer 260 can be formed by a sputtering method, an ALD method, a CVD method, or the like using a dielectric material or an insulating material.
  • the third electrode 250 covers the upper surface of the insulating layer 260.
  • the third electrode 250, together with the insulating layer 260, is patterned into a predetermined shape by removing a part of the insulating layer 260 by etching so as to be larger than the second electrode 230.
  • the patterning of the third electrode 250 and the insulating layer 260 is performed, for example, by using the same mask.
  • the shape and size of the third electrode 250 substantially match the shape and size of the insulating layer 260 in a plan view.
  • the third electrode 250 may be smaller than the insulating layer 260.
  • the third electrode 250 may be larger than the insulating layer 260 and may completely cover the insulating layer 260.
  • the third electrode 250 comes into contact with the contact via 272 of the second electrode 230, the second electrode 230 and the third electrode 250 are electrically connected. Therefore, the third electrode 250 does not cover the second electrode 230 in the vicinity of the contact via 272 of the second electrode 230. That is, in the vicinity of the contact via 272, the third electrode 250 is wider than the first electrode 220 and narrower than the second electrode 230 in a plan view.
  • the third electrode 250 is a metal nitride such as TiN or TaN, or a metal film such as Ag, Au, Al, Cu, W, Ti, Ta, or a metal film.
  • Transparent electrodes such as ITO, IZO, InGaZnO, InO, ZnO, AZO, and GZO can be used.
  • As the film forming method an ALD method, a CVD method, a sputtering method and the like can be used.
  • the third electrode 250 has a non-overlapping portion 251 that does not overlap with any of the first electrode 220, the dielectric layer 240, and the second electrode 230 in a plan view.
  • the non-overlapping portion 251 is an example of the fourth non-overlapping portion.
  • the non-overlapping portion 251 overlaps with the non-overlapping portion 261 of the insulating layer 260 in a plan view.
  • the non-overlapping portion 251 is located at the same height as the non-overlapping portion 231 of the second electrode 230 in the thickness direction.
  • the interlayer insulating layer 283 is provided with a contact via 273 connected to the third electrode 250 by the non-overlapping portion 251.
  • the contact via 273 is an example of a third contact plug.
  • the contact via 273 penetrates the upper insulating layer 283b.
  • the capacitance element 201 has the trench portion 210, the capacitance density per unit area is increased. Further, since the capacitive element 202 is laminated on the capacitive element 201, it is desired according to the connection relationship between the capacitive element 201 and the capacitive element 202 while suppressing an increase in the area occupied by the capacitive element 201 and 202 in a plan view. It can exert its function. That is, the two capacitive elements 201 and 202 can select the characteristics that can be exhibited by the electrical connection to each electrode.
  • Table 1 is a table showing an example of the voltage supplied to the two capacitive elements 201 and 202 included in the image pickup apparatus 100 according to the present embodiment.
  • 4A, 4B, and 5 are diagrams showing first to third examples of electrical connection of the two capacitive elements 201 and 202 included in the image pickup apparatus 100 according to the present embodiment, respectively.
  • the capacitive element 201 and the capacitive element 202 can be connected in series.
  • a semiconductor device including the capacitive elements 201 and 202 connected in series can be used as a capacitance having excellent leakage current characteristics.
  • 3V is applied to the first electrode 220
  • 0V is applied to the second electrode 230
  • 3V is applied to the third electrode 250. That is, the same potential is supplied to the first electrode 220 and the third electrode 250, and they are electrically connected to each other.
  • the capacitive element 201 and the capacitive element 202 can be connected in parallel.
  • a semiconductor device including the capacitive elements 201 and 202 connected in parallel can be used as a capacitance having an excellent capacitance density per unit area.
  • the capacitive element 201 and the capacitive element 202 can be used independently of each other as separate capacitances.
  • the circuit shown in FIG. 5 is substantially equivalent to the circuit shown in FIG. 4A. Even in this case, as in the case of the first capacitance element 41 and the second capacitance element 42 shown in FIG. 2, each of them can have an individual function.
  • the voltage example shown in Table 1 is an example, and the supplied potential is not limited to 3V, 2V, and 0V. Further, the potentials applied to each of the first electrode 220 and the third electrode 250 when the capacitance element 201 and the capacitance element 202 are used as individual capacitances may be different potentials or may be the same potential.
  • FIGS. 6A and 6B are cross-sectional views showing a first example and a second example of connection of contact vias to two capacitive elements 201 and 202 included in the image pickup apparatus 100 according to the present embodiment.
  • FIGS. 6A and 6B show contact vias for the non-overlapping portion 231 of the second electrode 230, the same applies to the contact vias for the non-overlapping portion 251 of the third electrode 250.
  • a part of the upper insulating layer 283b covering the capacitive elements 201 and 202 is removed by etching, and a metal material is formed to form a contact via 272.
  • the electrode material having a low etching rate with respect to the etching rate of the upper insulating layer 283b is used as the second electrode 230, or the etching gas having a high etching selectivity is selected to penetrate the second electrode 230.
  • the contact via 230 can be brought into contact with the second electrode 230 with a large surface area on the bottom surface of the contact via 272. This makes it possible to reduce poor contact with the electrodes.
  • the contact via 272 is in contact only on the upper surface of the second electrode 230, but a part of the contact via 272 may be embedded in the second electrode 230. As a result, not only the bottom surface of the contact via 272 but also a part of the side surface contacts the second electrode 230, so that contact failure can be further reduced.
  • the contact via 275 that reaches the transistor layer 282 may be formed, and at the same time, the contact via 272A for the second electrode 230 may be formed.
  • the etching rates are different. Specifically, the etching rate of the interlayer insulating layer 283 is higher than the etching rate of the second electrode 230. Therefore, when the interlayer insulating layer 283 is etched until it reaches the transistor layer 282 in the portion where the second electrode 230 does not exist, it does not reach the transistor layer 282 in the portion where the second electrode 230 exists.
  • the contact via 272A penetrating the non-overlapping portion 231 of the second electrode 230 is formed. Further, by simultaneously treating the third electrode 250, a contact via penetrating the non-overlapping portion 251 of the third electrode 250 is formed.
  • a plurality of contact vias can be formed at the same time, so that the number of etching steps can be reduced. Misalignment of the mask alignment is less likely to occur, and a highly reliable image pickup apparatus 100 can be realized.
  • the contact via for the second electrode 230 and the contact via for the third electrode 250 do not have to be formed at the same time.
  • one contact via may penetrate the non-overlapping portion of the corresponding electrode and the other contact via may not penetrate the non-overlapping portion of the corresponding electrode.
  • the capacitive element 202 is a planar type capacitor, but it may be a trench type capacitor.
  • FIG. 7 is a cross-sectional view of the pixel 10B included in the image pickup apparatus according to the first modification. As shown in FIG. 7, the capacitive element 202B is a trench type capacitor.
  • the capacitive element 202B has a second electrode 230B, a third electrode 250B, and an insulating layer 260B.
  • the second electrode 230B and the insulating layer 260B are each formed inside the trench with a substantially uniform film thickness.
  • the third electrode 250B is formed so as to fill the trench.
  • the second electrode 230B, the insulating layer 260B, and the third electrode 250B are each formed by using an ALD method or a CVD method having good filmability.
  • the capacitance element 202B also has a trench portion, and the capacitance density per unit area can be increased.
  • the trench portion of the capacitive element 202B is located at a position where it overlaps with the trench portion of the capacitive element 201 in a plan view. That is, each trench portion of the capacitive elements 201 and 202B is formed in the same trench formed in the lower insulating layer 283a, but is not limited to this.
  • the trench portion of the capacitive element 202B may be provided at a position that does not overlap with the trench portion of the capacitive element 201 in a plan view.
  • the capacitive element 201 includes one trench portion 210, but the number of trench portions included in the capacitive element 201 may be two or more.
  • FIG. 8 is a cross-sectional view of the pixel 10C included in the image pickup apparatus according to the second modification. As shown in FIG. 8, the capacitive element 201C includes two trench portions 210 and 211.
  • the trench portion 211 can be formed in the same manner as the trench portion 210.
  • the shape, size and number of the trench portions 211 are not particularly limited.
  • the capacitive element 202 may also include a plurality of trench portions.
  • FIG. 9 is a cross-sectional view of the pixel 10D included in the image pickup apparatus according to the modified example 3.
  • the image pickup apparatus includes an insulating layer 290 located between the capacitive element 201 and the capacitive element 202D.
  • the capacitive element 202D has a fourth electrode 230D, a third electrode 250, and an insulating layer 260.
  • the insulating layer 290 is located between the second electrode 230 and the fourth electrode 230D.
  • the insulating layer 290 is in contact with the upper surface of the second electrode 230 and the lower surface of the fourth electrode 230D.
  • the insulating layer 290 is patterned in a predetermined shape so as to cover the second electrode 230.
  • the insulating layer 290 has at least the first electrode 220, the dielectric layer 240 and the first electrode so as not to damage the capacitive element 201 including the first electrode 220, the dielectric layer 240 and the second electrode 230.
  • the two electrodes 230 are formed in a pattern wider than the overlapping portion in a plan view.
  • the insulating layer 290 is provided so as to overlap at least the trench portion 210 in a plan view.
  • the insulating layer 290 has a non-overlapping portion 291 that does not overlap the second electrode 230 in a plan view.
  • the non-overlapping portion 291 is located on the upper surface of the lower insulating layer 283a. That is, the non-overlapping portion 291 of the insulating layer 290 is located at the same height as the non-overlapping portion 241 of the dielectric layer 240 and the non-overlapping portion 261 of the insulating layer 260 in the thickness direction.
  • the fourth electrode 230D covers the upper surface of the insulating layer 290.
  • the fourth electrode 230D, together with the insulating layer 290, is patterned into a predetermined shape by removing a part of the insulating layer 290 by etching so as to be larger than the second electrode 230.
  • the patterning of the fourth electrode 230D and the insulating layer 290 is performed using, for example, the same mask.
  • the shape and size of the fourth electrode 230D are substantially the same as the shape and size of the insulating layer 290.
  • the fourth electrode 230D may be smaller than the insulating layer 290.
  • the fourth electrode 230D may be larger than the insulating layer 290 and may completely cover the insulating layer 290.
  • the fourth electrode 230D comes into contact with the contact via 272 of the second electrode 230, the second electrode 230 and the fourth electrode 230D are electrically connected. Therefore, the fourth electrode 230D is patterned so as not to cover a part of the second electrode 230.
  • the fourth electrode 230D is formed by using the same material as the second electrode 230.
  • a film forming method for the fourth electrode 230D an ALD method, a CVD method, a sputtering method, or the like can be used.
  • the fourth electrode 230D has a non-overlapping portion 231D that does not overlap with any of the first electrode 220, the dielectric layer 240, and the second electrode 230 in a plan view.
  • the non-overlapping portion 231D of the fourth electrode 230D is located at the same height as the non-overlapping portion 251 of the third electrode 250 and the non-overlapping portion 231 of the second electrode 230 in the thickness direction.
  • the interlayer insulating layer 283 is provided with a contact via 274 connected to the fourth electrode 230D by the non-overlapping portion 231D.
  • the contact via 274 penetrates the upper insulating layer 283b.
  • the non-overlapping portion 251 of the third electrode 250 is shown to be separated from the portion constituting the capacitive element 202D, but is not actually shown. Is connected to a portion constituting the capacitive element 202D.
  • the capacitive element 201 and the capacitive element 202D are connected in series, for example, the second electrode 230 and the fourth electrode 230D are electrically connected, and the first electrode 220 and the third electrode 250 are connected. Do not connect electrically.
  • the capacitive element 201 and the capacitive element 202D are connected in series, for example, the first electrode 220 and the third electrode 250 are electrically connected, and the second electrode 230 and the fourth electrode 230D are electrically connected. You do not have to connect to.
  • the capacitive element 201 and the capacitive element 202D are connected in parallel, for example, the second electrode 230 and the fourth electrode 230D are electrically connected, and the first electrode 220 and the third electrode 250 are electrically connected. Connect to.
  • the capacitive element 201 and the capacitive element 202D are connected in parallel, for example, the second electrode 230 and the third electrode 250 are electrically connected, and the first electrode 220 and the fourth electrode 230D are electrically connected. May be connected to.
  • the capacitive element 201 and the capacitive element 202D are made to function as individual elements, for example, none of the first electrode 220, the second electrode 230, the third electrode 250, and the fourth electrode 230D are electrically connected to each other. .. Depending on the application, the second electrode 230 and the third electrode 250 may be electrically connected, or the second electrode 230 and the fourth electrode 230D may be electrically connected.
  • the photoelectric conversion unit 15 is provided above the substrate 281 but may be provided inside the substrate 281. That is, the image pickup apparatus 100 may be a back-illuminated CMOS image sensor in which the photoelectric conversion unit 15E is formed on the substrate 281.
  • FIG. 10 is a cross-sectional view of the pixel 10E included in the image pickup apparatus according to the modified example 4.
  • a photoelectric conversion unit 15E is provided in the substrate 281.
  • the photoelectric conversion unit 15E is, for example, a photodiode.
  • the photodiode is, for example, a pn diode having a pn junction, and is formed by an impurity region formed in the substrate 281 or the like.
  • light is incident from the back surface of the substrate 281, that is, the surface opposite to the surface on which the capacitive elements 201 and 202 are formed, and the photoelectric conversion unit 15E performs photoelectric conversion.
  • each modification 1 to 3 may be applied instead of the capacitance elements 201 and 202.
  • the contact via 271 is in contact with the first electrode 220 at the bottom surface of the trench portion 210, but the contact via is not limited to this.
  • the contact via 271 may be in contact with the flat portion of the first electrode 220.
  • a wiring covering the upper surface of the contact via 271 may be provided, and the end portion of the wiring may be in contact with the first electrode 220 on the side surface of the trench portion 210. That is, the contact plug electrically connected to the trench portion 210 may include contact vias and wiring.
  • the dielectric layer 240 does not have to have the non-overlapping portion 241.
  • the non-overlapping portion 231 of the second electrode 230 is provided on the upper surface of the lower insulating layer 283a.
  • the insulating layer 260 does not have to have the non-overlapping portion 261.
  • the non-overlapping portion 251 of the third electrode 250 is provided on the upper surface of the lower insulating layer 283a.
  • the dielectric layer 240 may be an insulating film such as a silicon oxide film or a silicon nitride film, instead of a thin film using a high-k material.
  • the semiconductor device according to the present disclosure may be provided in a storage device having a memory array instead of the image pickup device.
  • This disclosure can be used, for example, for image sensors, digital cameras, medical cameras, robot cameras, security cameras, in-vehicle cameras, and the like.

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Abstract

半導体装置は、第１電極、第２電極、及び、第１電極と第２電極との間に位置する誘電体層を含む第１容量素子と、第３電極、及び、第２電極と第３電極との間に位置する絶縁層を含む第２容量素子と、を備える。第１容量素子は、少なくとも１つの第１トレンチ部を含む。

Description

半導体装置及び撮像装置
　本開示は、半導体装置及び撮像装置に関する。
　半導体集積回路の容量素子は、集積度向上のため、単位面積あたりの容量密度を上げる検討がなされている。容量素子の静電容量Ｃは、誘電材料の誘電率をε、真空の誘電率をε０、誘電体膜厚をｔ、電極面積をＳとすると、Ｃ＝（ε×ε０×Ｓ）／ｔで表される。すなわち、容量密度の向上は、誘電材料の誘電率εを高めること、誘電体膜厚ｔを薄くすること、三次元構造によって表面積を増やし電極面積Ｓを増やすこと（例えば、特許文献１を参照）、及び、複数の容量素子を電気的に並列接続すること（例えば、特許文献２を参照）、などで可能である。一方で、耐圧特性の向上及びリーク電流の低減は、誘電体膜厚ｔを厚くすること、バンドギャップが広い低誘電率材料を用いること、及び、複数の容量素子を電気的に直列接続すること、などで可能である。
特開２０１９－１４５７９０号公報 米国特許出願公開第２０１９／００９６９８６号明細書
　本開示は、用途に応じて優れた特性を発揮させることができる容量素子を含む半導体装置及び撮像装置を提供する。
　本開示の一態様に係る半導体装置は、第１電極、第２電極、及び、前記第１電極と前記第２電極との間に位置する誘電体層を含む第１容量素子と、第３電極、及び、前記第２電極と前記第３電極との間に位置する絶縁層を含む第２容量素子と、備える。前記第１容量素子は、少なくとも１つの第１トレンチ部を含む。
　本開示の一態様に係る撮像装置は、上記一態様に係る半導体装置を備える。
　本開示によれば、用途に応じて優れた特性を発揮させることができる容量素子を含む半導体装置及び撮像装置を提供することができる。
図１は、実施の形態に係る撮像装置の回路構成の一例を示す図である。 図２は、実施の形態に係る撮像装置が備える画素の回路構成の一例を示す図である。 図３は、実施の形態に係る撮像装置が備える画素の断面図である。 図４Ａは、実施の形態に係る撮像装置が備える２つの容量素子の電気的な接続の第１例を示す図である。 図４Ｂは、実施の形態に係る撮像装置が備える２つの容量素子の電気的な接続の第２例を示す図である。 図５は、実施の形態に係る撮像装置が備える２つの容量素子の電気的な接続の第３例を示す図である。 図６Ａは、実施の形態に係る撮像装置の２つの容量素子に対するコンタクトビアの接続の第１例を示す断面図である。 図６Ｂは、実施の形態に係る撮像装置の２つの容量素子に対するコンタクトビアの接続の第２例を示す断面図である。 図７は、実施の形態の変形例１に係る撮像装置が備える画素の断面図である。 図８は、実施の形態の変形例２に係る撮像装置が備える画素の断面図である。 図９は、実施の形態の変形例３に係る撮像装置が備える画素の断面図である。 図１０は、実施の形態の変形例４に係る撮像装置が備える画素の断面図である。
　（本開示の基礎となった知見）
　本発明者は、「背景技術」の欄において記載した従来技術に関し、以下の問題が生じることを見出した。
　特許文献１では、トレンチ構造を有する容量素子の耐圧を向上させることにより、誘電体の膜厚を薄くすることができ、単位面積あたりの容量密度を上げる技術が開示されている。しかし、例えばイメージセンサ用途では、容量素子の容量密度は高い方が好ましく、イメージセンサの小画素化、高飽和化、ダイナミックレンジ向上などの目的には、容量素子の容量密度が不足するという課題がある。
　特許文献２では、プレーナ型の容量素子を積層し、並列接続することにより、容量素子の容量密度を上げる技術が開示されている。しかしながら、トレンチ構造を有しないプレーナ型の容量素子では容量密度が低いという課題がある。
　これら従来の課題に対し、容量密度の向上、リーク電流の低減などを用途に応じて簡単に変更可能な容量素子が求められている。本開示は、用途に応じて優れた特性を発揮させることができる容量素子を含む半導体装置及び撮像装置を提供する。
　本開示の一態様に係る半導体装置は、第１電極、第２電極、及び、前記第１電極と前記第２電極との間に位置する誘電体層を含む第１容量素子と、第３電極、及び、前記第２電極と前記第３電極との間に位置する絶縁層を含む第２容量素子と、備える。前記第１容量素子は、少なくとも１つの第１トレンチ部を含む。
　これにより、第１電極、第２電極及び第３電極の電気的な接続を変えることで、用途に応じて優れた特性を２つの容量素子に発揮させることができる。例えば、トレンチ部を有する第１容量素子と第１容量素子とは異なる第２容量素子とを並列接続することにより、単位面積あたりの容量密度に優れた容量素子を含む半導体装置を提供することができる。また、トレンチ部を有する第１容量素子と第２容量素子を直列接続することにより、リーク電流特性に優れた容量素子を含む半導体装置を提供することができる。このように、直列接続と並列接続とを選択可能な設計自由度の高い半導体装置を提供することができる。
　また、例えば、前記第１電極、前記第２電極及び前記第３電極は、この順で積層されていてもよく、前記第１電極の少なくとも一部、前記第２電極の少なくとも一部、及び前記第３電極の少なくとも一部が平面視において互いに重なっていてもよい。
　これにより、単位面積あたりの容量密度を更に高めることができる。
　ところで、特許文献２では、２つの容量素子の積層構造は、基板上方に形成された第１電極、第１電極上に形成された第１誘電体層、第１誘電体層上に形成された第２電極、第２電極上に形成された第２誘電体層、第２誘電体層上に形成された第３電極を備える。第３電極の表面積は第２電極より小さく、第２電極の表面積は第１電極より小さい。このため、電極と電気的接続を取るコンタクトビア配線の少なくとも一箇所以上は、容量膜として機能する誘電体上の電極に形成される。コンタクトビア配線を形成するためには、当該電極上の層間絶縁膜及び当該電極をドライエッチングによりエッチングする。このドライエッチングによって、電極直下の誘電体層にエッチングダメージが入り、容量素子のリーク電流の増大及び耐圧特性の低下が懸念される。
　これに対して、本開示の一態様に係る半導体装置は、例えば、さらに、前記少なくとも１つの第１トレンチ部で前記第１電極に接続された第１コンタクトプラグを備えてもよい。
　これにより、第１電極に対するコンタクトを下側からとることができる。このため、第１電極に対するコンタクトプラグを形成する際に、第１電極と第２電極との間に位置する誘電体層にエッチングダメージが入らなくなる。よって、容量素子のリーク電流の増大を抑制することができ、かつ、耐圧特性を向上させることができる。
　また、例えば、前記誘電体層は、平面視において前記第１電極に重ならない第１非重複部を含み、前記絶縁層は、平面視において前記第２電極に重ならない第２非重複部を含み、前記第１非重複部は、前記半導体装置の厚み方向において、前記第２非重複部と同じ高さに位置していてもよい。
　これにより、誘電体層の一部及び絶縁層の一部が、半導体装置の厚み方向において同じ高さに位置することにより、誘電体層の一部の上方に設けられる第２電極の一部及び絶縁層の一部の上方に設けられる第３電極の一部も同じ高さにすることができる。この同じ高さの部分でコンタクトをとることによって、第２電極及び第３電極に対するコンタクトの高さを揃えることができ、それぞれ良好なコンタクトをとることができる。
　また、例えば、前記第１電極は２つの面を有し、前記２つの面のうち前記誘電体層に近い面の全体は、前記誘電体層に覆われていてもよい。
　これにより、第１電極の上面全体を有効に利用した容量素子を実現することができる。また、第１電極と第２電極との短絡を抑制することができる。
　また、例えば、前記第２電極は、平面視において前記絶縁層及び前記第３電極のいずれとも重ならない第３非重複部を含み、前記第３電極は、平面視において前記第１電極、前記誘電体層及び前記第２電極のいずれとも重ならない第４非重複部を含み、前記第３非重複部は、前記半導体装置の厚み方向において、前記第４非重複部と同じ高さに位置していてもよい。
　これにより、第２電極及び第３電極の各々の非重複部でコンタクトをとることができるので、誘電体層又は絶縁層にエッチングダメージが入ったとしても、容量特性に与える悪影響を抑制することができる。よって、容量素子のリーク電流増大を抑制することができ、かつ、耐圧特性を向上させることができる。
　また、例えば、本開示の一態様に係る半導体装置は、さらに、前記第３非重複部で前記第２電極に接続される第２コンタクトプラグと、前記第４非重複部で前記第３電極に接続される第３コンタクトプラグと、を備えてもよい。
　これにより、第２電極及び第３電極の各々の非重複部でコンタクトをとるので、誘電体層又は絶縁層にエッチングダメージが入ったとしても、容量特性に与える悪影響を抑制することができる。よって、容量素子のリーク電流増大を抑制することができ、かつ、耐圧特性を向上させることができる。
　また、例えば、前記第２コンタクトプラグは、前記第３非重複部を貫通し、又は、前記第３コンタクトプラグは、前記第４非重複部を貫通していてもよい。
　これにより、他のコンタクトプラグと第２コンタクトプラグ又は第３コンタクトプラグとを同一工程で形成することができる。エッチングなどの工程数を減らすことができるので、マスクの位置合わせのズレなどが発生しにくくなり、信頼性の高い半導体装置を実現することができる。
　また、例えば、前記誘電体層の誘電率は、前記絶縁層の誘電率以上であってもよい。
　これにより、第１容量素子の容量値を増大させることができ、単位面積あたりの容量密度を更に高めることができる。
　また、例えば、本開示の一態様に係る半導体装置は、前記第２容量素子を覆う被覆絶縁膜を備え、前記絶縁層の誘電率は、前記被覆絶縁膜の誘電率以上であってもよい。
　これにより、第２容量素子の容量値を増大させることができ、単位面積あたりの容量密度を更に高めることができる。
　また、例えば、前記第２容量素子は、前記第２電極を含んでいてもよい。
　これにより、第２電極が２つの容量素子で共有されるので、２つの容量素子の接続配線を減らすことができ、寄生容量などの回路上、不要な成分の発生を抑制することができる。
　また、例えば、前記第２容量素子は、さらに、前記第２電極と前記絶縁層との間に位置する第４電極を有してもよい。
　これにより、２つの容量素子に含まれる４つの電極の各々を電気的に分離することができるので、配線レイアウトの自由度を更に高めることができる。
　また、例えば、前記第１電極と前記第３電極とは、互いに電気的に接続されていてもよい。
　これにより、第１容量素子と第２容量素子とを並列に接続することができるので、単位面積あたりの容量密度を高めることができる。
　また、例えば、前記第２電極には、電位が供給されなくてもよい。
　これにより、第１容量素子と第２容量素子とを直列に接続することができるので、リーク電流を低減することができる。
　また、例えば、前記第１電極は、前記第３電極と互いに電気的に接続されていなくてもよい。
　これにより、第１容量素子と第２容量素子とに個別の機能を持たせることができる。
　また、例えば、前記第２容量素子は、少なくとも１つの第２トレンチ部を含んでもよい。
　これにより、単位面積あたりの容量密度を更に高めることができる。平面視において、前記少なくとも１つの第２トレンチ部は、前記少なくとも１つの第１トレンチ部と重なってもよい。
　また、本開示の一態様に係る撮像装置は、上記一態様に係る半導体装置を備える。
　これにより、設計自由度の高い容量素子を含む撮像装置を実現することができる。例えば、光電変換部で発生した電荷を処理する信号処理回路において、所望の機能を容量素子に持たせることができる。例えば、単位面積あたりの容量密度が高い容量素子を、電荷蓄積領域の一部として利用することにより、ダイナミックレンジの向上、又は、画素の小面積化による画素の高精細化若しくは撮像装置の小型化などを実現することができる。また、リーク電流が低減された容量素子を用いることで、ノイズが少なく高画質な画像を生成することができる撮像装置を実現することができる。
　以下では、実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略又は簡略化する。
　また、本明細書において、平行又は垂直などの要素間の関係性を示す用語、及び、要素の形状を示す用語、並びに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
　また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
　また、本明細書において、「平面視」とは、半導体基板の主面に対して垂直な方向から見たときのことをいう。
　また、本明細書において、２つの層が「同層」に位置しているとは、２つの層が、所定の１層の上面に接触して設けられていること、又は、２つの層が、所定の１層の上面より上方において、当該所定の１層からの距離が互いに等しいことを意味する。このとき、所定の１層が平坦化膜である場合には、２つの層は、半導体基板の主面を基準とした高さが実質的に互いに等しくなる。
　また、本明細書において、「第１」、「第２」などの序数詞は、特に断りの無い限り、構成要素の数又は順序を意味するものではなく、同種の構成要素の混同を避け、区別する目的で用いられている。
　（実施の形態）
　［１．回路構成］
　図１は、本実施の形態に係る撮像装置１００の例示的な回路構成を示す図である。図１に示されるように、撮像装置１００は、複数の画素１０と周辺回路とを備える。複数の画素１０は、例えば２次元に配列されることにより、画素領域ＲＡを形成する。簡単のため、図１では、複数の画素１０のうちの４つの画素１０が抜き出して示されており、他の画素１０の図示が省略されている。周辺回路は、画素領域ＲＡの外側の周辺領域に配置される。言うまでもないが、画素１０の数及び配値は、特に限定されない。画素１０の配列は、１次元であってもよい。この場合、撮像装置１００をラインセンサとして用いることができる。
　複数の画素１０の各々は、電源配線２２に接続されている。撮像装置１００の動作時には、複数の画素１０の各々には、電源配線２２を介して所定の電源電圧ＡＶＤＤが供給される。また、複数の画素１０の各々には、蓄積制御線１７が接続される。後に詳しく説明するように、複数の画素１０の各々は、入射光を光電変換する光電変換部と、光電変換部によって生成された信号を検出する信号検出回路とを含む。典型的な実施の形態において、蓄積制御線１７は、各画素１０の光電変換部に共通して所定の電圧を印加する。
　図１に例示される構成において、撮像装置１００の周辺回路は、垂直走査回路１６と、複数の負荷回路１９と、複数のカラム信号処理回路２０と、複数の反転増幅器２４と、水平信号読み出し回路２１とを含む。負荷回路１９、カラム信号処理回路２０及び反転増幅器２４は、２次元に配列された画素１０の列毎に配置される。なお、垂直走査回路は、行走査回路とも呼ばれる。カラム信号処理回路は、行信号蓄積回路とも呼ばれる。水平信号読み出し回路は、列走査回路とも呼ばれる。
　垂直走査回路１６には、アドレス信号線３０及びリセット信号線２６が接続されている。垂直走査回路１６は、アドレス信号線３０に所定の電圧を印加することにより、各行に配置された複数の画素１０を行単位で選択する。複数の画素１０を行単位で選択することにより、選択された画素１０の信号電圧の読み出しと、信号電荷のリセットとが実行される。
　図示される例では、垂直走査回路１６に、さらに、フィードバック制御線２８及び感度調整線３２が接続されている。垂直走査回路１６がフィードバック制御線２８に所定の電圧を印加することにより、画素１０の出力を負帰還させるフィードバックループが形成される。また、垂直走査回路１６は、感度調整線３２を介して、複数の画素１０に所定の電圧を供給することができる。
　撮像装置１００は、複数の画素１０の列毎に設けられた垂直信号線１８を有する。各垂直信号線１８には、負荷回路１９が電気的に接続される。複数の画素１０はそれぞれ、対応する垂直信号線１８を介してカラム信号処理回路２０に電気的に接続される。
　カラム信号処理回路２０は、相関二重サンプリングに代表される雑音抑圧信号処理及びアナログ－デジタル変換などを行う。複数の画素１０の各列に対応して設けられたカラム信号処理回路２０には、水平信号読み出し回路２１が電気的に接続されている。水平信号読み出し回路２１は、複数のカラム信号処理回路２０から水平共通信号線２３に信号を順次読み出す。
　図１に示されるように、電源配線２２、フィードバック線２５及び垂直信号線１８は、図１における上下方向、つまり、複数の画素１０の列方向に延びている。複数の画素１０の列毎に設けられたフィードバック線２５の各々及び垂直信号線１８の各々は、列方向に沿って並ぶ複数の画素１０のそれぞれとの接続を有する。他方、蓄積制御線１７、リセット信号線２６、フィードバック制御線２８、アドレス信号線３０及び感度調整線３２は、例えば、複数の画素１０の行方向に延びている。これらの信号線は、行方向に沿って並ぶ複数の画素１０の各々に接続されている。なお、蓄積制御線１７及び感度調整線３２は、複数の画素１０の列方向に延びていてもよい。蓄積制御線１７及び感度調整線３２は、列方向に沿って並ぶ複数の画素１０の各々に接続されていてもよい。
　図１に例示される構成では、複数の画素１０の各列に対応して反転増幅器２４が設けられている。反転増幅器２４の負側の入力端子は、対応する垂直信号線１８に接続されており、反転増幅器２４の正側の入力端子には、所定の電圧Ｖｒｅｆが供給される。電圧Ｖｒｅｆは、例えば１Ｖ又は１Ｖ近傍の正電圧である。反転増幅器２４の出力端子は、画素１０の複数の列に対応して設けられた複数のフィードバック線２５のうちの１つを介して、その反転増幅器２４の負側の入力端子との接続を有する画素１０に接続される。反転増幅器２４は、画素１０からの出力を負帰還させるフィードバック回路の一部を構成する。反転増幅器２４をフィードバックアンプと呼んでもよい。
　図２は、本実施の形態に係る撮像装置１００が備える画素１０の回路構成の一例を示す図である。本実施の形態では、撮像装置１００が備える複数の画素１０は、互いに同じ構成を有する。
　図２に示されるように、画素１０は、光電変換部１５と、信号検出回路ＳＣとを含む。図２に例示される構成において、撮像装置１００は、信号検出回路ＳＣの出力を負帰還させるフィードバック回路ＦＣを含む。
　光電変換部１５は、透明電極１５ａと、光電変換膜１５ｂと、画素電極１５ｃとを有する。光電変換部１５の透明電極１５ａは、蓄積制御線１７に接続されている。光電変換部１５の画素電極１５ｃは、電荷蓄積ノード４４に接続されている。蓄積制御線１７を介して透明電極１５ａの電位が制御されることにより、光電変換によって光電変換膜１５ｂに生じた正の電荷（具体的には正孔）及び負の電荷（具体的には電子）のうち、いずれか一方の極性の電荷を画素電極１５ｃに収集することができる。信号電荷として例えば正孔を利用する場合、画素電極１５ｃよりも透明電極１５ａの電位を高くすればよい。以下では、信号電荷として正孔を利用する場合を例示する。例えば１０Ｖ程度の電圧が、蓄積制御線１７を介して透明電極１５ａに印加される。これにより、信号電荷が電荷蓄積ノード４４に蓄積される。なお、信号電荷として電子を利用してもよい。
　信号検出回路ＳＣは、光電変換部１５によって生成された信号を増幅して出力する信号検出トランジスタ３４と、第１容量素子４１とを含む。図示される例では、信号検出回路ＳＣは、さらに、リセットトランジスタ３６と、フィードバックトランジスタ３８と、第１容量素子４１よりも小さな容量値を有する第２容量素子４２と、アドレストランジスタ４０とを含んでいる。このように、本実施の形態では、複数の画素１０の各々は、画素内に１以上の容量素子を有する。第１容量素子４１が比較的大きな容量値を有することにより、例えば、効果的にｋＴＣノイズを低減し得る。以下では、信号検出トランジスタ３４などのトランジスタとしてＮチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を用いた例を説明する。
　信号検出トランジスタ３４のゲートは、電荷蓄積ノード４４に接続される。換言すれば、信号検出トランジスタ３４のゲートは、画素電極１５ｃに接続される。信号検出トランジスタ３４のドレインは、ソースフォロア電源としての電源配線２２に接続され、ソースは、アドレストランジスタ４０を介して垂直信号線１８に接続される。信号検出トランジスタ３４と、図２には図示されていない負荷回路１９（図１を参照）とは、ソースフォロア回路を構成する。
　図２に示される例では、信号検出トランジスタ３４のソースと垂直信号線１８との間にアドレストランジスタ４０が接続されている。アドレストランジスタ４０のゲートは、アドレス信号線３０に接続される。電荷蓄積ノード４４に信号電荷が蓄積された場合、蓄積された信号電荷の量に応じた電圧が信号検出トランジスタ３４のゲートに印加される。信号検出トランジスタ３４は、このゲートに印加される電圧を増幅する。アドレストランジスタ４０がオンされることにより、信号検出トランジスタ３４によって増幅された電圧が信号電圧として選択的に読み出される。なお、アドレストランジスタ４０は、信号検出トランジスタ３４のドレインと電源配線２２との間に接続されていてもよい。つまり、信号検出トランジスタ３４のドレインは、アドレストランジスタ４０を介して電源配線２２に接続されていてもよい。
　図２に例示される構成において、第１容量素子４１が有する一対の電極のうちの一方は、感度調整線３２に接続されている。感度調整線３２には、パッド部が接続されており、パッド部に印加される電圧によって感度調整線３２の電位が調整される。例えば、撮像装置１００の動作時には、感度調整線３２の電位は、０Ｖなどの一定の電位に固定される。感度調整線３２は、電荷蓄積ノード４４の電位の制御に利用可能である。第１容量素子４１が有する一対の電極のうちの他方は、第２容量素子４２が有する一対の電極のうちの一方に接続されている。以下では、第１容量素子４１と第２容量素子４２との接続点を含むノードをリセットドレインノード４６と呼ぶことがある。
　第２容量素子４２が有する一対の電極のうちの他方は、電荷蓄積ノード４４に接続されている。つまり、第２容量素子４２が有する一対の電極のうち、リセットドレインノード４６に接続されていない方の電極は、光電変換部１５の画素電極１５ｃとの電気的な接続を有する。なお、図２に示される例では、リセットトランジスタ３６が第２容量素子４２に並列に接続されている。リセットトランジスタ３６のゲートは、リセット信号線２６に接続されている。
　図２に例示される構成では、画素１０は、フィードバックトランジスタ３８を含んでいる。図示されるように、フィードバックトランジスタ３８のソース及びドレインの一方は、リセットドレインノード４６に接続される。フィードバックトランジスタ３８のソース及びドレインの他方は、フィードバック線２５に接続される。フィードバックトランジスタ３８のゲートは、フィードバック制御線２８に接続される。
　［２．画素のデバイス構造］
　次に、図３を参照しながら、画素１０のデバイス構造の一例を説明する。
　図３は、本実施の形態に係る撮像装置１００が備える画素１０の模式的な断面図である。なお、図３では、層間絶縁層２８３、並びに、トランジスタ層２８２及び配線層２８４に含まれる絶縁層には、図の見やすさを考慮して、断面を表す網掛けを付していない。後述する図６Ａから図１０についても同様である。
　本実施の形態に係る撮像装置１００は、複数の画素１０を備える。複数の画素１０の各々は、図３に示されるように、基板２８１と、トランジスタ層２８２と、層間絶縁層２８３と、容量素子２０１及び２０２と、配線層２８４と、光電変換部１５と、を含む。
　光電変換部１５は、透明電極１５ａと、光電変換膜１５ｂと、画素電極１５ｃとを備える。光電変換膜１５ｂは、透明電極１５ａと画素電極１５ｃとの間に配置されている。
　透明電極１５ａは、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ　Ｚｉｎｃ　Ｏｘｉｄｅ）、ＩｎＧａＺｎＯ、ＩｎＯ、ＺｎＯ、ＡＺＯ（Ａｌｕｍｉｎｕｍ－ｄｏｐｅｄ　Ｚｉｎｃ　Ｏｘｉｄｅ）、ＧＺＯ（Ｇａｌｌｉｕｍ－ｄｏｐｅｄ　Ｚｉｎｃ　Ｏｘｉｄｅ）などの金属酸化物からなる膜、Ａｇ、Ａｕ、Ａｌなどの極薄の金属膜、又は、粒子状若しくはワイヤー状の金属を堆積させた膜などである。透明電極１５ａは、複数の画素１０に亘って連続的に設けられているが、画素１０毎に分離して設けられてもよい。
　光電変換膜１５ｂは、光電変換により、入射する光から電荷を生成する光電変換材料を用いて形成されている。光電変換材料としては、所望の光電変換特性を得るために、有機材料及び無機材料を任意に選択することができる。例えば、波長４００ｎｍ以上８００ｎｍ以下の光を電荷に変換できる材料を用いて光電変換膜１５ｂを形成することで、撮像装置１００を可視センサとして機能させることができる。また、波長８００ｎｍ以上２０００ｎｍ以下の光を電荷に変換できる材料を用いて光電変換膜１５ｂを形成することで、撮像装置１００を近赤外センサとして機能させることができる。光電変換膜１５ｂは、複数の画素１０に亘って連続的に設けられているが、画素１０毎に分離して設けられてもよい。
　画素電極１５ｃは、ＴｉＮ若しくはＴａＮなどの金属窒化物からなる膜、又は、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｗ、Ｔｉ、Ｔａなどの金属膜などである。画素電極１５ｃは、画素１０毎に分離して設けられている。
　画素電極１５ｃは、光電変換膜１５ｂが光電変換することで生成された電荷を捕集する。画素電極１５ｃの周囲に、隣接する画素電極１５ｃ間の電位の影響を遮断するシールド電極が形成されてもよい。
　基板２８１は、例えば、シリコン基板である。基板２８１は、その全体が半導体である基板に限定されない。例えば、基板２８１は、表面に半導体層が設けられた絶縁基板であってもよい。ここでは、基板２８１としてｐ型シリコン基板を例示する。
　基板２８１には、複数の不純物領域が形成されている。不純物領域は、例えば、ｎ型のドーパントが拡散された領域である。複数の不純物領域はそれぞれ、信号検出回路ＳＣに含まれる各トランジスタのソース領域又はドレイン領域として機能する。
　基板２８１上には、トランジスタ層２８２が配置されている。トランジスタ層２８２は、トランジスタのゲート電極及びゲート絶縁膜と、ゲート電極、ソース領域及びドレイン領域の各々に接続されるコンタクトビアと、ゲート電極、ゲート絶縁膜及び基板２８１の主面を覆う層間絶縁膜と、を含んでいる。
　ゲート電極及びコンタクトビアは、例えば、導電性を有するポリシリコンであるが、Ｃｕなどの金属材料であってもよい。ゲート絶縁膜は、ＳｉＯ２、ＳｉＯＮ又はＳｉＮなどの絶縁性材料を用いて形成されている。層間絶縁膜は、ＴＥＯＳ（テトラエトキシシラン）、ＳｉＯ２、ＳｉＯＮ又はＳｉＮなどの絶縁性材料を用いて形成されている。層間絶縁膜は、複数の画素１０に亘って連続的に設けられている。層間絶縁膜の上面は、平坦化されている。なお、上面は、層間絶縁膜の主面のうち、光電変換部１５が設けられた側の面である。複数のコンタクトビアは、層間絶縁膜を貫通するように設けられている。
　トランジスタ層２８２上には、層間絶縁層２８３が配置されている。層間絶縁層２８３は、複数の絶縁層の積層構造を有する。例えば、図３に示されるように、層間絶縁層２８３は、下部絶縁層２８３ａと、上部絶縁層２８３ｂと、を含んでいる。下部絶縁層２８３ａ及び上部絶縁層２８３ｂの各々は、１層以上の絶縁層を含んでいる。下部絶縁層２８３ａは、容量素子２０１及び２０２を支持する支持絶縁膜の一例である。上部絶縁層２８３ｂは、容量素子２０１及び２０２を覆う被覆絶縁膜の一例である。
　層間絶縁層２８３に含まれる複数の絶縁層はそれぞれ、ＴＥＯＳ、ＳｉＯ２、ＳｉＯＮ、ＳｉＮなどの絶縁性材料を用いて形成されている。層間絶縁層２８３の内部に容量素子２０１及び２０２が形成されている。つまり、容量素子２０１及び２０２はそれぞれ、光電変換部１５と基板２８１との間に形成される。容量素子２０１及び２０２は、下部絶縁層２８３ａと上部絶縁層２８３ｂとに挟まれるように形成されている。なお、本開示における半導体装置は、例えば、容量素子２０１及び２０２と、層間絶縁層２８３と、を含む。容量素子２０１及び２０２の具体的な構成については、後で説明する。
　配線層２８４は、複数の配線と、当該複数の配線を覆う層間絶縁膜と、厚み方向に異なる配線を接続するビア導体と、を含む。配線層２８４の最上層に画素電極１５ｃが設けられている。配線及びビア導体は、Ｃｕなどの金属又は導電性ポリシリコンなどの導電性材料を用いて形成されている。層間絶縁膜は、ＴＥＯＳ、ＳｉＯ２、ＳｉＯＮ又はＳｉＮなどの絶縁性材料を用いて形成されている。
　なお、配線層２８４中に配置される配線の層数及び絶縁層の層数は、図３に例示する層数に限定されず、任意に設定可能である。
　［３．２つの容量素子］
　続いて、２つの容量素子２０１及び２０２の具体的な構成及び電気的な接続について説明する。なお、容量素子２０１及び２０２は、例えば、図２に示される第１容量素子４１及び第２容量素子４２に相当するが、これに限らない。
　［３－１．構成］
　容量素子２０１及び２０２はそれぞれ、金属又は金属化合物などの導電性材料から形成された２つの電極の間に誘電体又は絶縁体が挟まれた「ＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）構造」を有する。容量素子２０１は、第１容量素子の一例であり、第１電極２２０と、第２電極２３０と、誘電体層２４０と、を有する。容量素子２０２は、第２容量素子の一例であり、第２電極２３０と、第３電極２５０と、絶縁層２６０と、を有する。
　本実施の形態では、第１電極２２０、第２電極２３０及び第３電極２５０は、この順で積層され、互いの少なくとも一部が平面視において重なっている。具体的には、第１電極２２０、誘電体層２４０、第２電極２３０、絶縁層２６０及び第３電極２５０は、この順で積層され、互いの少なくとも一部が平面視において重なっている。すなわち、平面視において、容量素子２０１と容量素子２０２とは重なっている。
　容量素子２０１は、少なくとも１つのトレンチ部２１０を含むトレンチ型キャパシタである。容量素子２０２は、トレンチ部を含まないプレーナ型キャパシタである。
　トレンチ部２１０は、容量素子２０１の一部であって、層間絶縁層２８３に形成された溝又は凹部（すなわち、トレンチ）に形成された部分である。なお、トレンチとは、下部絶縁層２８３ａの一部をエッチングにより除去した箇所のことを指しており、その形状には拘らない。トレンチの形状は、例えば、円柱、円錐、立方体、直方体などである。
　基板２８１上にトランジスタ層２８２を形成し、トランジスタ層２８２上に下部絶縁層２８３ａを形成した後、下部絶縁層２８３ａをエッチングすることにより、少なくとも１つのトレンチが形成される。トレンチの内面に沿って、第１電極２２０、誘電体層２４０及び第２電極２３０が順に形成される。トレンチの内部では、第１電極２２０及び誘電体層２４０はそれぞれ、ほぼ均一な膜厚で形成されている。第２電極２３０は、トレンチを埋めるように形成されている。つまり、容量素子２０１は、基板２８１の主面に平行な方向だけでなく、基板２８１の厚み方向にも三次元的に延びている。これにより、容量素子２０１は、トレンチ部を有しないプレーナ型キャパシタに比べて、電極面積を増やすことができるので、単位面積あたりの容量密度を高めることができる。
　本実施の形態では、トランジスタ層２８２に形成されたコンタクトビア２７１が、トレンチ部２１０で容量素子２０１の第１電極２２０に接続されている。コンタクトビア２７１は、第１コンタクトプラグの一例である。なお、トレンチ部２１０には、複数のコンタクトビア２７１が形成されており、複数のトランジスタに接続されていてもよい。コンタクトビア２７１の上部は、トレンチの底に露出している。これにより、容量素子２０１の第１電極２２０とのコンタクトをとることができる。
　第１電極２２０は、下部絶縁層２８３ａの上面の一部と、コンタクトビア２７１の上面と、を被覆するように形成される。第１電極２２０は、トレンチの内面をほぼ均一な膜厚で被膜するために、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法又はＣＶＤ法（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）などの被膜性の良い手法で導電性材料を成膜することで形成される。導電性材料としては、ＴｉＮ若しくはＴａＮなどの金属窒化物、又は、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｗ、Ｔｉ、Ｔａなどの金属膜、あるいは、ＩＴＯ、ＩＺＯ、ＩｎＧａＺｎＯ、ＩｎＯ、ＺｎＯ、ＡＺＯ、ＧＺＯなどの透明電極を用いることができる。
　第１電極２２０は、所定形状にパターニングされている。第１電極２２０の一部は、トレンチの外部にも設けられている。つまり、第１電極２２０は、トレンチ部２１０に含まれる部分と、下部絶縁層２８３ａの上面上の平坦部分と、を含んでいる。平坦部分は、例えば、基板２８１に平行に設けられている。
　誘電体層２４０は、第１電極２２０と第２電極２３０との間に位置している。例えば、誘電体層２４０は、第１電極２２０の上面と第２電極２３０の下面とに接している。誘電体層２４０は、第１電極２２０を覆うように所定形状にパターニングされている。例えば、誘電体層２４０は、トレンチの内面形状に沿って第１電極２２０の上面をほぼ均一な膜厚で被膜するために、ＡＬＤ法又はＣＶＤ法などの手法で誘電材料を成膜することで形成される。
　本実施の形態では、誘電体層２４０は、第１電極２２０の上面全体を覆っている。つまり、第１電極２２０は、誘電体層２４０に完全に覆われており、平面視において、誘電体層２４０からはみ出た部分が存在しない。誘電体層２４０は、平面視において、第１電極２２０に重ならない非重複部２４１を有する。非重複部２４１は、第１非重複部の一例であり、下部絶縁層２８３ａの上面上に位置している。
　本実施の形態では、誘電体層２４０の誘電率は、例えば、容量素子２０２の絶縁層２６０の誘電率より大きい。例えば、誘電体層２４０を構成する誘電材料としては、ＳｉＯ２よりも誘電率が高い、いわゆるｈｉｇｈ－ｋ材料を用いることができる。誘電体層２４０は、ＳｉＮ、ＳｉＯＮ、ＡｌＯ、Ｔａ２Ｏ５、ＨｆＯ、ＺｒＯ、ＴｉＯなどの誘電材料を用いることができる。なお、誘電体層２４０の誘電率は、絶縁層２６０の誘電率と等しくてもよい。つまり、誘電体層２４０として、ＴＥＯＳ又はＳｉＯ２が用いられてもよい。
　第２電極２３０は、誘電体層２４０の上面を覆っている。第２電極２３０は、誘電体層２４０とともに、第１電極２２０よりも大きくなるように一部をエッチングで除去することで、所定形状にパターニングされている。第２電極２３０と誘電体層２４０とのパターニングは、例えば、同一のマスクを用いて行われる。これにより、平面視において、第２電極２３０の形状及び大きさは、誘電体層２４０の形状及び大きさとほぼ一致する。なお、第２電極２３０は、誘電体層２４０より小さくてもよい。あるいは、第２電極２３０は、誘電体層２４０より大きくてもよく、誘電体層２４０を完全に覆っていてもよい。
　第２電極２３０は、平面視において、第１電極２２０に重ならない非重複部２３１を有する。非重複部２３１は、第３非重複部の一例であり、平面視において、絶縁層２６０及び第３電極２５０のいずれとも重ならない。非重複部２３１は、誘電体層２４０の非重複部２４１と平面視において重なっている。
　図３に示されるように、層間絶縁層２８３には、非重複部２３１で第２電極２３０に接続されるコンタクトビア２７２が設けられている。コンタクトビア２７２は、第２コンタクトプラグの一例である。コンタクトビア２７２は、上部絶縁層２８３ｂを貫通している。
　第２電極２３０は、第１電極２２０と同様の材料を用いて、第１電極２２０と同様の成膜手法により形成することができる。第２電極２３０は、トレンチの開口部を塞ぐように、すなわち、トレンチ内部を充填するように形成される。これにより、第２電極２３０上に形成する絶縁層２６０の段差を抑制することができる。そのために、第２電極２３０は、例えば、第１導電膜と第２導電膜との積層構造を有する。具体的には、トレンチの開口部を塞ぐ程度の膜厚の第１導電膜を、被膜性の良いＡＬＤ法又はＣＶＤ法などの成膜手法で成膜した後、スパッタなどの被膜性の低い成膜手法で第２導電膜を成膜する。これにより、積層構造を有する第２電極２３０が形成される。なお、第２電極２３０は、単層構造であってもよい。また、第２電極２３０は、第１電極２２０とは異なる導電性材料を用いて形成されてもよい。
　絶縁層２６０は、第２電極２３０と第３電極２５０との間に位置している。例えば、絶縁層２６０は、第２電極２３０の上面と第３電極２５０の下面とに接している。絶縁層２６０は、第２電極２３０を覆うように所定形状にパターニングされている。本実施の形態では、絶縁層２６０は、第１電極２２０、誘電体層２４０及び第２電極２３０からなる容量素子２０１にダメージを与えないように、少なくとも第１電極２２０、誘電体層２４０及び第２電極２３０が平面視において重なる部分よりも広いパターンで形成される。例えば、絶縁層２６０は、平面視において、少なくともトレンチ部２１０と重なるように設けられている。絶縁層２６０は、平面視において、第２電極２３０に重ならない非重複部２６１を有する。非重複部２６１は、第２非重複部の一例であり、下部絶縁層２８３ａの上面上に位置している。つまり、絶縁層２６０の非重複部２６１は、厚み方向において、誘電体層２４０の非重複部２４１と同じ高さに位置している。
　本実施の形態では、絶縁層２６０の誘電率は、上部絶縁層２８３ｂの誘電率以上である。具体的には、絶縁層２６０は、誘電率の高いＳｉＮ、ＳｉＯＮ、ＡｌＯ、Ｔａ２Ｏ５、ＨｆＯ、ＺｒＯ、ＴｉＯなどの誘電材料を用いて形成される。あるいは、絶縁層２６０は、誘電率の低いＴＥＯＳ、ＳｉＯ２などの絶縁材料を用いて形成されていてもよい。つまり、絶縁層２６０は、誘電体層２４０と同じ材料を用いて形成されてもよく、上部絶縁層２８３ｂと同じ材料を用いて形成されてもよい。絶縁層２６０は、誘電材料又は絶縁材料を用いてスパッタ法、ＡＬＤ法、ＣＶＤ法などで形成することができる。
　第３電極２５０は、絶縁層２６０の上面を覆っている。第３電極２５０は、絶縁層２６０とともに、第２電極２３０より大きくなるように一部をエッチングで除去することで、所定形状にパターニングされている。第３電極２５０と絶縁層２６０とのパターニングは、例えば、同一のマスクを用いて行われる。これにより、平面視において、第３電極２５０の形状及び大きさは、絶縁層２６０の形状及び大きさとほぼ一致する。なお、第３電極２５０は、絶縁層２６０より小さくてもよい。あるいは、第３電極２５０は、絶縁層２６０より大きくてもよく、絶縁層２６０を完全に覆っていてもよい。
　なお、第２電極２３０のコンタクトビア２７２に第３電極２５０が接触すると、第２電極２３０と第３電極２５０とが電気的に接続される。このため、第３電極２５０は、第２電極２３０のコンタクトビア２７２の近傍では、第２電極２３０を覆っていない。つまり、第３電極２５０は、コンタクトビア２７２の近傍では、平面視において、第１電極２２０よりも広く、かつ、第２電極２３０よりも狭くなっている。
　第３電極２５０は、第１電極２２０及び第２電極２３０と同様に、ＴｉＮ若しくはＴａＮなどの金属窒化物、又は、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｗ、Ｔｉ、Ｔａなどの金属膜、あるいは、ＩＴＯ、ＩＺＯ、ＩｎＧａＺｎＯ、ＩｎＯ、ＺｎＯ、ＡＺＯ、ＧＺＯなどの透明電極を用いることができる。成膜手法は、ＡＬＤ法、ＣＶＤ法、スパッタ法などを用いることができる。
　第３電極２５０は、平面視において、第１電極２２０、誘電体層２４０及び第２電極２３０のいずれとも重ならない非重複部２５１を有する。非重複部２５１は、第４非重複部の一例である。非重複部２５１は、絶縁層２６０の非重複部２６１と平面視において重なっている。非重複部２５１は、厚み方向において、第２電極２３０の非重複部２３１と同じ高さに位置している。
　図３に示されるように、層間絶縁層２８３には、非重複部２５１で第３電極２５０に接続されるコンタクトビア２７３が設けられている。コンタクトビア２７３は、第３コンタクトプラグの一例である。コンタクトビア２７３は、上部絶縁層２８３ｂを貫通している。
　以上の構成により、容量素子２０１はトレンチ部２１０を有するので、単位面積あたりの容量密度が高められる。また、容量素子２０１に容量素子２０２が積層されているので、平面視において容量素子２０１及び２０２が占める面積の増大を抑制しながら、容量素子２０１と容量素子２０２との接続関係に応じた所望の機能を発揮させることができる。つまり、２つの容量素子２０１及び２０２は、各電極への電気的接続によって、その発揮できる特性を選択できる。
　［３－２．電気的な接続］
　続いて、２つの容量素子２０１及び２０２の電気的な接続について、表１、図４Ａ、図４Ｂ及び図５を用いて説明する。
　表１は、本実施の形態に係る撮像装置１００が備える２つの容量素子２０１及び２０２に対して供給される電圧の例を示す表である。図４Ａ、図４Ｂ及び図５はそれぞれ、本実施の形態に係る撮像装置１００が備える２つの容量素子２０１及び２０２の電気的な接続の第１例から第３例を示す図である。
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　例えば、表１に示されるように、第１電極２２０に０Ｖを印加し、第３電極２５０に３Ｖを印加し、第２電極２３０には電位が供給されないＦｌｏａｔ状態にする。これにより、図４Ａに示されるように、容量素子２０１と容量素子２０２とを直列に接続することができる。これにより、直列に接続された容量素子２０１及び２０２を含む半導体装置をリーク電流特性に優れた容量として用いることができる。
　また、表１に示されるように、第１電極２２０に３Ｖを印加し、第２電極２３０に０Ｖを印加し、第３電極２５０に３Ｖを印加する。つまり、第１電極２２０と第３電極２５０とには、同じ電位が供給されており、互いに電気的に接続されている。これにより、図４Ｂに示されるように、容量素子２０１と容量素子２０２とを並列に接続することができる。これにより、並列に接続された容量素子２０１及び２０２を含む半導体装置を、単位面積あたりの容量密度に優れた容量として用いることができる。
　また、表１に示されるように、第１電極２２０に３Ｖを印加し、第２電極２３０に０Ｖを印加し、第３電極２５０に２Ｖを印加する。つまり、第１電極２２０と第３電極２５０とは、互いに電気的に接続されていない。これにより、図５に示されるように、容量素子２０１と容量素子２０２とを個別の容量として、互いに独立して用いることができる。なお、本実施の形態では、第２電極２３０が２つの容量素子２０１及び２０２で共通であるため、実質的には、図５に示される回路は、図４Ａに示される回路と同等である。この場合であっても、図２に示される第１容量素子４１及び第２容量素子４２のように、各々に個別の機能を持たせることができる。
　なお、表１に示された電圧例は一例であり、供給される電位は３Ｖ、２Ｖ、０Ｖには限定されない。また、容量素子２０１と容量素子２０２とを個別の容量として用いる時の第１電極２２０及び第３電極２５０の各々に印加される電位は、異なる電位でもよく、同じ電位であってもよい。
　［３－３．コンタクトビア］
　続いて、容量素子２０１及び２０２の各々に対する電気的な接続の例について、図６Ａ及び図６Ｂを用いて説明する。
　図６Ａ及び図６Ｂは、本実施の形態に係る撮像装置１００が備える２つの容量素子２０１及び２０２に対するコンタクトビアの接続の第１例及び第２例を示す断面図である。なお、図６Ａ及び図６Ｂでは、第２電極２３０の非重複部２３１に対するコンタクトビアを示しているが、第３電極２５０の非重複部２５１に対するコンタクトビアも同様である。
　図６Ａに示されるように、容量素子２０１及び２０２を被覆する上部絶縁層２８３ｂの一部をエッチングで除去し、金属材料を成膜することでコンタクトビア２７２を形成する。このとき、上部絶縁層２８３ｂのエッチングレートに対してエッチングレートの低い電極材料を第２電極２３０として用いることにより、あるいは、エッチング選択比の高いエッチングガスを選択することにより、第２電極２３０を貫通させず、コンタクトビア２７２の底面の広い表面積で第２電極２３０と接触させることができる。これにより、電極に対する接触不良を低減することができる。
　なお、図６Ａでは、コンタクトビア２７２が第２電極２３０の上面のみで接触しているが、コンタクトビア２７２の一部は、第２電極２３０に埋め込まれていてもよい。これにより、コンタクトビア２７２の底面だけでなく、側面の一部で第２電極２３０に接触するので、接触不良をより低減することができる。
　あるいは、図６Ｂに示されるように、トランジスタ層２８２まで到達するコンタクトビア２７５を形成するのと同時に、第２電極２３０用のコンタクトビア２７２Ａを形成してもよい。層間絶縁層２８３と第２電極２３０とは、構成する材料が異なっているため、エッチングレートが異なる。具体的には、層間絶縁層２８３のエッチングレートは、第２電極２３０のエッチングレートよりも高い。このため、第２電極２３０が存在しない部分でトランジスタ層２８２に到達するまで層間絶縁層２８３をエッチングした場合、第２電極２３０が存在する部分では、トランジスタ層２８２まで到達しない。これにより、図６Ｂに示されるように、第２電極２３０の非重複部２３１を貫通するコンタクトビア２７２Ａが形成される。また、第３電極２５０に対しても同時に処理することで、第３電極２５０の非重複部２５１を貫通するコンタクトビアが形成される。
　これにより、複数のコンタクトビアを同時に形成することができるので、エッチングの工程数を減らすことができる。マスクの位置合わせのズレなどが発生しにくくなり、信頼性の高い撮像装置１００を実現することができる。
　なお、第２電極２３０に対するコンタクトビアと第３電極２５０に対するコンタクトビアとは、同時に形成されなくてもよい。例えば、一方のコンタクトビアは、対応する電極の非重複部を貫通しており、他方のコンタクトビアは、対応する電極の非重複部を貫通していなくてもよい。
　［４．変形例］
　続いて、実施の形態に係る撮像装置の変形例について説明する。以下に示される変形例は、実施の形態と比較して、画素の断面構造が異なっており、回路構成などは実施の形態と同じである。以下では、実施の形態との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
　［４－１．変形例１］
　例えば、実施の形態では、容量素子２０２がプレーナ型のキャパシタであるが、トレンチ型のキャパシタであってもよい。図７は、変形例１に係る撮像装置が備える画素１０Ｂの断面図である。図７に示されるように、容量素子２０２Ｂは、トレンチ型キャパシタである。容量素子２０２Ｂは、第２電極２３０Ｂと、第３電極２５０Ｂと、絶縁層２６０Ｂと、を有する。
　第２電極２３０Ｂ及び絶縁層２６０Ｂはそれぞれ、トレンチの内部にほぼ均一な膜厚で形成されている。第３電極２５０Ｂは、トレンチを埋めるように形成されている。第２電極２３０Ｂ、絶縁層２６０Ｂ及び第３電極２５０Ｂはそれぞれ、被膜性の良いＡＬＤ法又はＣＶＤ法を用いて形成される。これにより、容量素子２０２Ｂもトレンチ部を有し、単位面積あたりの容量密度を高めることができる。
　本変形例では、容量素子２０２Ｂのトレンチ部は、容量素子２０１のトレンチ部と平面視で重なる位置に位置している。すなわち、容量素子２０１および２０２Ｂの各々のトレンチ部は、下部絶縁層２８３ａに形成された同一のトレンチ内に形成されているが、これに限らない。容量素子２０２Ｂのトレンチ部は、平面視において、容量素子２０１のトレンチ部とは重ならない位置に設けられていてもよい。
　［４－２．変形例２］
　また、実施の形態では、容量素子２０１が１つのトレンチ部２１０を含むが、容量素子２０１が含むトレンチ部の個数は２個以上であってもよい。図８は、変形例２に係る撮像装置が備える画素１０Ｃの断面図である。図８に示されるように、容量素子２０１Ｃは、２つのトレンチ部２１０及び２１１を含む。
　トレンチ部２１１は、トレンチ部２１０と同様に形成することができる。トレンチ部２１１の形状、大きさ及び個数は特に限定されない。また、変形例１と同様に、容量素子２０２も複数のトレンチ部を含んでもよい。
　［４－３．変形例３］
　また、実施の形態では、２つの容量素子２０１及び２０２が第２電極２３０を共有するが、第２電極２３０は共有されなくてもよい。図９は、変形例３に係る撮像装置が備える画素１０Ｄの断面図である。図９に示されるように、撮像装置は、容量素子２０１と容量素子２０２Ｄとの間に位置する絶縁層２９０を備える。また、容量素子２０２Ｄは、第４電極２３０Ｄと、第３電極２５０と、絶縁層２６０と、を有する。
　絶縁層２９０は、第２電極２３０と第４電極２３０Ｄとの間に位置している。例えば、絶縁層２９０は、第２電極２３０の上面と第４電極２３０Ｄの下面とに接している。絶縁層２９０は、第２電極２３０を覆うように所定形状にパターニングされている。本実施の形態では、絶縁層２９０は、第１電極２２０、誘電体層２４０及び第２電極２３０からなる容量素子２０１にダメージを与えないように、少なくとも第１電極２２０、誘電体層２４０及び第２電極２３０が平面視において重なる部分よりも広いパターンで形成される。例えば、絶縁層２９０は、平面視において、少なくともトレンチ部２１０と重なるように設けられている。絶縁層２９０は、平面視において、第２電極２３０に重ならない非重複部２９１を有する。非重複部２９１は、下部絶縁層２８３ａの上面上に位置している。つまり、絶縁層２９０の非重複部２９１は、厚み方向において、誘電体層２４０の非重複部２４１、及び、絶縁層２６０の非重複部２６１と同じ高さに位置している。
　第４電極２３０Ｄは、絶縁層２９０の上面を覆っている。第４電極２３０Ｄは、絶縁層２９０とともに、第２電極２３０より大きくなるように一部をエッチングで除去することで、所定形状にパターニングされている。第４電極２３０Ｄと絶縁層２９０とのパターニングは、例えば、同一のマスクを用いて行われる。これにより、平面視において、第４電極２３０Ｄの形状及び大きさは、絶縁層２９０の形状及び大きさとほぼ一致する。なお、第４電極２３０Ｄは、絶縁層２９０より小さくてもよい。あるいは、第４電極２３０Ｄは、絶縁層２９０より大きくてもよく、絶縁層２９０を完全に覆っていてもよい。
　なお、第２電極２３０のコンタクトビア２７２に第４電極２３０Ｄが接触すると、第２電極２３０と第４電極２３０Ｄとが電気的に接続される。このため、第４電極２３０Ｄは、第２電極２３０の一部を覆わないようにパターニングされている。
　第４電極２３０Ｄは、第２電極２３０と同じ材料を用いて形成される。第４電極２３０Ｄの成膜手法は、ＡＬＤ法、ＣＶＤ法、スパッタ法などを用いることができる。
　第４電極２３０Ｄは、平面視において、第１電極２２０、誘電体層２４０及び第２電極２３０のいずれとも重ならない非重複部２３１Ｄを有する。第４電極２３０Ｄの非重複部２３１Ｄは、厚み方向において、第３電極２５０の非重複部２５１及び第２電極２３０の非重複部２３１と同じ高さに位置している。
　図９に示されるように、層間絶縁層２８３には、非重複部２３１Ｄで第４電極２３０Ｄに接続されるコンタクトビア２７４が設けられている。コンタクトビア２７４は、上部絶縁層２８３ｂを貫通している。これにより、第２電極２３０と第４電極２３０Ｄとに独立して異なる電位を印加することができる。よって、２つの容量素子２０１及び２０２Ｄをそれぞれ個別の素子として、容易に機能させることができる。
　なお、図９に現れた断面では、第３電極２５０の非重複部２５１が、容量素子２０２Ｄを構成する部分と分離しているように図示されているが、実際には、図示されていない部分において容量素子２０２Ｄを構成する部分と接続されている。
　本変形例では、容量素子２０１と容量素子２０２Ｄとを直列接続する場合、例えば、第２電極２３０と第４電極２３０Ｄとを電気的に接続し、かつ、第１電極２２０と第３電極２５０とを電気的に接続しない。あるいは、容量素子２０１と容量素子２０２Ｄとを直列接続する場合、例えば、第１電極２２０と第３電極２５０とを電気的に接続し、かつ、第２電極２３０と第４電極２３０Ｄとを電気的に接続しなくてもよい。
　また、容量素子２０１と容量素子２０２Ｄとを並列接続する場合、例えば、第２電極２３０と第４電極２３０Ｄとを電気的に接続し、かつ、第１電極２２０と第３電極２５０とを電気的に接続する。あるいは、容量素子２０１と容量素子２０２Ｄとを並列接続する場合、例えば、第２電極２３０と第３電極２５０とを電気的に接続し、かつ、第１電極２２０と第４電極２３０Ｄとを電気的に接続してもよい。
　また、容量素子２０１と容量素子２０２Ｄとをそれぞれ個別の素子として機能させる場合、例えば、第１電極２２０、第２電極２３０、第３電極２５０及び第４電極２３０Ｄのいずれも互いに電気的に接続しない。なお、用途によっては、第２電極２３０と第３電極２５０とを電気的に接続してもよく、第２電極２３０と第４電極２３０Ｄとを電気的に接続してもよい。
　［４－４．変形例４］
　また、実施の形態では、基板２８１の上方に光電変換部１５が設けられているが、基板２８１内に設けられていてもよい。つまり、撮像装置１００は、光電変換部１５Ｅが基板２８１に形成された裏面照射型ＣＭＯＳイメージセンサであってもよい。
　図１０は、変形例４に係る撮像装置が備える画素１０Ｅの断面図である。図１０に示されるように、基板２８１内に光電変換部１５Ｅが設けられている。光電変換部１５Ｅは、例えばフォトダイオードである。フォトダイオードは、例えば、ｐｎ接合を有するｐｎダイオードであり、基板２８１内に形成された不純物領域などによって形成されている。本変形例では、基板２８１の裏面、すなわち、容量素子２０１及び２０２が形成された面とは反対側の面から光が入射し、光電変換部１５Ｅによって光電変換が行われる。
　なお、本変形例において、容量素子２０１及び２０２の代わりに、各変形例１から３で示した容量素子の構造が適用されてもよい。
　（他の実施の形態）
　以上、１つ又は複数の態様に係る半導体装置又は撮像装置について、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、及び、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
　例えば、コンタクトビア２７１は、トレンチ部２１０の底面で第１電極２２０と接するが、これに限らない。例えば、コンタクトビア２７１は、第１電極２２０の平坦部分で接していてもよい。あるいは、コンタクトビア２７１の上面を覆う配線が設けられ、当該配線の端部がトレンチ部２１０の側面で第１電極２２０と接していてもよい。つまり、トレンチ部２１０に対して電気的に接続されるコンタクトプラグは、コンタクトビアと配線とを含んでもよい。
　また、例えば、誘電体層２４０は、非重複部２４１を有しなくてもよい。この場合、第２電極２３０の非重複部２３１は、下部絶縁層２８３ａの上面上に設けられる。また、絶縁層２６０は、非重複部２６１を有しなくてもよい。この場合、第３電極２５０の非重複部２５１は、下部絶縁層２８３ａの上面上に設けられる。
　また、例えば、誘電体層２４０は、ｈｉｇｈ－ｋ材料を用いた薄膜ではなく、シリコン酸化膜又はシリコン窒化膜などの絶縁膜であってもよい。
　また、例えば、本開示に係る半導体装置は、撮像装置ではなく、メモリアレイを有する記憶装置に備えられてもよい。
　また、上記の各実施の形態は、請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
　本開示は、例えば、イメージセンサ、デジタルカメラ、医療用カメラ、ロボット用カメラ、セキュリティカメラ及び車載カメラなどに利用することができる。
１０、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ　画素
１５、１５Ｅ　光電変換部
１５ａ　透明電極
１５ｂ　光電変換膜
１５ｃ　画素電極
１６　垂直走査回路
１７　蓄積制御線
１８　垂直信号線
１９　負荷回路
２０　カラム信号処理回路
２１　水平信号読み出し回路
２２　電源配線
２３　水平共通信号線
２４　反転増幅器
２５　フィードバック線
２６　リセット信号線
２８　フィードバック制御線
３０　アドレス信号線
３２　感度調整線
３４　信号検出トランジスタ
３６　リセットトランジスタ
３８　フィードバックトランジスタ
４０　アドレストランジスタ
４１　第１容量素子
４２　第２容量素子
４４　電荷蓄積ノード
４６　リセットドレインノード
１００　撮像装置
２０１、２０１Ｃ、２０２、２０２Ｂ、２０２Ｄ　容量素子
２１０、２１１　トレンチ部
２２０　第１電極
２３０、２３０Ｂ　第２電極
２３０Ｄ　第４電極
２３１、２３１Ｄ、２４１、２５１、２６１、２９１　非重複部
２４０　誘電体層
２５０、２５０Ｂ　第３電極
２６０、２６０Ｂ、２９０　絶縁層
２７１、２７２、２７２Ａ、２７３、２７４、２７５　コンタクトビア
２８１　基板
２８２　トランジスタ層
２８３　層間絶縁層
２８３ａ　下部絶縁層
２８３ｂ　上部絶縁層
２８４　配線層
ＦＣ　フィードバック回路
ＲＡ　画素領域
ＳＣ　信号検出回路

Claims (17)

  1. 　第１電極、第２電極、及び、前記第１電極と前記第２電極との間に位置する誘電体層を含む第１容量素子と、
    　第３電極、及び、前記第２電極と前記第３電極との間に位置する絶縁層を含む第２容量素子と、
    を備え、
    　前記第１容量素子は、少なくとも１つの第１トレンチ部を含む、
    　半導体装置。
  2. 　前記第１電極、前記第２電極及び前記第３電極は、この順で積層され、
    　前記第１電極の少なくとも一部、前記第２電極の少なくとも一部、及び前記第３電極の少なくとも一部が、平面視において互いに重なっている、
    　請求項１に記載の半導体装置。
  3. 　さらに、前記少なくとも１つの第１トレンチ部で前記第１電極に接続された第１コンタクトプラグを備える、
    　請求項２に記載の半導体装置。
  4. 　前記誘電体層は、平面視において前記第１電極に重ならない第１非重複部を含み、
    　前記絶縁層は、平面視において前記第２電極に重ならない第２非重複部を含み、
    　前記第１非重複部は、前記半導体装置の厚み方向において、前記第２非重複部と同じ高さに位置している、
    　請求項２又は３に記載の半導体装置。
  5. 　前記第１電極は２つの面を有し、
    　前記２つの面のうち前記誘電体層に近い面の全体は、前記誘電体層に覆われている、
    　請求項２から４のいずれか１項に記載の半導体装置。
  6. 　前記第２電極は、平面視において前記絶縁層及び前記第３電極のいずれとも重ならない第３非重複部を含み、
    　前記第３電極は、平面視において前記第１電極、前記誘電体層及び前記第２電極のいずれとも重ならない第４非重複部を含み、
    　前記第３非重複部は、前記半導体装置の厚み方向において、前記第４非重複部と同じ高さに位置している、
    　請求項２から５のいずれか１項に記載の半導体装置。
  7. 　さらに、
    　前記第３非重複部で前記第２電極に接続される第２コンタクトプラグと、
    　前記第４非重複部で前記第３電極に接続される第３コンタクトプラグと、を備える、
    　請求項６に記載の半導体装置。
  8. 　前記第２コンタクトプラグは、前記第３非重複部を貫通し、
    又は、
    　前記第３コンタクトプラグは、前記第４非重複部を貫通している、
    　請求項７に記載の半導体装置。
  9. 　前記誘電体層の誘電率は、前記絶縁層の誘電率以上である、
    　請求項１から８のいずれか１項に記載の半導体装置。
  10. 　前記第２容量素子を覆う被覆絶縁膜をさらに備え、
    　前記絶縁層の誘電率は、前記被覆絶縁膜の誘電率以上である、
    　請求項１から９のいずれか１項に記載の半導体装置。
  11. 　前記第２容量素子は、前記第２電極を含む、
    　請求項１から１０のいずれか１項に記載の半導体装置。
  12. 　前記第２容量素子は、さらに、前記第２電極と前記絶縁層との間に位置する第４電極を含む、
    　請求項１から１０のいずれか１項に記載の半導体装置。
  13. 　前記第１電極は、前記第３電極と電気的に接続されている、
    　請求項１から１２のいずれか１項に記載の半導体装置。
  14. 　前記第２電極には、電位が供給されない、
    　請求項１から１２のいずれか１項に記載の半導体装置。
  15. 　前記第１電極は、前記第３電極と電気的に接続されていない、
    　請求項１から１２のいずれか１項に記載の半導体装置。
  16. 　前記第２容量素子は、少なくとも１つの第２トレンチ部を含む、
    　請求項１から１５のいずれか１項に記載の半導体装置。
  17. 　請求項１から１６のいずれか１項に記載の半導体装置を備える撮像装置。
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