JP2007005719A - 半導体装置、及びそれを用いた送受信装置、並びにその半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】 下部電極10、容量絶縁膜18および中間電極11よりなる容量素子上に、中間電極11、容量絶縁膜21および上部電極12よりなる容量素子を形成する。すなわち、容量素子を積層構造とする。そして、中間電極11に段差を設けることにより、容量形成領域以外の領域における中間電極11と下部電極10との間の距離および中間電極11と上部電極12との間の距離を容量形成領域における距離より大きくする。例えば、容量形成領域では、下部電極10と容量絶縁膜18が直接接するようにする一方、容量形成領域以外の領域では、下部電極10と容量絶縁膜18が直接接しないようにする。
【選択図】 図3
Description
図1は、本実施の形態1における半導体装置の一部を示した断面図である。図1に示すように、シリコン単結晶よりなる半導体基板1には、nチャネル型MISFET(Metal Insulator Semiconductor Field Effect Transistor)2およびpチャネル型MISFET3が形成されている。また、nチャネル型MISFET2およびpチャネル型MISFET3の形成領域とは別の領域には、MIM構造を有する容量素子4が形成されている。すなわち、半導体基板1上には、MISFETや容量素子などが形成されている。以下の図面においては、半導体基板1に形成されているMISFETの図示は省略し、層間絶縁膜上に形成された容量素子だけを図示するものとする。
前記実施の形態1では、中間配線39が上層の配線に接続される例について説明したが、本実施の形態2では、中間配線39が上層の配線だけでなく下層の配線にも接続される製造方法について、図面を参照しながら説明する。
本実施の形態3では、積層構造で可変容量を形成する例について説明する。図22は、本実施の形態3における容量素子を示した平面図である。図22において、下部電極10が形成されており、この下部電極10上には絶縁膜(図示せず)を介して中間電極11が形成されている。この下部電極10と中間電極11が平面上で重なり合う領域に容量素子Caが形成されている。さらに、中間電極11上には、絶縁膜(図示せず)を介して上部電極12a〜12cおよび配線13が形成されている。中間電極11と上部電極12aが平面的に重なり合う領域には、容量素子Cbが形成されており、中間電極11と上部電極12bが平面的に重なり合う領域には、容量素子Ccが形成されている。さらに、中間電極11と上部電極12cが平面的に重なり合う領域には、容量素子Cdが形成されている。このように本実施の形態3では、容量素子Ca上に容量素子Cb、Cc、Cdが形成された構造をしている。上部電極12a〜12cは、例えばプラグ14を介して下部電極10に接続されており、中間電極11は、例えばプラグ15を介して配線13に接続されている。したがって、容量素子Ca、Cb、Cc、Cdは、互いに並列接続されている。このときの回路図を図24に示す。図24に示すように、容量素子Ca、Cb、Cc、Cdは、並列接続されており、それぞれの容量素子にはスイッチが設けられている。これにより、可変容量素子を形成することができる。例えば、容量素子Caに接続されているスイッチだけをオンにすると、可変容量素子の容量は容量素子Caの容量になる。また、容量素子Caのスイッチと容量素子Cbのスイッチをオンにすると、可変容量素子の容量は、容量素子Caの容量と容量素子Cbの容量との和になる。このようにスイッチを適宜選択することにより、所望の容量を得ることができる。本実施の形態3によれば、積層化された複数の容量素子とスイッチを組み合わせることで、容量素子の占有面積を低減させながら柔軟度の高い可変容量素子を形成することができる。
本実施の形態4は、開口部の側壁にサイドウォールを形成した容量素子について説明する。図25は、図3に示す容量素子の開口部19a付近を拡大した断面図である。図25において、アルミニウム膜17b上には窒化チタン膜17cが形成されており、この窒化チタン膜17c上に絶縁膜19が形成されている。そして、絶縁膜19には、開口部19aが形成されており、この開口部19aの底面および側面には容量絶縁膜18が形成されている。なお、図示はされていないが、容量絶縁膜18上には上部電極12が形成されている。
本実施の形態5では、3つの容量素子を積層した構造の容量素子について説明する。図34は、本実施の形態5における容量素子を示した断面図である。図34において、2つの容量素子(第1容量素子および第2容量素子)が積層されている下部電極32から上部電極52までの構造は、前記実施の形態1と同様である。本実施の形態5では、上部電極52上に絶縁膜70が形成されており、この絶縁膜70に開口部71が形成されている。開口部71内を含む絶縁膜70上には、容量絶縁膜72、窒化チタン膜73および最上部電極75が形成されている。最上部電極75は、例えば窒化チタン膜74a、アルミニウム膜74bおよび窒化チタン膜74cの積層膜から構成されている。
本実施の形態6では、2つの容量素子を積層した構造の容量素子と、積層構造を有さない容量素子とを設ける例について説明する。図35は、本実施の形態6における容量素子を示した断面図である。図35に示すように、本実施の形態6における容量素子は、2つの容量素子を積層した構造の容量素子76と単層構造の容量素子(第4容量素子)77が設けられている。容量素子76は、前記実施の形態1で説明した容量素子と同様である。
この容量素子76と容量素子77は、互いに並列接続されており、容量素子77をオン/オフするスイッチが設けられている。このように構成することで、容量の微調整が可能となる。すなわち、容量素子76は積層構造をしているので大きな容量をしている。一方、容量素子77は単層構造をしているので小さな容量をしている。ここで、容量素子77に接続されたスイッチをオンすることで、容量素子76だけの容量から容量素子77の容量だけ増加させることができる。回路の特性などの関係から容量素子76の容量からわずかに容量を増加させたい場合には、低容量の容量素子77に接続されたスイッチをオンさせることで対応できる。このように本実施の形態6によれば、積層構造をした容量素子76と単層構造をした容量素子77を組み合わせることにより、容量の微調整が可能となる。
本実施の形態7では、前記実施の形態1〜6で説明した容量素子を使用する電子装置について説明する。電子装置の一例として携帯電話機を説明する。図36は、携帯電話機における送受信部の構成を示したブロック図である。図36に示すように、送受信部80は、アンテナ81、アンテナスイッチ82、RF(Radio Frequency)フィルタ83、RF−IC(送受信装置)84、ベースバンド部85およびPAモジュール86を有している。さらに、RF−IC84は、LNA(Low Noise Amplifier)87、PGA88、TXVCO(電圧制御発振器)89、RFVCO90、IFVCO91、DC/VCXO92などから構成されている。
RF−IC84で生成されたRF信号は、PAモジュール86で増幅される。そして、アンテナスイッチ82を介してアンテナ81からRF信号が送信される。このようにして電波を送信することができる。
2 nチャネル型MISFET
3 pチャネル型MISFET
4 容量素子
10 下部電極
11 中間電極
12 上部電極
13 配線
14 プラグ
15 プラグ
16 絶縁膜
17a 窒化チタン膜
17b アルミニウム膜
17c 窒化チタン膜
18 容量絶縁膜
19 絶縁膜
19a 開口部
20a 窒化チタン膜
20b アルミニウム膜
20c 窒化チタン膜
21 容量絶縁膜
22 絶縁膜
22a 開口部
23 窒化チタン膜
24a 窒化チタン膜
24b アルミニウム膜
24c 窒化チタン膜
30 絶縁膜
31a 窒化チタン膜
31b アルミニウム膜
31c 窒化チタン膜
32 下部電極
33 絶縁膜
34 レジスト膜
35 開口部
36 容量絶縁膜
37a 窒化チタン膜
37b アルミニウム膜
37c 窒化チタン膜
38 レジスト膜
39 中間電極
40 絶縁膜
41 レジスト膜
42 接続孔
43 接続孔
44 プラグ
45 プラグ
46 レジスト膜
47 開口部
48 容量絶縁膜
49 窒化チタン膜
50 レジスト膜
51a 窒化チタン膜
51b アルミニウム膜
51c 窒化チタン膜
52 上部電極
53 下層配線
54 プラグ
55 プラグ
56 レジスト膜
57 レジスト膜
58 配線
59 接続孔
60 プラグ
61 プラグ
66 絶縁膜
67 サイドウォール
68 サイドウォール
70 絶縁膜
71 開口部
72 容量絶縁膜
73 窒化チタン膜
74a 窒化チタン膜
74b アルミニウム膜
74c 窒化チタン膜
75 最上部電極
76 容量素子
77 容量素子
80 送受信部
81 アンテナ
82 アンテナスイッチ
83 RFフィルタ
84 RF−IC
85 ベースバンド部
86 PAモジュール
87 LNA
88 PGA
89 TXVCO
90 RFVCO
91 IFVCO
92 DC/VCXO
100 下部電極
101 容量絶縁膜
102 中間電極
103 容量絶縁膜
104 上部電極
C1 容量素子
C2 容量素子
Ca〜Cd 容量素子
Claims (20)
- 金属膜よりなる第1電極と、
前記第1電極上に形成された第1容量絶縁膜と、
前記第1容量絶縁膜上に形成された金属膜よりなる第2電極と、
前記第2電極上に形成された第2容量絶縁膜と、
前記第2容量絶縁膜上に形成された金属膜よりなる第3電極とを備え、
前記第1電極には、前記第1容量絶縁膜と直接接していない部分がある容量素子を含むことを特徴とする半導体装置。 - 請求項1において、
前記第1電極の前記第1容量絶縁膜と直接接していない部分と前記第1容量絶縁膜との間には第1絶縁膜が形成されていることを特徴とする半導体装置。 - 請求項1において、
前記第2電極には、前記第2容量絶縁膜と直接接していない部分があることを特徴とする半導体装置。 - 請求項3において、
前記第2電極の前記第2容量絶縁膜と直接接していない部分と前記第2容量絶縁膜との間には第2絶縁膜が形成されていることを特徴とする半導体装置。 - 請求項1において、
前記第1容量絶縁膜と前記第1電極の接触面積は、前記第2容量絶縁膜と前記第2電極の接触面積よりも大きいことを特徴とする半導体装置。 - 請求項1において、
前記第2電極は、信号配線あるいは電源配線に使用されることを特徴とする半導体装置。 - 請求項1において、
前記第1電極は、容量形成領域において、前記第1容量絶縁膜と直接接していることを特徴とする半導体装置。 - 請求項1において、
前記第1電極と前記第3電極とは、電気的に接続されていることを特徴とする半導体装置。 - 請求項8において、
前記第1電極、前記第1容量絶縁膜および前記第2電極からなる第1容量素子と、前記第2電極、前記第2容量絶縁膜および前記第3電極からなる第2容量素子は、並列接続されていることを特徴とする半導体装置。 - 請求項9において、
前記第2容量素子上には第3容量素子が形成され、前記第3容量素子は、前記第1容量素子および前記第2容量素子と並列接続されていることを特徴とする半導体装置。 - 請求項9において、
前記第1容量素子および前記第2容量素子の形成領域とは別の領域に第4容量素子が形成され、前記第4容量素子は、前記第1容量素子および前記第2容量素子と並列接続されていることを特徴とする半導体装置。 - 請求項1において、
前記第2電極には、段差が設けられていることを特徴とする半導体装置。 - 請求項12において、
前記段差の側面には、絶縁膜よりなるサイドウォールが形成されていることを特徴とする半導体装置。 - 請求項1において、
前記第1電極、前記第2電極および前記第3電極は、アルミニウム膜あるいはタングステン膜から形成されていることを特徴とする半導体装置。 - 請求項1において、
前記第1容量絶縁膜および前記第2容量絶縁膜は、酸化シリコン膜、窒化シリコン膜、アルミナ膜、タンタルあるいはハフニウムの酸化物を含む膜のいずれかより形成されていることを特徴とする半導体装置。 - 電波を送受信する送受信装置であって、
金属膜よりなる第1電極と、
前記第1電極上に形成された第1容量絶縁膜と、
前記第1容量絶縁膜上に形成された金属膜よりなる第2電極と、
前記第2電極上に形成された第2容量絶縁膜と、
前記第2容量絶縁膜上に形成された金属膜よりなる第3電極とを備え、
前記第1電極には、前記第1容量絶縁膜と直接接していない部分がある容量素子を含むことを特徴とする送受信装置。 - 請求項16において、
前記第2電極は、信号配線あるいは電源配線に使用されることを特徴とする送受信装置。 - 請求項16において、
前記第2電極には、段差が設けられていることを特徴とする送受信装置。 - (a)半導体基板上に第1電極を形成する工程と、
(b)前記第1電極上に第1絶縁膜を形成する工程と、
(c)前記第1絶縁膜に前記第1電極に達する第1開口部を形成する工程と、
(d)前記第1開口部内を含む前記第1絶縁膜上に第1容量絶縁膜を形成する工程と、
(e)前記第1開口部内を含む前記第1容量絶縁膜上に第1導体膜を形成する工程と、
(f)前記第1導体膜をパターニングして第2電極を形成する工程と、
(g)前記第2電極上を含む前記半導体基板上に第2絶縁膜を形成する工程と、
(h)前記第2絶縁膜に前記第2電極に達する第2開口部を形成する工程と、
(i)前記第2開口部内を含む前記第2絶縁膜上に第2容量絶縁膜を形成する工程と、
(j)前記第2開口部内を含む前記第2容量絶縁膜上に第2導体膜を形成する工程と、
(k)前記第2導体膜をパターニングして第3電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 請求項19において、
(l)前記(b)工程後、前記(c)工程前に、前記第1開口部内を含む前記第1絶縁膜上に第3絶縁膜を形成する工程と、
(m)前記(b)工程後、前記(c)工程前に、前記第3絶縁膜を異方性エッチングすることにより、前記第1開口部の側面にサイドウォールを形成する工程とを、さらに備えることを特徴とする半導体装置の製造方法。
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