KR20060017023A - 고 커패시턴스를 지니는 금속-절연체-금속 커패시터 및 그제조방법 - Google Patents

Abstract

본 발명의 금속-절연체-금속 커패시터는 상, 하부 전극 및 상, 하부 전극 사이에 개재된 유전체막을 포함하며, 상부 전극에는 제1 전압이 인가되고, 하부 전극에는 제1 전압과 다른 제2 전압이 인가되며, 상부 전극에 제1 전압을 인가하기 위한 배선은 하부 전극의 하부 레벨 또는 동일 레벨의 배선이다. 따라서, 유전체막의 두께를 유전체막의 신뢰성이 인정되는 한도 내에서 최소화할 수 있으므로 고 커패시턴스의 MIM 커패시터를 구현할 수 있다.

MIM 커패시터, 트렌치

Description

고 커패시턴스를 지니는 금속-절연체-금속 커패시터 및 그 제조방법{Metal-Insulator-Metal capacitor having high capacitance and processing thereof}

도 1은 종래의 금속-절연체-금속(이하 MIM) 커패시터의 단면도이다.

도 2 내지 도 5는 본 발명의 제1 실시예에 따른 MIM 커패시터를 구현하기 위한 제조방법 및 최종구조를 설명하기 위한 단면도들이다.

도 6 내지 도 7은 본 발명의 제2 실시예에 따른 MIM 커패시터 및 이를 구현하기 위한 제조방법을 설명하기 위한 단면도들이다.

도 8 내지 도 10은 본 발명의 제3 실시예에 따른 MIM 커패시터를 구현하기 위한 제조방법 및 최종구조를 설명하기 위한 단면도들이다.

<도면의 주요 부분에 대한 부호의 설명>

220, 320, 420 : 하부전극 251, 351, 451 : 상부전극

230, 330, 446 : 유전체막

본 발명은 높은 커패시턴스를 갖는 금속-절연체-금속(이하 MIM) 커패시터 및 이를 포함하는 집적회로 칩에 관한 것이다.

커패시터는 그 접합 구조에 따라서, MOS(metal-oxide-silicon)커패시터, pn 접합 커패시터, 폴리실리콘-절연체-폴리실리콘(PIP) 커패시터, MIM 커패시터 등으로 구분된다. 이 중에서 MIM 커패시터를 제외한 나머지 커패시터들은 적어도 한쪽 전극 물질로서 단결정 실리콘이나 다결정 실리콘을 사용한다. 그러나 단결정 실리콘 또는 다결정 실리콘은 그 물질 특성으로 인하여 커패시터 전극의 저항을 감소시키는데 한계를 나타내고 있다. 또, 단결정 실리콘 또는 다결정 실리콘 전극에 바이어스(bias) 전압을 인가하였을 경우에는 공핍(depletion) 영역이 발생하고, 전압이 불안정하게 되어 커패시턴스 값이 일정하게 유지되지 않는다.

따라서, 커패시터 전극의 저항을 감소시켜 주파수 의존성을 작게 할 수 있으며, 전압/온도에 따른 커패시턴스의 변화율 즉, 전압계수(voltage coefficient)와 온도계수(temperature coefficient)가 양호한 MIM 커패시터가 다양한 아날로그 제품, 혼합 모드 신호 응용 제품 및 시스템 온 칩(SOC) 응용 제품에 적용되고 있다. 예를 들어, 유무선 통신의 아날로그 또는 혼합(mixed) 모드 신호 응용에 적용되는 아날로그 커패시터 또는 필터, 메인 프로세스 유니트(main process unit) 보드의 디커플링(decoupling) 커패시터, 고주파 회로의 RF 커패시터, 임베디드(embeded) DRAM 등에 MIM 커패시터가 적용되고 있다.

그런데 종래의 MIM 커패시터는 구조적인 제약으로 인해 제조 공정 시 여러 가지 문제점을 노출하고 있다.

도 1 은 종래의 MIM 커패시터 구조를 갖는 반도체 회로를 나타낸 단면도이 다.

도 1의 MIM 커패시터는 MIM 커패시터는 층간 절연막(110)위에 하부전극(120)을 금속배선(112)과 별도의 공정으로 형성하므로 하부전극 형성을 위한 별도의 마스크 층이 필요하다. 또한 상부전극 콘택 홀(171), 하부전극 콘택 홀(172) 및 하부배선(112)과 상부배선(도시하지 않음)을 연결하는 콘택 홀(173) 등 각기 단차가 다른 콘택 홀 들을 동시에 형성하기 때문에 공정부담이 증가하는 단점이 있다. 참고로 Cu 외에 상/하부 전극으로 주로 사용되는 재료는 TiN, TaN 등이 있다.

따라서 제조 공정의 제약 없이 고 커패시턴스의 MIM 커패시터를 구현할 수 있는 새로운 구조의 MIM 커패시터의 개발이 요청되고 있다.

본 발명이 이루고자 하는 기술적 과제는, 고 커패시턴스의 MIM 커패시터를 제공하는 데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 상기 고 커패시턴스의 MIM 커패시터의 제조방법을 제공하는 데 있다.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 MIM 커패시터의 제조방법은 반도체 기판상에 제1 절연막을 형성하고 상기 제1 절연막내에 하부전극을 형성하는 단계와, 상기 하부전극이 형성된 기판상에 제2 절연막 및 제3 절연막을 형성하는 단계, 상기 제3 절연막의 일정부분을 식각하여 상기 제2 절연막의 상부를 노출시키는 트렌치를 형성하는 단계 및, 상기 트렌치의 하부와 측벽을 따라 (conformally) 상부전극을 형성하는 단계를 구비하는 것을 특징으로 한다.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 MIM 커패시터의 다른 제조방법은 반도체 기판상에 제1 절연막을 형성하는 단계와, 상기 제1 절연막내에 하부전극을 형성하는 단계, 상기 하부전극이 형성된 기판상에 제2 절연막 및 제3 절연막을 형성하는 단계, 상기 제3 절연막 및 제2 절연막의 일정부분을 식각하여 상기 하부전극의 상부를 노출시키는 트렌치를 형성하는 단계 및, 상기 트렌치의 하부와 측벽을 따라(conformally) 유전체막 및 상부전극을 형성하는 단계를 구비하는 것을 특징으로 한다.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 MIM 커패시터는 반도체 기판상에 형성된 제1 절연막, 상기 제1 절연막내에 상부 표면이 노출되도록 형성된 하부전극, 상기 하부전극상에 형성된 제2 절연막, 상기 제2 절연막 상에 형성되고, 하부전극과 오버랩되는 트렌치를 갖는 제3 절연막, 상기 트렌치의 하부와 측벽을 따라(conformally) 형성된 상부전극을 구비하는 것을 특징으로 한다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조부호는 동일 구성 요소를 지칭한다.

본 발명의 제1 실시예에 따른 MIM 커패시터는 기판 상에 서로 절연되어 형성된 제1 전압이 인가되는 제1 배선과 제2 전압이 인가되는 제2 배선, 상기 제1 및 제2 배선보다 높은 레벨이고, 상기 제1 배선과 절연되고, 상기 제2 배선과 접촉하는 하부 전극과 유전체막을 개재하여 상기 하부 전극과 오버랩되고, 상기 제1 배선과 접촉하는 상부 전극을 포함한다.

도 2부터 도5(b)는 본 발명의 제1 실시예에 따른 MIM 커패시터의 제조방법 및 구조를 설명하기 위하여 나타내 보인 단면도들이다.

먼저 도 2를 참조하면, 반도체 기판 위에 하부전극(220)을 구비하는 제1 절연막(210)을 형성한다. 제1 절연막은 층간 절연막이다. 구체적으로는 상기 층간 절연막 내에 하부전극이 형성될 영역을 정의하는 트렌치를 형성한 다음, 다마신 공정을 이용하여 상기 트렌치를 금속막으로 매립하여 하부전극을 형성한다.

바람직하게는 금속막으로 구리(Cu)막을 사용하며, 전기도금(electroplating)법에 의하여 트렌치를 모두 채우도록 형성한 후, 층간 절연막(210)의 상면이 드러나도록 금속막(220)을 CMP로 평탄화한다.

또한, 상기 하부전극(220)은 도시하지는 않았지만, 제1 층간 절연막내에 형성되어 하부전극의 하부 면과 접촉하고 있는 콘택 홀에 의하여 다른 배선이나 외부전압에 연결된다.

계속해서 하부전극(220)이 형성되어 있는 결과물 전면에 제2 절연막(230)과 제3 절연막(240)을 순차적으로 적층한다. 상기 제2 절연막(230)은 MIM 커패시터의 유전체막이 된다. 따라서 원하는 커패시턴스에 따라 제2 절연막(230)의 형성 두께 는 달라질 수 있다. 상기 제2 절연막(230)은 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 실리콘 탄화막(SiC), 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 탄탈륨 산화막(TaO) 등이나, 이들의 조합으로 이루어진 막을 예로 들 수 있으며 바람직하게는 실리콘 질화막을 포함한다. 또한 제2 절연막(230)은 하부전극이 구리배선으로 형성되었을 경우에, 확산 방지막의 역할도 동시에 한다. 제3 절연막(240)은 제2 절연막과 큰 식각 선택비를 가지는 저유전막으로 형성하며 FSG(Fluorine-doped Silicate Glass)가 바람직하다.

이어서, 도 3에 도시되어 있는 바와 같이 상부전극 형성될 영역의 제3 절연막(240)을 패터닝하여 제2 절연막(230) 상부를 노출시키는 트렌치를 형성한 후, 상기 트렌치 및 상기 제3 절연막(240) 상부를 따라(conformally) 상부전극 형성용 금속층(250)을 적층한다. 이때, 하부전극(220)에 사용된 물질을 상부전극용 금속막(250)으로 사용할 수 있다. 또, 상부 전극(251)과 하부 전극(220)의 크기는 각 어플리케이션에 따라 특정되며, 가능한 커패시터 전극의 유효 면적으로 작용하는 상부 전극(251)과 하부 전극(220)의 오버랩면적이 최대화되도록 트렌치 크기가 특정된다.

이어서, 도 4에 도시되어 있는 바와 같이 평탄화 공정에 의해 상기 제3 절연막 상부의 금속층을 제거하여 트렌치 내부에만 상부전극(251)을 형성한다.

다음으로, 도 5(a)에 도시되어 있는 바와 같이 상기 상부전극이 형성된 기판 전면에 제4 절연막(260)을 적층하고, 상기 제4 절연막 내에 상기 상부전극의 일부를 노출시키는 콘택 홀을 형성한 후, 상기 콘택 홀을 도전막을 사용하여 매립함으 로서 상부배선과 연결하는 콘택 플러그(270)를 형성하여 MIM 커패시터를 완성한다. 바람직하게는 다마신 공정을 이용하여 상기 콘택 플러그를 형성한다.

이때, 도 5(b)에 도시되어 있는 바와 같이, 상기 상부전극(251)상에 식각방지막(255)을 추가로 형성할 수도 있다. 식각방지막은 상부전극 형성 후 제4 절연막을 적층하기 전에 기판 전면에 적층할 수도 있고, 도시하지는 않았지만 도 3의 금속층(250)과 순차적으로 적층한 후 CMP 공정에 의해 상부전극을 형성함으로서 상부전극상에만 남도록 할 수도 있다.

도 6 내지 도7은 본 발명의 제2 실시예에 따른 MIM 커패시터의 제조방법 및 구조를 설명하기 위하여 나타내 보인 단면도들이다.

도 7을 참조하면, 트렌치 내부를 제4 절연막이 채우고 있다는 점에서만 도 4와 다르고 나머지 구조는 동일하다. 이 때 제4 절연막은 후속 평탄화 공정, 특히 CMP 공정시 상부전극이 소모되어 커패시터 특성이 열화되는 것을 방지하기 위한 버퍼막으로서 역할을 한다. 또한 전체적인 단차(Global Roughness) 특성을 개선함으로서 후속 포토 리소그라피 공정 시 포커스(focus) 마진을 향상시킨다.

도 6에 의하면, 도 2 및 도 3에 도시된 바와 같이 트렌치 및 제3 절연막(340) 상부를 따라(conformally) 적층된 금속층(250)의 상부에, 상기 트렌치를 모두 채울 만큼 충분한 두께의 제4 절연막(360)을 적층한다. 상기 제4 절연막은 제3 절연막이나 후속 공정에서의 제5 절연막과 동일한 물질을 사용하는 것이 바람직하다.

이어서 도 7에 도시되어 있는 바와 같이, 평탄화 공정에 의해 상기 제3 절연 막 상부의 제4 절연막(360) 및 금속층(350)을 제거하여 트렌치 내부에 상부전극(351) 및 버퍼층(361)을 형성한다.

다음으로, 앞서 제1 실시예의 도 5(a)에서 도시한 바와 마찬가지로 상부배선과 연결하는 콘택 플러그를 형성함으로서 MIM 커패시터를 완성한다. 이때, 마찬가지로 도 5(b)에 도시되어 있는 바와 같은 공정을 진행하여 상부전극상에 식각방지막을 추가로 형성할 수도 있다. 식각방지막은 도 6에서 금속층(350)과 제4 절연막(360) 사이에 적층하고 CMP하여 형성한다.

도 8 내지 도10은 본 발명의 제3 실시예에 따른 MIM 커패시터의 제조방법 및 구조를 설명하기 위하여 나타내 보인 단면도들이다.

먼저 도 8에 의하면, 반도체 기판 위에 하부전극(420)을 구비하는 제1 절연막(410) 상에 제2 절연막(430)과 제3 절연막(440)을 순차적으로 적층한다는 점에서는 제1 실시예의 도 2와 동일하다. 다만, 상부전극 형성될 영역에 트렌치를 형성할 때 제3절연막(440)뿐만 아니라 제2 절연막(430)까지 식각하여 하부전극(420) 표면을 노출시킨다는 점에서 제1 실시예와 차이가 있다.

상기 제2 절연막(430)은 하부전극이 구리배선으로 형성되었을 경우에, 확산 방지막으로서 역할을 한다. 제3 절연막(440)은 제2 절연막과 큰 식각 선택비를 가지는 저유전막으로 형성하며 FSG(Fluorine-doped Silicate Glass)가 바람직하다.

사진식각공정에 의해 트렌치를 형성한 후, 도 9에 도시되어 있는 바와 같이, 상기 트렌치 및 상기 제3 절연막(440) 상부를 따라(conformally) 유전체막 형성용 제4 절연막(445) 및 상부전극 형성용 금속층(450)을 적층한다. 이때, 하부전극 (420)에 사용된 물질을 상부전극(450)용 금속막으로 사용할 수 있다.

계속해서, 도 10에 도시되어 있는 바와 같이, 평탄화 공정에 의해 상기 제3 절연막 상부의 제4 절연막(445) 및 금속층(450)을 제거하여 트렌치 내부에만 유전체막(446) 및 상부전극(451)을 형성한다. 그리고, 제1 실시예의 도 5(a)에 도시되어 있는 바와 마찬가지로 상기 상부전극이 형성된 기판 전면에 제5 절연막(460)을 적층하고, 상기 제5 절연막 내에 상기 상부전극의 일부를 노출시키는 콘택 홀을 형성한 후, 상기 콘택 홀을 도전막을 사용하여 매립함으로서 상부배선과 연결하는 콘택 플러그(470)를 형성하여 MIM 커패시터를 완성한다. 바람직하게는 다마신 공정을 이용하여 상기 콘택 플러그를 형성한다.

이때, 제1 실시예의 도 5(b)에 도시되어 있는 바와 같이, 상기 상부전극상에 식각방지막을 추가로 형성할 수도 있다. 식각방지막은 상부전극 형성 후 제5 절연막을 적층하기 전에 기판 전면에 적층할 수도 있고, 금속층(450)과 순차적으로 적층한 후 CMP 공정에 의해 상부전극을 형성함으로서 상부전극상에만 남도록 할 수도 있다.

또한, 도시하지는 않았지만 제2 실시예에서 설명한 바와 같이 트렌치 내부를 버퍼막으로 채운 후 평탄화 공정을 진행하여, 상부전극이 소모되어 커패시터 특성이 열화되는 것을 방지하고 후속 포토 리소그라피 공정 시 포커스(focus) 마진을 향상시키게 할 수도 있다.

이상 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, MIM 커패시터를 구성하는 각 구성요소들의 두께, 크기, 구성 물질, 이들의 형성방법 및 식각 방법 등은 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

본 발명의 MIM 커패시터는 층간 절연막 위의 하부전극을 금속배선 동일한 층에서 형성하므로 하부전극 형성을 위한 별도의 마스크 층이 필요없다. 또한 하부전극 콘택 홀이 상부전극 콘택 홀과 별도의 공정에 의해 진행되므로 단차 문제에 따른 공정부담이 없어진다.

Claims (25)

1. 반도체 기판상에 제1 절연막을 형성하는 단계;

   상기 제1 절연막내에 하부전극을 형성하는 단계;

   상기 하부전극이 형성된 기판상에 제2 절연막 및 제3 절연막을 형성하는 단계;

   상기 제3 절연막의 일정부분을 식각하여 상기 제2 절연막의 상부를 노출시키는 트렌치를 형성하는 단계;

   상기 트렌치의 하부와 측벽을 따라(conformally) 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 MIM 커패시터의 제조방법.
2. 제1 항에 있어서, 상기 하부전극은 금속 배선과 동일한 층에 형성되는 것을 특징으로 하는 MIM 커패시터의 제조방법.
3. 제2 항에 있어서, 상기 하부전극은 다마신 기법으로 형성되는 것을 특징으로 하는 MIM 커패시터의 제조방법.
4. 제1 항에 있어서, 상기 상부전극의 형성은

   상기 트렌치 및 상기 제3 절연막 상부를 따라(conformally) 금속층을 적층하는 단계;

   평탄화 공정에 의해 상기 제3 절연막 상부의 금속층을 제거하는 단계를 포함하는 것을 특징으로 하는 MIM 커패시터의 제조방법.
5. 제4 항에 있어서, 상기 금속층 상에 상기 트렌치를 채우는 버퍼막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 MIM 커패시터의 제조방법.
6. 제5 항에 있어서, 상기 버퍼막은 절연성 물질로 형성하는 것을 특징으로 하는 MIM 커패시터의 제조방법.
7. 제1 항에 있어서,

   상기 상부전극상에 제4 절연막을 형성하는 단계;

   상기 제4 절연막 내에 상기 상부전극의 일부를 노출시키는 콘택 홀을 형성하는 단계;

   상기 콘택 홀을 도전막을 사용하여 매립하는 단계를 추가로 포함하는 것을 특징으로 하는 MIM 커패시터의 제조방법.
8. 제7 항에 있어서, 상기 상부전극상에 식각방지막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 MIM 커패시터의 제조방법.
9. 반도체 기판상에 제1 절연막을 형성하는 단계;

   상기 제1 절연막내에 하부전극을 형성하는 단계;

   상기 하부전극이 형성된 기판상에 제2 절연막 및 제3 절연막을 형성하는 단계;

   상기 제3 절연막 및 제2 절연막의 일정부분을 식각하여 상기 하부전극의 상부를 노출시키는 트렌치를 형성하는 단계;

   상기 트렌치의 하부와 측벽을 따라(conformally) 유전체막 및 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 MIM 커패시터의 제조방법.
10. 제9 항에 있어서, 상기 하부전극은 금속 배선과 동일한 층에 형성되는 것을 특징으로 하는 MIM 커패시터의 제조방법.
11. 제10 항에 있어서, 상기 하부전극은 다마신 기법으로 형성되는 것을 특징으로 하는 MIM 커패시터의 제조방법.
12. 제9 항에 있어서, 상기 유전체막 및 상부전극의 형성은

    상기 트렌치 및 상기 하부전극의 상부를 따라(conformally) 제4 절연막 및 금속층을 적층하는 단계;

    평탄화 공정에 의해 상기 제3 절연막 상부의 제4 절연막 및 금속층을 제거하는 단계를 포함하는 것을 특징으로 하는 MIM 커패시터의 제조방법.
13. 제12 항에 있어서, 상기 금속층 상에 상기 트렌치를 채우는 버퍼막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 MIM 커패시터의 제조방법.
14. 제13 항에 있어서, 상기 버퍼막은 절연성 물질로 형성하는 것을 특징으로 하는 MIM 커패시터의 제조방법.
15. 제1 항에 있어서,

    상기 상부전극상에 제5 절연막을 형성하는 단계;

    상기 제5 절연막 내에 상기 상부전극의 일부를 노출시키는 콘택 홀을 형성하는 단계;

    상기 콘택 홀을 도전막을 사용하여 매립하는 단계를 추가로 포함하는 것을 특징으로 하는 MIM 커패시터의 제조방법.
16. 제15 항에 있어서, 상기 상부전극상에 식각방지막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 MIM 커패시터의 제조방법.
17. 반도체 기판상에 형성된 제1 절연막;

    상기 제1 절연막내에 상부 표면이 노출되도록 형성된 하부전극;

    상기 하부전극상에 형성된 제2 절연막;

    상기 제2 절연막 상에 형성되고, 하부전극과 오버랩되는 트렌치를 갖는 제3 절연막;

    상기 트렌치의 하부와 측벽을 따라(conformally) 형성된 상부전극을 구비하는 것을 특징으로 하는 MIM 커패시터.
18. 제17 항에 있어서, 상기 하부전극은 금속 배선과 동일한 층 형성된 것을 특징으로 하는 MIM 커패시터.
19. 제18 항에 있어서, 상기 하부전극은 다마신 기법으로 형성된 것을 특징으로 하는 MIM 커패시터.
20. 제17 항에 있어서, 상기 상부전극 상에 상기 트렌치를 채우는 버퍼막을 더 구비하는 것을 특징으로 하는 MIM 커패시터.
21. 제20 항에 있어서, 상기 버퍼막은 절연성 물질인 것을 특징으로 하는 MIM 커패시터.
22. 제17 항에 있어서,

    상기 상부전극상에 형성되고 제4 절연막;

    상기 제4 절연막 내에, 상기 상부전극의 일부를 노출시키는 콘택 홀;

    상기 콘택 홀을 채우고 있는 도전막을 추가로 포함하는 것을 특징으로 하는 MIM 커패시터.
23. 제22 항에 있어서, 상기 상부전극상에 식각방지막을 추가로 포함하는 것을 특징으로 하는 MIM 커패시터.
24. 제17 항에 있어서, 상기 트렌치는 하부전극 표면을 노출시키도록 제2 절연막까지 연장되는 것을 특징으로 하는 MIM 커패시터.
25. 제24 항에 있어서, 상기 트렌치의 하부와 측벽을 따라(conformally) 형성되고, 상기 상부전극과 하부전극 사이에 개재된 유전체막을 더 구비하는 것을 특징으로 하는 MIM 커패시터.

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