JP2008016490A - 半導体装置 - Google Patents
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Abstract
【課題】MIM構造の容量素子の容量膜や下部電極のダメージを軽減することができる構造の半導体装置を提供する。
【解決手段】上部電極330と容量膜320との共通の端面Fから外側に下部電極310が突出している。その端面Fから外側の部分の上面に、容量膜320とは材料が相違する保護膜340が積層されている。端面Fから所定距離だけ内側の位置まで保護膜340が容量膜320と下部電極310との間に形成されている。従って、保護膜340により容量膜320の端面Fの近傍に段差が発生しており、上部電極330と容量膜320がエッチングされるときのダメージの進行が段差で抑制されている。さらに、下部電極310にダメージが発生することも保護膜340により防止されている。
【選択図】図1
【解決手段】上部電極330と容量膜320との共通の端面Fから外側に下部電極310が突出している。その端面Fから外側の部分の上面に、容量膜320とは材料が相違する保護膜340が積層されている。端面Fから所定距離だけ内側の位置まで保護膜340が容量膜320と下部電極310との間に形成されている。従って、保護膜340により容量膜320の端面Fの近傍に段差が発生しており、上部電極330と容量膜320がエッチングされるときのダメージの進行が段差で抑制されている。さらに、下部電極310にダメージが発生することも保護膜340により防止されている。
【選択図】図1
Description
本発明は、MIM構造の容量素子を有する半導体装置に関し、特に、複数のメモリセルが配列されているSRAMなどの半導体装置に関する。
半導体装置であるCMOS(Complementary Metal Oxide Semiconductor)型のSRAMは、複数のメモリセルが配列された構造からなる。そのメモリセル100は、図5に示すように、二個のpMOS−FET(Field Effect Transistor)101,102と四個のnMOS−FET103〜106とで形成されている。
このうちnMOS−FET105,106は、センスアンプ等の周辺回路から特定のビットセルにアクセスするスイッチングトランジスタである。nMOS−FET103,104とpMOS−FET101,102により、実際に情報を記録する部分が形成されている。
ここでnMOS−FETとpMOS−FETのゲートともう1組のnMOS−FETとpMOS−FETのドレインを接続する部分は、ノードまたはノード配線と呼称されている。また、回路図では互いに交差しているように見えるため、クロスカップルとも呼称されている。
図6のように、SRAMのメモリセル100に放射線が当たると、電子−正孔対(e−h対)が発生する。電子はn層に正孔はp層に移動するため、逆バイアスされていたPN接合が一時的に短絡された状態となり、ノード電極から空乏層内へ電荷が流れ込む。その結果、記憶ノードの電荷が失われ、メモリセル100が保持していた情報が反転してしまう。これはソフトエラーと呼称されている。
これを回避するため、図7に示すメモリセル110のように、放射線で発生する電荷より大きな容量素子111,112をノード部に付加しておき、放射線で発生した電子-正孔対でデータが破壊されないようにしたものがある(例えば、特許文献1参照)。
特許文献1に記載のSRAM120では、図8および図9に示すように、ノード配線に使う金属配線が容量素子121の下部電極122と兼用されている。つまり、ノード配線からなる下部電極122の表面に容量膜123と上部電極124とが積層されることで、MIM構造の容量素子121が形成されている。この容量素子121がメモリセルのノード部に付加されている。
ここで、上述のような構造の容量素子121の製造方法を図10を参照して以下に簡単に説明する。まず、図10(a)に示すように、上部電極124と容量膜123との端面から外側に突出することになる形状に、タングステンなどで下部電極122を形成する。
つぎに、図10(b)に示すように、下部電極122の上面に、Ta2O5 などの容量絶縁膜で容量材料123aを成膜する。図10(c)に示すように、この容量材料123aの上面に、窒化チタンなどで電極材料124aを成膜する。つぎに、図10(d)に示すように、容量材料123aと電極材料124aとをエッチングし、上部電極124と容量膜123とを形成する。
また、MIM構造の容量素子としては、上部電極と容量膜との間、および、容量膜と下部電極との間に、シリコンおよび酸素を含む絶縁層でバリア層を形成したものがある(例えば、特許文献2参照)。
この場合、容量付加に加え、誘電体と電極間との界面で生ずる容量膜の酸素欠損の防止対策も行っている(リーク電流増大、容量素子温度依存性および電界依存性を懸念している)。
また、MIM構造の容量素子としては、上部電極と容量膜とが共通の端面を有し、その端面から所定距離だけ内側の位置まで、層間膜が容量膜と下部電極との間に形成されている構造がある(例えば、特許文献3〜5参照)。
特開2005−183420号公報
特開2004−266010号公報
特開2005−019831号公報
特開平02−310958号公報
特開平02−144964号公報
近年のSRAMではセルサイズが小さいことが要求されるため、電源電極の一方であるVCC配線、電源電極の他方であるGND配線、ノード電極が接近して配置されている。
SRAMでは、例えば、装置上層にVCC配線とGND配線とがメッシュ構造などに形成されている。そこで、前述のようにSRAMの電源電極と容量素子の下部電極とが兼用されている場合、その下部電極を上方のVCC配線やGND配線に接続する必要がある。
そこで、上部電極に開口孔を形成し、その開口孔に位置させた垂直電極で容量素子の下部電極と上部の電源配線とが接続されている。この場合、開口孔を通過する形状に下部電極が形成される。
このような構造の容量素子を製造するときは、図10に基づいて前述したように、下部電極122の上面に順番に成膜した容量材料123aと電極材料124aとをエッチングする。しかし、このように開口孔を上部電極と容量膜とにエッチングで形成するとき、容量膜にダメージが発生する。
一方、上述の構造では、開口孔の内側面である上部電極の端面と下部電極とが交差するため、そこに電界集中が発生する。そして、このように電界集中が発生する容量膜にダメージがあると、容量素子に耐圧低下やリーク電流が発生することがある。
さらに、上述のように上部電極と容量膜とに開口孔をエッチングで形成すると、その開口孔に位置する下部電極にもダメージが発生して特性が劣化することがある。なお、特許文献3等の容量素子でも、上部電極および容量膜の端面より外側まで下部電極が形成されている。このため、上部電極や容量膜をエッチングするときに、下部電極にダメージが発生する可能性がある。
特許文献4には、スタックド構造の容量素子が開示されている。その容量素子では、上部電極と容量膜の端部直下に絶縁膜が存在している。しかし、単純に絶縁膜の開口部で容量膜と下部電極とを接触させているに過ぎない。
さらに、上部電極が二層となっている。また、容量膜と下部電極との間に自然酸化珪素膜も備える。このため、特許文献4の容量素子は、下部電極−容量膜−自然酸化珪素膜−下部電極の四層構造が必須となっている。従って、容量膜と下部電極との間に自然酸化珪素膜が存在するため、容量素子の容量が低下することになる。
本発明の第一の半導体装置は、下部電極と容量膜と上部電極とが積層されているMIM構造の容量素子を有する半導体装置であって、上部電極と容量膜とが共通の端面を有し、上部電極と容量膜との端面から外側に突出した形状に下部電極が形成されており、端面から外側に位置する部分の下部電極の上面に容量膜とは材料が相違する保護膜が積層されており、端面から所定距離だけ内側の位置まで保護膜が容量膜と下部電極との間に形成されている。
本発明の第二の半導体装置は、下部電極と容量膜と上部電極とが積層されているMIM構造の容量素子を有する半導体装置であって、複数のメモリセルが配列されている領域からなるセル部と、所定個数のメモリセルごとに形成されていて下部電極が接続されている電源電極と、容量素子より上方に位置して複数の電源電極が接続されている上層配線と、セル部と隣接して複数の電源電極が上層配線に接続されている位置を含む領域からなる吊り部と、を有し、容量素子が所定個数のメモリセルごとに形成されていてセル部と吊り部との境界に位置しており、セル部と吊り部との境界の位置で下部電極と容量膜との間に保護膜を有する。
本発明の製造方法は、本発明の半導体装置の製造方法であって、上部電極と容量膜との端面から外側に突出することになる形状に下部電極を形成し、下部電極の上面に保護材料を成膜し、保護材料を上部電極と容量膜との端面から所定距離だけ内側まで位置することになる形状にエッチングして保護膜を形成し、下部電極と保護膜との上面に容量材料と電極材料とを順番に成膜し、保護膜で停止される手法で容量材料と電極材料とをエッチングして上部電極と容量膜とを形成する。
従って、本発明の半導体装置、および、本発明の方法により製造された半導体装置では、保護膜により容量膜の端面近傍に段差が発生している。このため、上部電極と容量膜とがエッチングされるときに端面に発生したダメージの進行が段差の部分で抑制される。さらに、上部電極と容量膜とがエッチングされるときに、下部電極にダメージが発生することが保護膜により防止されている。
本発明の半導体装置では、上部電極と容量膜とがエッチングされるときに端面に発生したダメージの進行を保護膜による段差の部分で抑制することができる。このため、上部電極の開口孔の内側面と下部電極との交差部分に電界集中が発生しても、容量素子に耐圧低下やリーク電流が発生することを防止できる。さらに、上部電極と容量膜とがエッチングされるときに、下部電極にダメージが発生して特性が劣化することも、保護膜により防止することができる。
本発明の実施の一形態を図1ないし図4を参照して以下に説明する。ただし、本実施の形態に関して前述した一従来例と同一の部分は、同一の名称を使用して詳細な説明は省略する。
本実施の形態の半導体装置であるSRAM200は、図1に示すように、下部電極310と容量膜320と上部電極330とが積層されているMIM構造の容量素子300を有する。
そして、上部電極330と容量膜320とが共通の端面Fを有する。上部電極330と容量膜320との端面Fから外側に突出した形状に下部電極310が形成されている。端面Fから外側に位置する部分の下部電極310の上面に容量膜320とは材料が相違する保護膜340が積層されている。
また、本実施の形態のSRAM200は、図2等に示すように、複数のメモリセル210が配列されている領域からなるセル部と、所定個数のメモリセル210ごとに形成されていて下部電極310が接続されている電源電極と、容量素子300より上方に位置して複数の電源電極が接続されている上層配線と、セル部と隣接して複数の電源電極が上層配線に接続されている位置を含む領域からなる吊り部と、を有する。
そして、容量素子300が所定個数のメモリセル210ごとに形成されていてセル部と吊り部との境界に位置しており、セル部と吊り部との境界の位置で下部電極310と容量膜320との間に保護膜340を有する。
より具体的には、本実施の形態のSRAM200では、端面Fから所定距離だけ内側の位置まで、保護膜340が容量膜320と下部電極310との間に形成されている。このため、容量膜320および上部電極330は、保護膜340のためにクランク状に段差が発生した断面形状に形成されている。
なお、保護膜340は、容量膜320より厚膜であるが、例えば、100(nm)以下の膜厚に形成されている。このため、容量膜320の端面Fの下縁部は、容量膜320の端面Fから離間した内部の上面より上方に位置している。
本実施の形態のSRAM200は、図2および図3に示すように、複数のメモリセル210が配列されている。容量素子300の下部電極310と、複数のメモリセル210に接続されている電源電極とは兼用されている。そして、メモリセル210のソフトエラーを防止できるように、容量素子300がメモリセル210のクロスカップルに接続されている。
なお、複数のメモリセル210は、行列形状に配列されている。容量膜320と上部電極330とは、所定個数のメモリセル210と重複する所定領域に一様に形成されている。
このような上部電極330と容量膜320とに、内側面が前記端面Fとなる開口孔Hが形成されている。この開口孔Hを通過する形状に下部電極310が形成されている。図3に示すように、SRAM200の上層には、VCC配線とGND配線からなる電源配線230がメッシュ構造などに形成されている。
そして、この電源配線230と下部電極310とが、上部電極330と容量膜320との開口孔Hを貫通した垂直電極240により接続されている。当然ながら、この垂直電極240は保護膜340も貫通している。
また、保護膜340は、上部電極330と容量膜320とのエッチングを停止させる材料で形成されている。より具体的には、本実施の形態のSRAM200では、下部電極310がタングステンなどで形成されている。容量膜320は、Ta2O5 などの容量絶縁膜で形成されている。上部電極330は、窒化チタンなどで形成されている。保護膜340は、SiO2やSiNなどの絶縁膜で形成されている。
ここで、本実施の形態のSRAM200の容量素子300の製造方法を、図4を参照して以下に簡単に説明する。
まず、図4(a)に示すように、上部電極330と容量膜320との端面Fから外側に突出することになる形状に、タングステンなどで下部電極310を形成する。つぎに、図4(b)に示すように、この下部電極310の上面に、SiO2やSiNなどの保護材料340aをCVD(Chemical Vapor Deposition)法などで成膜する。
つぎに、図4(c)に示すように、この保護材料340aを、上部電極330と容量膜320との端面Fから所定距離だけ内側まで位置することになる形状にエッチングし、保護膜340を形成する。
つぎに、図4(d)に示すように、下部電極310と保護膜340との上面に、Ta2O5 などの容量材料320aをCVD法などで成膜する。つぎに、図4(e)に示すように、この容量材料320aの上面に、窒化チタンなどの電極材料330aをCVD法やスパッタリング法などで成膜する。
そして、図4(f)に示すように、容量材料320aと電極材料330aとをエッチングして上部電極330と容量膜320とを形成する。このとき、保護膜340がエッチングストッパとなるので、エッチングは下部電極310に影響しない。
本実施の形態のSRAM200では、容量素子300の下部電極310と複数のメモリセル210に接続されている電源電極とが兼用されている。このため、容量素子300のために専用の下部電極310を形成する必要がなく、SRAM200の集積度が高い。
そして、その容量素子300がメモリセル210のクロスカップルに接続されている。このため、メモリセル210のソフトエラーを有効に防止することができる。
また、所定個数のメモリセル210と重複する所定領域に容量膜320と上部電極330とが一様に形成されているが、上部電極330と容量膜320とに内側面が前記端面Fとなる開口孔Hが形成されている。
そして、開口孔Hを通過する形状に下部電極310が形成されている。このため、上層に位置する電源配線230と下部電極310とを、開口孔Hを貫通した垂直電極240により接続することができる。
本実施の形態のSRAM200では、上部電極330と容量膜320とがエッチングされるときに端面Fに発生したダメージの進行が保護膜340による段差の部分で抑制されている。
このため、上部電極330の開口孔Hの内側面と下部電極310との交差部分に電界集中が発生しても、容量素子300に耐圧低下やリーク電流が発生することを防止できる。
特に、保護膜340が容量膜320より厚膜である。このため、容量膜320の端面Fの下縁部は、容量膜320の端面Fから離間した内部の上面より上方に位置している。従って、端面Fに発生したエッチングのダメージが、容量膜320の内部まで進行することが、保護膜340による段差の部分で良好に抑制されている。
しかも、前述した特許文献4の半導体装置のように、容量素子300の全体を四層構造とする必要がない。そこで、保護膜340は、容量膜320と下部電極310との間で端面Fの近傍しか形成されていない。このため、保護膜340による容量素子300の容量低下も抑制されている。
さらに、上部電極330と容量膜320とがエッチングされるときに、下部電極310にダメージが発生して特性が劣化することも、保護膜340により防止することができる。
100 メモリセル
110 メモリセル
111,112 容量素子
121 容量素子
122 下部電極
123 容量膜
123a 容量材料
124 上部電極
124a 電極材料
200 SRAM
210 メモリセル
230 電源配線
240 垂直電極
300 容量素子
310 下部電極
320 容量膜
320a 容量材料
330 上部電極
330a 電極材料
340 保護膜
340a 保護材料
F 端面
H 開口孔
110 メモリセル
111,112 容量素子
121 容量素子
122 下部電極
123 容量膜
123a 容量材料
124 上部電極
124a 電極材料
200 SRAM
210 メモリセル
230 電源配線
240 垂直電極
300 容量素子
310 下部電極
320 容量膜
320a 容量材料
330 上部電極
330a 電極材料
340 保護膜
340a 保護材料
F 端面
H 開口孔
Claims (9)
- 下部電極と容量膜と上部電極とが積層されているMIM(Metal Insulative Metal)構造の容量素子を有する半導体装置であって、
前記上部電極と前記容量膜とが共通の端面を有し、
前記上部電極と前記容量膜との前記端面から外側に突出した形状に前記下部電極が形成されており、
前記端面から外側に位置する部分の前記下部電極の上面に前記容量膜とは材料が相違する保護膜が積層されており、
前記端面から所定距離だけ内側の位置まで前記保護膜が前記容量膜と前記下部電極との間に形成されている半導体装置。 - 複数のメモリセルが配列されており、
前記容量素子の前記下部電極と複数の前記メモリセルに接続されている電源電極とが兼用されており、
前記容量素子が前記メモリセルに接続されている請求項1に記載の半導体装置。 - 複数の前記メモリセルが行列形状に配列されており、
所定個数の前記メモリセルと重複する所定領域に前記容量膜と前記上部電極とが一様に形成されており、
前記上部電極と前記容量膜とに内側面が前記端面となる開口孔が形成されており、
前記開口孔を通過する形状に前記下部電極が形成されている請求項2に記載の半導体装置。 - 下部電極と容量膜と上部電極とが積層されているMIM構造の容量素子を有する半導体装置であって、
複数のメモリセルが配列されている領域からなるセル部と、
所定個数の前記メモリセルごとに形成されていて前記下部電極が接続されている電源電極と、
前記容量素子より上方に位置して複数の前記電源電極が接続されている上層配線と、
前記セル部と隣接して複数の前記電源電極が前記上層配線に接続されている位置を含む領域からなる吊り部と、を有し、
前記容量素子が所定個数の前記メモリセルごとに形成されていて前記セル部と前記吊り部との境界に位置しており、
前記セル部と前記吊り部との境界の位置で前記下部電極と前記容量膜との間に保護膜を有することを特徴とする半導体装置。 - 前記保護膜と前記容量膜との材料が相違している請求項4に記載の半導体装置。
- 前記保護膜が前記容量膜より厚膜である請求項1ないし5の何れか一項に記載の半導体装置。
- 前記メモリセルがSRAM(Static Random Access Memory)セルからなる請求項1ないし6の何れか一項に記載の半導体装置。
- 前記保護膜が前記上部電極と前記容量膜とのエッチングを停止させる材料で形成されている請求項1ないし7の何れか一項に記載の半導体装置。
- 請求項1に記載の半導体装置の製造方法であって、
前記上部電極と前記容量膜との前記端面から外側に突出することになる形状に前記下部電極を形成し、
前記下部電極の上面に保護材料を成膜し、
前記保護材料を前記上部電極と前記容量膜との前記端面から所定距離だけ内側まで位置することになる形状にエッチングして前記保護膜を形成し、
前記下部電極と前記保護膜との上面に容量材料と電極材料とを順番に成膜し、
前記保護膜で停止される手法で前記容量材料と前記電極材料とをエッチングして前記上部電極と前記容量膜とを形成する製造方法。
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