JP2006019371A - 半導体装置 - Google Patents

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晴夫 野原
Makoto Segawa
真 瀬川
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Abstract

【課題】 SRAMセルにMIMノードキャパシタを備えた構造のものであって、このMIMキャパシタを簡単な構造で形成できソフトエラー対策を施すことができるようにする。
【解決手段】 シリコン半導体基板1に対して垂直柱状に形成された第1および第2のコンタクトプラグP1およびP2の上に第1のノード接続導電層NC1が形成されている。第3および第4のコンタクトプラグP3およびP4の上に第2のノード接続導電層NC2が形成されている。これらの第1および第2のノード接続導電層NC1およびNC2の上にキャパシタ絶縁膜CIおよびキャパシタ電極層CEが形成されている。
【選択図】 図2

Description

本発明は、MIMキャパシタを有するスタティック型メモリセルを備えた半導体装置に関する。
スタティック型メモリセル(SRAMセル(Static Random Access Memory Cell))は、従来より低消費電力化が進められており、低スタンバイ電流が要求されるSRAMセルは今後もさらに動作電圧が低下していくことが考えられている。
例えば、Full−CMOS SRAMセルは、第1および第2のインバータ回路をクロスカップル接続した回路を備えて構成されている。このSRAMセルは、動作電圧が低下するとソフトエラーを引き起こしやすくなるため、例えば、第1および第2のインバータ回路の記憶ノード間にキャパシタを挿入しソフトエラー対策を図ることが一般に行われている(例えば、非特許文献1参照)。
この非特許文献1によれば、記憶ノードにW−Si34−TiN構造もしくはW−Ta25−TiN構造のMIM(Metal Insulator Metal)ノードキャパシタを採用することによりソフトエラー対策を図っている。
ソン・ムン・ユン(Soon-Moon Jung),外10名,「ULTRA高速SRAMのための65nmCMOS技術を使用したMIMノードキャパシタによる0.46μm2 SRAMセルのソフトエラー耐性(Soft Error Immune 0.46μm2 SRAM Cell with MIM Node Capacitor by 65nm CMOS Technology for Ultra High Speed SRAM)」,(米国),インターナショナル エレクトロン デバイシズ ミーティング テクニカル ダイジェスト(International Electron Devices Meeting(IEDM) Technical Digest),2003年12月8日,p.289−292(Fig.1およびFig.7)
しかしながら、特許文献1に開示されている構造は複雑であり、より簡単な構成が望まれている。
本発明は、上記事情に鑑みてなされたもので、その目的は、SRAMセルにMIMノードキャパシタを備えた構造のものであって、このMIMノードキャパシタを簡単な構造で形成できソフトエラー対策を施すことができるSRAMセルを備えた半導体装置を提供することにある。
また本発明の半導体装置は、第1および第2の負荷用MOSFETと、第1および第2のドライバ用MOSFETと、第1のドライバ用MOSFETのドレイン拡散層を上層側に電気的に導通接続する第1のコンタクトプラグと、第1の負荷用MOSFETのドレイン拡散層を上層側に電気的に導通接続する第2のコンタクトプラグと、第1および第2のコンタクトプラグを前記上層側で電気的に導通接続するように構成されると共にMIMキャパシタの第1電極として機能する第1のノード接続導電層と、第2の負荷用MOSFETのドレイン拡散層を上層側に電気的に導通接続する第3のコンタクトプラグと、第2のドライバ用MOSFETのドレイン拡散層を上層側に電気的に導通接続する第4のコンタクトプラグと、第3および第4のコンタクトプラグを上層側で電気的に導通接続するように構成されると共にMIMキャパシタの第3電極として機能する第2のノード接続導電層と、第1および第2のノード接続導電層の上に形成されたキャパシタ絶縁膜と、キャパシタ絶縁膜の上に形成され前記MIMキャパシタの第2電極として機能するキャパシタ電極層とを備え、MIMキャパシタを備えたスタティック型メモリセルが形成されていることを特徴としている。
本発明によれば、SRAMセルにMIMノードキャパシタを簡単な構造により付加して形成できる。
(第1の実施形態)
以下、本発明をSRAM半導体記憶装置に適用した第1の実施形態について、図1ないし図3を参照しながら説明する。
図1(a)は、SRAM半導体記憶装置MS内に形成されるSRAMセルMを模式的に示す下層側の図であり、ゲート電極配線の形成状態を平面図により示している。図1(b)は、その上層側のMIMキャパシタC1の層を図1(a)と同一部分について模式的な平面図により示している。尚、図面が煩雑になるため、図1(a)にはMIMキャパシタは図示していない。
図2(a)は、これらの図1(a)および図1(b)のA−A線に沿う断面図を示しており、図2(b)は、これらの図1(a)および図1(b)のB−B線に沿う断面図を示している。また図3は、Full−CMOS SRAMセルの一例についてその電気的構成を示している。このSRAMセルMは、点対称構造により形成されているが線対称の構造であっても良い。
まず、この電気的構成について概略的に説明する。図3に示すように、このSRAMセルMは6個のMOSFETを備えている。これらの6個のMOSFETは、第1および第2の負荷用MOSFETTL1およびTL2、第1および第2のドライバ用MOSFETTD1およびTD2、第1および第2の転送ゲート用MOSFETTS1およびTS2からなっている。以下、これらのMOSFETTL1、TL2、TD1、TD2、TS1、TS2を単にトランジスタと称す。
負荷用のトランジスタTL1およびTL2は、それぞれpチャンネル型のMOSFETにより構成されており、ドライバ用のトランジスタTD1およびTD2は、nチャンネル型のMOSFETにより構成されている。また、転送ゲート用のトランジスタTS1およびTS2は、nチャンネル型のMOSFETにより構成されている。
インバータ回路I1は、負荷用のトランジスタTL1およびドライバ用のトランジスタTD1のドレインが共通に接続されると共にゲートが共通に接続されることにより構成されている。これらの各トランジスタTL1およびTD1は相補的に動作する。これらのトランジスタTD1およびTL1のドレインの共通接続点が出力端子ノード(第1の記憶ノード)N1とされている。
さらにインバータ回路I2は、負荷用のトランジスタTL2およびドライバ用のトランジスタTD2のドレインが共通に接続されると共にゲートが共通に接続されることにより構成されている。これらの各トランジスタTD2およびTL2が相補的に動作する。これらのトランジスタTD2およびTL2のドレインの共通接続点が出力端子ノード(第2の記憶ノード)N2とされている。
これらのインバータ回路I1およびI2は、電源ノードNdに与えられる電源電圧Vdd、およびグランドノードNsに与えられるグランド電位Vssが印加されることにより動作する。原理的には、これらのインバータ回路I1およびI2がクロスカップル接続されることによりSRAMセルMとしての機能を満たすことになる。具体的な結線関係を以下に示す。すなわち、インバータ回路I1の出力端子ノードN1は、インバータ回路I2の入力端子ノードN3に接続されており、インバータ回路I2の出力端子ノードN2は、インバータ回路I1の入力端子ノードN4に接続されている。
さらに、転送ゲート用のトランジスタTS1およびTS2は、その各ゲート電極がワード線WLに対して共通に接続されている。トランジスタTS1のソース/ドレインノードは、ビット線BLおよびインバータ回路I1の出力端子ノードN1間に接続されていると共に、トランジスタTS2のソース/ドレインノードはビット線/BLおよびインバータ回路I2の出力端子ノードN2間に接続されている。
さて、本実施形態においては、ソフトエラー耐性向上のため、各出力端子ノードN1およびN2間にキャパシタC1が接続されている。このキャパシタC1は、MIM(Metal Insulator Metal)キャパシタ構造を備えており、具体的には後述する構造を備えている。
以下、SRAMセルMの半導体装置内の構造(パターンレイアウト)について、図1および図2を参照しながら説明する。
図1(a)および図1(b)において、数個(2つ)のSRAMセルMの構造について示しているが、実際には半導体記憶装置として、記憶容量に対応した個数分のSRAMセルMが行列状に配置されている。図1(a)および図2(b)に示すように、シリコン半導体基板1には、シャロートレンチ構造の素子分離領域(Shallow Trench Isolation)STIが形成されており、その素子分離領域STIにより素子分離された素子領域には、図1(a)に示すようにPチャンネル型のMOSトランジスタ形成用のNウェルNwと、Nチャンネル型のMOSトランジスタ形成用のPウェルPwとが形成されている。尚、NウェルNwには、電源電位Vddが与えられており、PウェルPwにはグランド電位Vssが与えられる。
図1(a),図2(a)中、AAnはNウェルNwに形成されたNチャンネル型のMOSトランジスタのソース/ドレインチャネル領域を含むアクティブエリア(活性領域)を示している。また、AApはPウェルPwに形成されたPチャンネル型のMOSトランジスタのソース/ドレインチャネル領域を含むアクティブエリア(活性領域)を示している。また図面中、GCはアクティブエリアAApおよびAAnに対して平面的に直交するように配設されたゲート電極配線を示している。尚、トランジスタTL1、TL2、TD1、TD2、TS1、TS2にはLDD(Lightly Doped Drain)構造が採用されている。
本実施形態に係るSRAMセルMは、図1〜図2に示すように、シリコン半導体基板1の上下複数層に渡り3次元立体構造に形成されており、本実施形態の特徴に係る部分を図2(a)および図2(b)に示すように、シリコン半導体基板1の下層側から次のように形成されている。
(1)シリコン半導体基板1下のアクティブエリアAApおよびAAn(ソース/ドレイン拡散層)の形成領域S1
(2)シリコン半導体基板1上におけるゲート電極形成領域S2
(3)記憶ノードN1およびN2を電気的に導通接続するための接続層領域S3
(4)接続層領域S3の上に形成されたMIMキャパシタの形成領域S4
(5)MIMキャパシタの形成領域S4の上方に形成されたワード線形成領域
(6)ワード線形成領域の上方に形成されたビット線形成領域、電源線形成領域、グランド線形成領域
このような(1)〜(6)の構造が立体的に形成されているが、(5)および(6)に係る部分については、本実施形態の特徴部分とはならないため図示しておらず説明を省略する。尚、ワード線、ビット線、電源線、もしくはグランド線は、配線に相当する。また(5)および(6)は線形成領域に相当する。
図2(a)に示すように、(2)ゲート電極形成領域S2に形成されたゲート電極配線GC、および(3)接続層領域S3の接続層No間は層間絶縁膜2により絶縁されている。また、図示しないが、(4)MIMキャパシタ形成領域S4のMIMキャパシタCと(5)ワード線形成領域のワード線(図示せず)間は層間絶縁膜3により絶縁されている。
また、(5)ワード線形成領域のワード線(図示せず)と(6)ビット線形成領域、電源線形成領域、グランド線形成領域の各線(図示せず)については層間絶縁膜(図示せず)により絶縁されている。
本実施形態においては、(3)接続層領域に形成される接続層No1およびNo2を利用してこの接続層No1およびNo2の上にMIMキャパシタC1を構成しているところに特徴を備えているため、この部分の説明を中心に行う。尚、メモリセルM内においては、トランジスタTD1およびTS1並びにTL1と、トランジスタTD2およびTS2並びにTL2とは平面的に点対称に形成されていると共に、図1(a)および図2(b)に示すように、MIMキャパシタC1の構造も各トランジスタの上層部に点対称および線対称に形成されているため、まずトランジスタTD1およびTS1並びにTL1の形成領域の上層側に形成されるMIMキャパシタC1(図2(b)中のキャパシタC1a)の構造を中心に説明し、トランジスタTD2およびTS2並びにTL2の形成領域の上層側に形成されるMIMキャパシタC1(図2(b)中のキャパシタC1b)の構造については必要に応じて以下の説明を省略する。
(1)アクティブエリアAApおよびAAnの形成領域S1について
この形成領域S1においては、図2(a)に示すように、LDD構造のトランジスタTS1およびTD1のソース/ドレイン拡散層SDやチャネル領域がシリコン半導体基板1のPウェルPw領域に形成されている。このトランジスタTS1およびTD1のチャネル領域間に位置して各トランジスタTS1およびTD1のソース/ドレイン拡散層SDが形成されている。このソース/ドレイン拡散層SDはトランジスタTD1のドレイン拡散層として機能する。尚、図示しないが、各ソース/ドレイン拡散層SDには、接触抵抗の低減を図るためのコンタクト領域が形成されている。
さらに、図2(b)に示すように、トランジスタTL1のドレイン拡散層SDがシリコン半導体基板1のNウェルNwに形成されている。トランジスタTL1およびTD1のドレイン拡散層SDは素子分離領域STIにより素子分離されている。
(2)シリコン半導体基板1上におけるゲート電極形成領域S2
図2(a)に示すように、このゲート電極形成領域S2においては、トランジスタTD1およびTS1のゲート電極配線GCおよびGCが離間して形成されている。これらのトランジスタTD1およびTS1のそれぞれのゲート電極配線GCの側壁に形成された複数のスペーサSp間に第1のコンタクトプラグP1が埋込み形成されている。
第1のコンタクトプラグP1は、バリアメタル層(図示せず)および電極材(図示せず)が埋込み形成されることにより構成されており、電極材の材料としては例えばタングステン等が使用される。この第1のコンタクトプラグP1は、図2(a)に示すように、シリコン半導体基板1の上面から上方に向けて略垂直柱状に形成され、形成領域S1に形成されたトランジスタTD1のドレイン拡散層SDから上層側の接続層領域S3に形成された第1の接続層No1に対して電気的に導通接続するように形成されている。また、この第1のコンタクトプラグP1は、シリコン半導体基板1の上面に略垂直上方に延設されている。尚、ゲート電極形成領域S2と接続層領域S3とは離間している。
また、図2(b)に示すように、トランジスタTL1のドレイン拡散層SDから上層側に第2のコンタクトプラグP2が形成されている。この第2のコンタクトプラグP2は、第1のコンタクトプラグP1と同一材料により形成されている。また、第2のコンタクトプラグP2は、シリコン半導体基板1の上面から上方に向けて垂直柱状に形成され、形成領域S1に形成されたトランジスタTL1のドレイン拡散層SDから上層側の接続層領域S3に形成された第1の接続層No1に対して電気的に導通接続するように形成されている。
また、第2のコンタクトプラグP2は、シリコン半導体基板1の上面に対して略垂直上方に延設されており、第1のコンタクトプラグP1とは離間して略平行に形成されている。この第2のコンタクトプラグP2は、図1(a)および図2(b)に示すように、シェアードコンタクト形成領域SC1に埋込み形成されており、詳しくは図示しないが、所謂シェアードコンタクト構造が採用されている。このシェアードコンタクト構造は、トランジスタTL2のゲート電極とトランジスタTL1のドレイン拡散層SDと第1の接続層No1とを電気的に導通接続するように構成される構造を示している。
尚、この説明においては、トランジスタTD1のドレイン拡散層SDに対して第1のコンタクトプラグP1、トランジスタTL1のドレイン拡散層SDに対して第2のコンタクトプラグP2が電気的および構造上接続(接触)されている旨の説明を行ったが、これらは、トランジスタTL2およびTD2並びにTS2に対しても同様である。
すなわち、図2(b)に示すように、トランジスタTL2のドレイン拡散層SDに対して第3のコンタクトプラグP3、トランジスタTD2のドレイン拡散層SDに対して第4のコンタクトプラグP4がそれぞれ電気的および構造上において接続(接触)されている。
これらの第3および第4のコンタクトプラグP3およびP4については、それぞれ第2および第1のコンタクトプラグP2およびP1と対応しているため、その電気的接続関係や材質の説明を省略する。尚、第3のコンタクトプラグP3には、シェアードコンタクト構造が採用されている。このシェアードコンタクト構造は、トランジスタTL1のゲート電極とトランジスタTL2のドレイン拡散層SDと第2の接続層No2とを電気的に導通接続するように構成された構造を示している。
(3)記憶ノードN1およびN2を電気的に導通接続するための接続層領域S3
前述したように、ゲート電極形成領域S2のゲート電極配線GCおよび接続層領域S3の第1および第2の接続層No1およびNo2間には、層間絶縁膜2が埋込み形成されることにより電気的に絶縁されている。この層間絶縁膜2は、例えばBPSG(Boron-phospho silicate glass)膜により形成されている。
図2(a)および図2(b)に示すように、接続層領域S3には第1の接続層No1が形成されている。この第1の接続層No1は、例えばタングステン材料により形成されている。この第1の接続層No1は、第1および第2のコンタクトプラグP1およびP2の上面を渡るように例えば平板状に形成されており、第1および第2のコンタクトプラグP1およびP2を電気的に導通接続および構造上接続するように構成されている。尚、層間絶縁膜2および第1の接続層No1は、その上面において平坦化されており当該上面が面一になるように形成されている。
尚、接続層領域S3には、図2(b)に示すように、第3および第4のコンタクトプラグP3およびP4の上面を渡るように第2の接続層No2が形成されている。この第2の接続層No2は、第3および第4のコンタクトプラグP3およびP4を電気的に導通接続および構造上接続するように形成されているものでその材質等は第1の接続層No1と同様であるため前述説明に代えて説明を省略する。
(4)接続層領域S3上に形成されたMIMキャパシタC1の形成領域S4
前述したように、第1および第2の接続層P1およびP2並びに層間絶縁膜2の上面は面一に形成されているが、これらの層間絶縁膜2および第1および第2の接続層P1およびP2の上にキャパシタC1が形成されている。このキャパシタC1は、等価回路を図3(b)に示すように、ノードN1およびN2間に直列接続された2つのキャパシタ要素C1aおよびC1bによりなっており、具体的な構造については次のように形成されている。
第1の接続層No1の上には第1の電極層EL1(キャパシタC1の下部電極)が形成されている。この第1の電極層EL1は、第1および/もしくは第2の接続層No1,No2の材質とは異なる材質(例えばチタンナイトライド(TiN)膜)により形成されている。平面的には、図1(b)に示すように、平板状に形成された第1の接続層No1の上面外周を渡るように例えば矩形枠状に形成されている。言い換えると、平面的には、第1の電極層EL1は、矩形平板状に形成された例えば中央部およびその周辺に少なくとも1つ以上の通孔4が形成された状態で構成されている。このとき、この第1の電極層EL1を、その端部側面の断面角度θ(定義は図2(b)参照)が第1および第2の接続層No1およびNo2の上面から例えば85度、もしくは85度未満となるように構成されていることが望ましい。この場合、第1の電極層EL1の側面にキャパシタ絶縁膜CIを形成しやすくなる。尚、この第1の電極層EL1は、電極材をスパッタリングし後工程を経て構成される。
第1の接続層No1および第1の電極層EL1は互いに電気的に導通し本発明における第1のノード接続導電層NC1(キャパシタC1の第1電極に相当)として機能する。尚、第1の電極層EL1は本発明における第1のノード接続導電層NC1の凸部として機能する。
第2の接続層No2の上には第2の電極層EL2(キャパシタC1の下部電極)が形成されている。この第2の電極層EL2は、第1の電極層EL1と同様に例えばチタンナイトライド(TiN)膜により形成され、平面的には図1(b)に示すように、平板状に形成された第2の接続層No2の上面外周を渡るように矩形枠状に形成されている。第2の接続層No2および第2の電極層EL2は互いに電気的に導通し本発明における第2のノード接続導電層NC2(キャパシタC1の第3電極に相当)として機能する。尚、第2の電極層EL2は、本発明における第2のノード接続導電層NC2の凸部として機能する。
第1および第2のノード接続導電層NC1およびNC2を覆うようにこれらのノード接続導電層NC1およびNC2の上にキャパシタ絶縁膜CIが形成されている。このキャパシタ絶縁膜CIは、例えばシリコン窒化膜(SiN等)により例えば30[nm]の膜厚で形成されており、平面的にはビット線コンタクト領域CBやワード線コンタクト領域CW、グランド線コンタクト領域CS、電源線コンタクト領域CDを除き、メモリセルMの形成領域に対して接続層領域S3の上全面に形成されている。各コンタクト領域CB、CW、CS、CDの領域については、図1(a)参照。
このキャパシタ絶縁膜CIは、図2(a)および図2(b)に示すように、キャパシタC1の形成領域においては、第1および第2の電極層EL1およびEL2の上面および外側面に位置してこれらの電極層EL1およびEL2を覆うように形成されている。
キャパシタ絶縁膜CIの上にはキャパシタ電極層CE(キャパシタC1の上部電極)が形成されている。このキャパシタ電極層CEは、例えばチタンナイトライド(TiN)膜により形成されており、図2(a)および図2(b)に示すように、第1および第2の電極層EL1およびEL2に覆われたキャパシタ絶縁膜CIを覆うように形成されている。したがって、第1および第2の電極層EL1およびEL2の形成領域周辺においては、キャパシタ電極層CEは、キャパシタ絶縁膜CIの上面および外側面に位置してこの部分周辺のキャパシタ絶縁膜CIを覆うように形成されている。
このようにして、キャパシタ要素C1aは、第1のノード接続導電層NC1(第1電極)とキャパシタ絶縁膜CIとキャパシタ電極層CEとにより形成される。また、キャパシタ要素C1bは、第1のノード接続導電層NC2(第3電極に相当)とキャパシタ絶縁膜CIとキャパシタ電極層CEとにより形成される。キャパシタ電極層CEは、第1および第2のノード接続導電層NC1およびNC2の上のキャパシタ絶縁膜CI上に渡り形成されているため、キャパシタ要素C1aおよびC1bのフローティング電極として機能するようになる。
キャパシタ電極層CEの上には層間絶縁膜3が形成されており、キャパシタ電極層CEと他の電極要素との絶縁が図られている。その他にも、図2(a)に示すように、ビット線コンタクト形成領域CBには、形成領域S1からMIMキャパシタ形成領域S4の上方に向けてコンタクトプラグPB1、NoBおよびPB2が形成されている。また、グランド線コンタクト形成領域CSには、形成領域S1からMIMキャパシタ形成領域S4の上方に向けてコンタクトプラグPS1、NoSおよびPS2が形成されている。その他、ワード線コンタクト形成領域CWや電源線コンタクト形成領域CDにおいても同様にコンタクトプラグ(図示せず)が形成されている。このようにしてSRAMセルMが形成されている。
このような第1の実施形態に係る構成は次に示す特徴を備えている。すなわち、第1のコンタクトプラグP1が、トランジスタTD1のドレイン拡散層SDを上層側に電気的に導通接続するように柱状に形成されている。第2のコンタクトプラグP2が、トランジスタTL1のドレイン拡散層SDを上層側に電気的に導通接続するように柱状に形成されている。また、第1のノード接続導電層NC1は、これらの第1および第2のコンタクトプラグP1およびP2の上面に構造的に接触すると共に電気的にも導通接続するように形成されている。第1のノード接続導電層NC1は、第1および第2のコンタクトプラグP1およびP2の上面を渡るように形成された第1の接続層No1,および第1の接続層No1の上に形成される第1の電極層EL1を備えた複数層構造に形成されている。第1の接続層No1の上面は、層間絶縁膜2の上面に面一に形成されている。第1のノード接続導電層NC1および層間絶縁膜2の上には、第1の電極層EL1が矩形枠状に形成されている。キャパシタ絶縁膜CIは、第1および第2の電極層EL1およびEL2の上面および側面を覆うように形成されている。さらにキャパシタ電極層CEは、第1および第2の電極層EL1およびEL2に覆われたキャパシタ絶縁膜CIを覆うように形成されている。尚、第2のノード接続導電層NC2についても略同様に形成されている。
このような実施形態によれば、シリコン半導体基板1に対して垂直柱状に形成された第1および第2のコンタクトプラグP1およびP2の上に第1のノード接続導電層NC1が形成され、第3および第4のコンタクトプラグP3およびP4の上に第2のノード接続導電層NC2が形成されており、これらの第1および第2のノード接続導電層NC1およびNC2の上にキャパシタ絶縁膜CIおよびキャパシタ電極層CEが形成されているため、キャパシタC1を有するSRAMセルMを簡単な構造で構成できる。これによりソフトエラー対策を施すことができる。
また、第1のノード接続導電層NC1は、平板状に形成された第1の接続層No1と、この第1の接続層No1の上に凸部として第1の電極層EL1が矩形枠状に形成されており、キャパシタ絶縁膜CIが第1の電極層EL1の上面および側面を覆うように形成されており、さらにキャパシタ電極層CEが第1の電極層EL1に覆われたキャパシタ絶縁膜CIを覆うように形成されているため、例えばキャパシタ絶縁膜CIが平板状の第1の接続層No1の上面のみを覆うように形成されている構成(後述する図16の構成参照)に比較して、キャパシタ誘電層の接触面積を増すことができ、キャパシタC1の容量値を向上することができる。
また、このような構成によれば、第1のノード接続導電層NC1は、第1および第2のコンタクトプラグP1およびP2を電気的に接続する第1の接続層No1,および第1の接続層No1の上に形成される第1の電極層EL1により複数層構造に形成されるため、出力端子ノードN1(記憶ノード)を接続する配線層とキャパシタC1の電極を構成する電極層との機能分担を図ることができる。
また、このような構成によれば、小さな容積で大きな容量値を有するキャパシタC1を形成できるようになる。
(第2の実施形態)
図4および図5は、本発明の第2の実施形態の説明を示すもので、第1の実施形態と異なるところは、第1および第2の電極層EL1およびEL2がそれぞれ複数のアイランドに形成されているところにある。第1の実施形態と同一機能を有する構成要素については同一符号を付して必要に応じて説明を省略する。
すなわち、図4(b)および図5(b)に示すように、第1の接続層No1の上には第1の電極層EL1が複数個形成されている。第2の接続層No2の上にも第2の電極層EL2が複数個形成されている。これらの第1および第2の電極層EL1およびEL2は、平板状のブロック状に形成されている。尚、第1および第2の電極層EL1およびEL2をより多く形成すると凸部が増え、キャパシタ絶縁膜CIと第1および第2の電極層EL1およびEL2との間の接触面積が増加しキャパシタC1の容量値が増加するため望ましい。
(第3の実施形態)
図6および図7は、本発明の第3の実施形態の説明を示すもので、第1の実施形態と異なるところは、第1の接続層No1のみにより第1のノード接続導電層NC1を構成し、第2の接続層No2のみにより第2のノード接続導電層NC2を構成し、第1および第2の接続層No1およびNo2を、それぞれ、出力端子ノードN1,N2(記憶ノード)を接続する配線層およびキャパシタC1の電極を構成する電極層の機能を兼ねた構成としたところにある。
図6(a)および図6(b)は、模式的な平面図を示している。また図7(a)は、図6におけるA−A線に沿う模式的な断面図を示している。また図7(b)は、図6におけるB−B線に沿う模式的な断面図を示している。
すなわち、図7(a)および図7(b)に示すように、第1の接続層No1は、前述実施形態と同様に出力端子ノードN1を電気的に接続する機能を有すると共に、第1の電極層EL1(キャパシタC1の第1電極)としても機能し、さらにノード接続導電層NC1の凸部としても機能する。第2の接続層No2も略同様である。
このような実施形態においても、前述実施形態と略同様の作用効果を奏すると共に第1および第2の電極層EL1およびEL2を構成する必要がないため構造上さらに簡単化できる。
(第4の実施形態)
図8および図9は、本発明の第4の実施形態の説明を示すもので、第1の実施形態と異なるところは、第1および第2の電極層EL1およびEL2を矩形枠状に形成するのに代えて、板状に形成したところにある。図8(a)および図8(b)は模式的な平面図、図9(a)および図9(b)は模式的な断面図を示している。図9(a)および図9(b)に示すように、第1の電極層EL1は第1の接続層No1の上に板状に形成されると共に、第2の電極層EL2は第2の接続層No2の上に板状に形成されている。したがって、前述実施形態と略同様の作用効果を奏する。
(第5の実施形態)
図10ないし図12は、本発明の第5の実施形態の説明を示すもので、第3の実施形態と異なるところは、キャパシタ電極層CEをグランドノードに対して電気的に導通接続するように形成したところにある。
このときの等価回路を図10に示している。この図10に示すように、出力端子ノードN1およびグランドノードNs間には、MIM構造を備えてなるキャパシタC2が形成されている。また、出力端子ノードN2およびグランドノードNs間には、MIM構造を備えてなるキャパシタC3が形成されている。
図11は、キャパシタ電極層CEの形成パターンを平面的に示している。また、図12(a)〜図12(c)は、図11におけるそれぞれA−A線、B−B線、C−C線に沿う断面図を模式的に示している。
これらの図に概略的に示すように、キャパシタ電極層CEの下にはシリコン窒化膜6が形成されている。このシリコン窒化膜6は、例えばSiNを材料として形成されており第1および第2の電極層EL1およびEL2の上面および側面に位置して形成される部分周辺についてはキャパシタ絶縁膜CIとして機能する。また、図12(c)に示すように、キャパシタ電極層CEおよびシリコン窒化膜6は、グランド線コンタクト領域CSに形成されたグランド線コンタクトプラグPS1、NoSおよびPS2に対してキャパシタ電極層CEが電気的に導通接続するように形成されている。
具体的には、グランド線コンタクト領域CSにおいては、シリコン半導体基板1に形成されたPウェル領域Pwから上層側に向けて第1のグランド線コンタクトプラグPS1が形成されている。さらに、この第1のグランド線コンタクトプラグPS1の上に第3の接続層NoSが形成されている。この第3の接続層NoSは、グランド線コンタクト領域CSで且つ接続層領域S3に含まれる領域ではタングステン材料により形成されており、第1および第2の接続層No1およびNo2と同一材料で同一工程において形成される。この第3の接続層NoSおよび層間絶縁膜2の上面は面一に形成されており、この上にシリコン窒化膜6および第2のグランド線コンタクトプラグPS2が形成されている。
具体的には、図12(c)に示すように、第3の接続層NoS上の一部にはシリコン窒化膜6およびキャパシタ電極層CEが順に積層形成されている。第3の接続層NoS上の一部には、さらに上層の配線層(図示せず)と電気的に接続するための第2のグランド線コンタクトプラグPS2が形成されている。
図12(c)に示すように、第2のグランド線コンタクトプラグPS2とキャパシタ電極層CEとが構造的に接触するとともに当該第2のグランド線コンタクトプラグPS2と第3の接続層NoSとが構造的に接触するため、これらの第1および第2のグランド線コンタクトプラグPS1およびPS2、キャパシタ電極層CE、第3の接続層NoSが電気的にも接続されている。このような構成により、Pウェル領域Pwにはグランド電位が与えられているため、キャパシタ電極層CEの電位をグランド電位にすることができる。したがって、図10に示す等価回路形態を構成できる。
このような実施形態によれば、キャパシタ電極層CEをグランドノードNsに対して電気的に接続するように構成できるため回路構成形態の自由度を向上できる。
(第6の実施形態)
図13ないし図15は、本発明の第6の実施形態の説明を示すもので、前述実施形態と異なるところは、キャパシタ電極層CEをグランドノードに接続するのに代えて、電源ノードに対して電気的に導通接続するように形成したところにある。
このときの等価回路を図13に示している。図13に示すように、出力端子ノードN1および電源ノードNd間にはMIM構造を備えたキャパシタC4が形成されている。また、出力端子ノードN2および電源ノードNd間にはMIM構造を備えたキャパシタC5が形成されている。
図14は、キャパシタ電極層CEの形成パターンを平面的な模式図により示している。また、図15(a)〜図15(c)は、図14におけるそれぞれA−A線、B−B線、C−C線に沿う断面図を模式的に示している。
図15(c)に示すように、キャパシタ電極層CEおよびシリコン窒化膜6は、電源線コンタクト領域CDに形成された電源線コンタクトプラグPE1、PE2、NoDに対してキャパシタ電極層CEが電気的に導通接続するように形成されている。このキャパシタ電極層CEとグランド線コンタクトプラグPE1、NoD、PE2との接続形態の具体構成については、キャパシタ電極層CEとシリコン窒化膜6の形成パターンが前述実施形態と平面的に異なるのみであるため、この詳細説明を前述実施形態の説明に代えて省略する。これにより図13に示す等価回路の形態を構成できる。
このような実施形態によれば、キャパシタ電極層6を電源ノードNdに対して電気的に接続するように構成できるため回路構成形態の自由度を向上できる。
(第7の実施形態)
図16は、本発明の第7の実施形態の説明を示すもので、第1の実施形態と異なるところは、第1および第2の電極層EL1およびEL2をそれぞれ第1および第2の接続層No1およびNo2上に構成することなく形成したところにある。
すなわち、第1および第2の接続層No1およびNo2並びに層間絶縁膜2の上面は面一に形成されているが、この上にシリコン窒化膜6(キャパシタ絶縁膜CI)が平板状に形成され、さらにその上にキャパシタ電極層CEが平板状に形成されている。このような実施形態によれば、第1および第2の電極層EL1およびEL2を形成する必要がなくなり構造を簡単化できる。
(他の実施形態)
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
SRAM半導体記憶装置MSに適用した実施形態を示したが、SRAMセルMを含む半導体装置であれば、SRAMセルMを含むロジック集積回路などの他の半導体装置にも適用できる。
本発明の第1の実施形態を示すSRAMセルの模式的な平面図((a)下層側、(b)上層側) (a)図1のA−A線に沿う模式的な断面図、(b)図1のB−B線に沿う模式的な断面図 (a)SRAMセルの電気的等価回路図、(b)ノード間キャパシタの等価回路説明図 本発明の第2の実施形態を示す図1相当図 図2相当図 本発明の第3の実施形態を示す図1相当図 図2相当図 本発明の第4の実施形態を示す図1相当図 図2相当図 本発明の第5の実施形態を示す図3相当図 図1(b)相当図 (a)は図2(a)相当図、(b)は図2(b)相当図、(c)は図11のC−C線に沿う模式的な断面図 本発明の第6の実施形態を示す図3相当図 図1(b)相当図 (a)は図2(a)相当図、(b)は図2(b)相当図、(c)は図14のC−C線に沿う模式的な断面図 本発明の第7の実施形態を示す図2(b)相当図
符号の説明
図面中、TL1,TL2は負荷用MOSFET、TD1,TD2はドライバ用MOSFET、C1〜C5はキャパシタ(MIMキャパシタ)、MはSRAMセル、CEはキャパシタ電極層(MIMキャパシタの第2電極)、CIはキャパシタ絶縁膜、NC1,NC2はノード接続導電層(MIMキャパシタの第1電極)、No1,No2は接続層、EL1,EL2は電極層、P1は第1のコンタクトプラグ、P2は第2のコンタクトプラグ、P3は第3のコンタクトプラグ、P4は第4のコンタクトプラグを示す。

Claims (5)

  1. 第1および第2の負荷用MOSFETと、
    第1および第2のドライバ用MOSFETと、
    前記第1のドライバ用MOSFETのドレイン拡散層を上層側に電気的に導通接続する第1のコンタクトプラグと、
    前記第1の負荷用MOSFETのドレイン拡散層を上層側に電気的に導通接続する第2のコンタクトプラグと、
    前記第1および第2のコンタクトプラグを前記上層側で電気的に導通接続するように構成されると共にMIMキャパシタの第1電極として機能する第1のノード接続導電層と、
    前記第2の負荷用MOSFETのドレイン拡散層を上層側に電気的に導通接続する第3のコンタクトプラグと、
    前記第2のドライバ用MOSFETのドレイン拡散層を上層側に電気的に導通接続する第4のコンタクトプラグと、
    前記第3および第4のコンタクトプラグを前記上層側で電気的に導通接続するように構成されると共に前記MIMキャパシタの第3電極として機能する第2のノード接続導電層と、
    前記第1および第2のノード接続導電層の上に形成されたキャパシタ絶縁膜と、
    前記キャパシタ絶縁膜の上に形成され前記MIMキャパシタの第2電極として機能するキャパシタ電極層とを備え、
    前記MIMキャパシタを備えたスタティック型メモリセルが形成されていることを特徴とする半導体装置。
  2. 前記第1のノード接続導電層は、前記第1および第2のコンタクトプラグを電気的に接続する第1の接続層,および当該第1の接続層の上に形成される第1の電極層により複数層構造に形成され、
    前記第2のノード接続導電層は、前記第3および第4のコンタクトプラグを電気的に接続する第2の接続層,および当該第2の接続層の上に形成される第2の電極層により複数層構造に形成されていることを特徴とする請求項1記載の半導体装置。
  3. 前記第1および第2のノード接続導電層は少なくとも何れか一方に凸部を備え、
    前記第1および第2のノード接続導電層の凸部のうち少なくとも何れか一方は、電極層により形成されていることを特徴とする請求項1または2記載の半導体装置。
  4. 前記第1および第2のノード接続導電層は少なくとも何れか一方に凸部を備え、
    前記第1および第2のノード接続導電層の凸部のうち少なくとも何れか一方は、その端部断面の断面角度が85度、もしくは85度未満となるように形成されていることを特徴とする請求項1ないし3の何れかに記載の半導体装置。
  5. 前記第1のノード接続導電層は、前記第1および第2のコンタクトプラグを電気的に接続する第1の接続層のみにより形成され、
    前記第2のノード接続導電層は、前記第3および第4のコンタクトプラグを電気的に接続する第2の接続層のみにより形成されていることを特徴とする請求項1ないし4の何れかに記載の半導体装置。


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* Cited by examiner, † Cited by third party
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US7364961B2 (en) * 2002-10-16 2008-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cell design for soft error rate immunity
US7923843B2 (en) 2006-05-31 2011-04-12 Nec Electronics Corporation Semiconductor device with a contact plug connected to multiple interconnects formed within

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