JP2006019371A - 半導体装置 - Google Patents

Abstract

【課題】 ＳＲＡＭセルにＭＩＭノードキャパシタを備えた構造のものであって、このＭＩＭキャパシタを簡単な構造で形成できソフトエラー対策を施すことができるようにする。
【解決手段】 シリコン半導体基板１に対して垂直柱状に形成された第１および第２のコンタクトプラグＰ１およびＰ２の上に第１のノード接続導電層ＮＣ１が形成されている。第３および第４のコンタクトプラグＰ３およびＰ４の上に第２のノード接続導電層ＮＣ２が形成されている。これらの第１および第２のノード接続導電層ＮＣ１およびＮＣ２の上にキャパシタ絶縁膜ＣＩおよびキャパシタ電極層ＣＥが形成されている。
【選択図】 図２

Description

本発明は、ＭＩＭキャパシタを有するスタティック型メモリセルを備えた半導体装置に関する。

スタティック型メモリセル（ＳＲＡＭセル（Static Random Access Memory Cell））は、従来より低消費電力化が進められており、低スタンバイ電流が要求されるＳＲＡＭセルは今後もさらに動作電圧が低下していくことが考えられている。
例えば、Ｆｕｌｌ−ＣＭＯＳ ＳＲＡＭセルは、第１および第２のインバータ回路をクロスカップル接続した回路を備えて構成されている。このＳＲＡＭセルは、動作電圧が低下するとソフトエラーを引き起こしやすくなるため、例えば、第１および第２のインバータ回路の記憶ノード間にキャパシタを挿入しソフトエラー対策を図ることが一般に行われている（例えば、非特許文献１参照）。

この非特許文献１によれば、記憶ノードにＷ−Ｓｉ₃Ｎ₄−ＴｉＮ構造もしくはＷ−Ｔａ₂Ｏ₅−ＴｉＮ構造のＭＩＭ（Metal Insulator Metal)ノードキャパシタを採用することによりソフトエラー対策を図っている。
ソン・ムン・ユン(Soon-Moon Jung)，外１０名，「ＵＬＴＲＡ高速ＳＲＡＭのための６５ｎｍＣＭＯＳ技術を使用したＭＩＭノードキャパシタによる０．４６μｍ2 ＳＲＡＭセルのソフトエラー耐性（Soft Error Immune 0.46μm2 SRAM Cell with MIM Node Capacitor by 65nm CMOS Technology for Ultra High Speed SRAM)」，(米国)，インターナショナル エレクトロン デバイシズ ミーティング テクニカル ダイジェスト(International Electron Devices Meeting(IEDM) Technical Digest)，２００３年１２月８日，ｐ．２８９−２９２（Ｆｉｇ．１およびＦｉｇ．７）

しかしながら、特許文献１に開示されている構造は複雑であり、より簡単な構成が望まれている。
本発明は、上記事情に鑑みてなされたもので、その目的は、ＳＲＡＭセルにＭＩＭノードキャパシタを備えた構造のものであって、このＭＩＭノードキャパシタを簡単な構造で形成できソフトエラー対策を施すことができるＳＲＡＭセルを備えた半導体装置を提供することにある。

また本発明の半導体装置は、第１および第２の負荷用ＭＯＳＦＥＴと、第１および第２のドライバ用ＭＯＳＦＥＴと、第１のドライバ用ＭＯＳＦＥＴのドレイン拡散層を上層側に電気的に導通接続する第１のコンタクトプラグと、第１の負荷用ＭＯＳＦＥＴのドレイン拡散層を上層側に電気的に導通接続する第２のコンタクトプラグと、第１および第２のコンタクトプラグを前記上層側で電気的に導通接続するように構成されると共にＭＩＭキャパシタの第１電極として機能する第１のノード接続導電層と、第２の負荷用ＭＯＳＦＥＴのドレイン拡散層を上層側に電気的に導通接続する第３のコンタクトプラグと、第２のドライバ用ＭＯＳＦＥＴのドレイン拡散層を上層側に電気的に導通接続する第４のコンタクトプラグと、第３および第４のコンタクトプラグを上層側で電気的に導通接続するように構成されると共にＭＩＭキャパシタの第３電極として機能する第２のノード接続導電層と、第１および第２のノード接続導電層の上に形成されたキャパシタ絶縁膜と、キャパシタ絶縁膜の上に形成され前記ＭＩＭキャパシタの第２電極として機能するキャパシタ電極層とを備え、ＭＩＭキャパシタを備えたスタティック型メモリセルが形成されていることを特徴としている。

本発明によれば、ＳＲＡＭセルにＭＩＭノードキャパシタを簡単な構造により付加して形成できる。

（第１の実施形態）
以下、本発明をＳＲＡＭ半導体記憶装置に適用した第１の実施形態について、図１ないし図３を参照しながら説明する。
図１（ａ）は、ＳＲＡＭ半導体記憶装置ＭＳ内に形成されるＳＲＡＭセルＭを模式的に示す下層側の図であり、ゲート電極配線の形成状態を平面図により示している。図１（ｂ）は、その上層側のＭＩＭキャパシタＣ１の層を図１（ａ）と同一部分について模式的な平面図により示している。尚、図面が煩雑になるため、図１（ａ）にはＭＩＭキャパシタは図示していない。

図２（ａ）は、これらの図１（ａ）および図１（ｂ）のＡ−Ａ線に沿う断面図を示しており、図２（ｂ）は、これらの図１（ａ）および図１（ｂ）のＢ−Ｂ線に沿う断面図を示している。また図３は、Ｆｕｌｌ−ＣＭＯＳ ＳＲＡＭセルの一例についてその電気的構成を示している。このＳＲＡＭセルＭは、点対称構造により形成されているが線対称の構造であっても良い。

まず、この電気的構成について概略的に説明する。図３に示すように、このＳＲＡＭセルＭは６個のＭＯＳＦＥＴを備えている。これらの６個のＭＯＳＦＥＴは、第１および第２の負荷用ＭＯＳＦＥＴＴＬ１およびＴＬ２、第１および第２のドライバ用ＭＯＳＦＥＴＴＤ１およびＴＤ２、第１および第２の転送ゲート用ＭＯＳＦＥＴＴＳ１およびＴＳ２からなっている。以下、これらのＭＯＳＦＥＴＴＬ１、ＴＬ２、ＴＤ１、ＴＤ２、ＴＳ１、ＴＳ２を単にトランジスタと称す。

負荷用のトランジスタＴＬ１およびＴＬ２は、それぞれｐチャンネル型のＭＯＳＦＥＴにより構成されており、ドライバ用のトランジスタＴＤ１およびＴＤ２は、ｎチャンネル型のＭＯＳＦＥＴにより構成されている。また、転送ゲート用のトランジスタＴＳ１およびＴＳ２は、ｎチャンネル型のＭＯＳＦＥＴにより構成されている。
インバータ回路Ｉ１は、負荷用のトランジスタＴＬ１およびドライバ用のトランジスタＴＤ１のドレインが共通に接続されると共にゲートが共通に接続されることにより構成されている。これらの各トランジスタＴＬ１およびＴＤ１は相補的に動作する。これらのトランジスタＴＤ１およびＴＬ１のドレインの共通接続点が出力端子ノード（第１の記憶ノード）Ｎ１とされている。

さらにインバータ回路Ｉ２は、負荷用のトランジスタＴＬ２およびドライバ用のトランジスタＴＤ２のドレインが共通に接続されると共にゲートが共通に接続されることにより構成されている。これらの各トランジスタＴＤ２およびＴＬ２が相補的に動作する。これらのトランジスタＴＤ２およびＴＬ２のドレインの共通接続点が出力端子ノード（第２の記憶ノード）Ｎ２とされている。

これらのインバータ回路Ｉ１およびＩ２は、電源ノードＮｄに与えられる電源電圧Ｖｄｄ、およびグランドノードＮｓに与えられるグランド電位Ｖｓｓが印加されることにより動作する。原理的には、これらのインバータ回路Ｉ１およびＩ２がクロスカップル接続されることによりＳＲＡＭセルＭとしての機能を満たすことになる。具体的な結線関係を以下に示す。すなわち、インバータ回路Ｉ１の出力端子ノードＮ１は、インバータ回路Ｉ２の入力端子ノードＮ３に接続されており、インバータ回路Ｉ２の出力端子ノードＮ２は、インバータ回路Ｉ１の入力端子ノードＮ４に接続されている。

さらに、転送ゲート用のトランジスタＴＳ１およびＴＳ２は、その各ゲート電極がワード線ＷＬに対して共通に接続されている。トランジスタＴＳ１のソース／ドレインノードは、ビット線ＢＬおよびインバータ回路Ｉ１の出力端子ノードＮ１間に接続されていると共に、トランジスタＴＳ２のソース／ドレインノードはビット線／ＢＬおよびインバータ回路Ｉ２の出力端子ノードＮ２間に接続されている。

さて、本実施形態においては、ソフトエラー耐性向上のため、各出力端子ノードＮ１およびＮ２間にキャパシタＣ１が接続されている。このキャパシタＣ１は、ＭＩＭ（Metal Insulator Metal）キャパシタ構造を備えており、具体的には後述する構造を備えている。
以下、ＳＲＡＭセルＭの半導体装置内の構造（パターンレイアウト）について、図１および図２を参照しながら説明する。

図１（ａ）および図１（ｂ）において、数個（２つ）のＳＲＡＭセルＭの構造について示しているが、実際には半導体記憶装置として、記憶容量に対応した個数分のＳＲＡＭセルＭが行列状に配置されている。図１（ａ）および図２（ｂ）に示すように、シリコン半導体基板１には、シャロートレンチ構造の素子分離領域（Shallow Trench Isolation）ＳＴＩが形成されており、その素子分離領域ＳＴＩにより素子分離された素子領域には、図１（ａ）に示すようにＰチャンネル型のＭＯＳトランジスタ形成用のＮウェルＮｗと、Ｎチャンネル型のＭＯＳトランジスタ形成用のＰウェルＰｗとが形成されている。尚、ＮウェルＮｗには、電源電位Ｖｄｄが与えられており、ＰウェルＰｗにはグランド電位Ｖｓｓが与えられる。

図１（ａ），図２（ａ）中、ＡＡｎはＮウェルＮｗに形成されたＮチャンネル型のＭＯＳトランジスタのソース／ドレインチャネル領域を含むアクティブエリア（活性領域）を示している。また、ＡＡｐはＰウェルＰｗに形成されたＰチャンネル型のＭＯＳトランジスタのソース／ドレインチャネル領域を含むアクティブエリア（活性領域）を示している。また図面中、ＧＣはアクティブエリアＡＡｐおよびＡＡｎに対して平面的に直交するように配設されたゲート電極配線を示している。尚、トランジスタＴＬ１、ＴＬ２、ＴＤ１、ＴＤ２、ＴＳ１、ＴＳ２にはＬＤＤ（Lightly Doped Drain）構造が採用されている。

本実施形態に係るＳＲＡＭセルＭは、図１〜図２に示すように、シリコン半導体基板１の上下複数層に渡り３次元立体構造に形成されており、本実施形態の特徴に係る部分を図２（ａ）および図２（ｂ）に示すように、シリコン半導体基板１の下層側から次のように形成されている。
（１）シリコン半導体基板１下のアクティブエリアＡＡｐおよびＡＡｎ（ソース／ドレイン拡散層）の形成領域Ｓ１
（２）シリコン半導体基板１上におけるゲート電極形成領域Ｓ２
（３）記憶ノードＮ１およびＮ２を電気的に導通接続するための接続層領域Ｓ３
（４）接続層領域Ｓ３の上に形成されたＭＩＭキャパシタの形成領域Ｓ４
（５）ＭＩＭキャパシタの形成領域Ｓ４の上方に形成されたワード線形成領域
（６）ワード線形成領域の上方に形成されたビット線形成領域、電源線形成領域、グランド線形成領域
このような（１）〜（６）の構造が立体的に形成されているが、（５）および（６）に係る部分については、本実施形態の特徴部分とはならないため図示しておらず説明を省略する。尚、ワード線、ビット線、電源線、もしくはグランド線は、配線に相当する。また（５）および（６）は線形成領域に相当する。

図２（ａ）に示すように、（２）ゲート電極形成領域Ｓ２に形成されたゲート電極配線ＧＣ、および（３）接続層領域Ｓ３の接続層Ｎｏ間は層間絶縁膜２により絶縁されている。また、図示しないが、（４）ＭＩＭキャパシタ形成領域Ｓ４のＭＩＭキャパシタＣと（５）ワード線形成領域のワード線（図示せず）間は層間絶縁膜３により絶縁されている。
また、（５）ワード線形成領域のワード線（図示せず）と（６）ビット線形成領域、電源線形成領域、グランド線形成領域の各線（図示せず）については層間絶縁膜（図示せず）により絶縁されている。

本実施形態においては、（３）接続層領域に形成される接続層Ｎｏ１およびＮｏ２を利用してこの接続層Ｎｏ１およびＮｏ２の上にＭＩＭキャパシタＣ１を構成しているところに特徴を備えているため、この部分の説明を中心に行う。尚、メモリセルＭ内においては、トランジスタＴＤ１およびＴＳ１並びにＴＬ１と、トランジスタＴＤ２およびＴＳ２並びにＴＬ２とは平面的に点対称に形成されていると共に、図１（ａ）および図２（ｂ）に示すように、ＭＩＭキャパシタＣ１の構造も各トランジスタの上層部に点対称および線対称に形成されているため、まずトランジスタＴＤ１およびＴＳ１並びにＴＬ１の形成領域の上層側に形成されるＭＩＭキャパシタＣ１（図２（ｂ）中のキャパシタＣ１ａ）の構造を中心に説明し、トランジスタＴＤ２およびＴＳ２並びにＴＬ２の形成領域の上層側に形成されるＭＩＭキャパシタＣ１（図２（ｂ）中のキャパシタＣ１ｂ）の構造については必要に応じて以下の説明を省略する。

（１）アクティブエリアＡＡｐおよびＡＡｎの形成領域Ｓ１について
この形成領域Ｓ１においては、図２（ａ）に示すように、ＬＤＤ構造のトランジスタＴＳ１およびＴＤ１のソース／ドレイン拡散層ＳＤやチャネル領域がシリコン半導体基板１のＰウェルＰｗ領域に形成されている。このトランジスタＴＳ１およびＴＤ１のチャネル領域間に位置して各トランジスタＴＳ１およびＴＤ１のソース／ドレイン拡散層ＳＤが形成されている。このソース／ドレイン拡散層ＳＤはトランジスタＴＤ１のドレイン拡散層として機能する。尚、図示しないが、各ソース／ドレイン拡散層ＳＤには、接触抵抗の低減を図るためのコンタクト領域が形成されている。

さらに、図２（ｂ）に示すように、トランジスタＴＬ１のドレイン拡散層ＳＤがシリコン半導体基板１のＮウェルＮｗに形成されている。トランジスタＴＬ１およびＴＤ１のドレイン拡散層ＳＤは素子分離領域ＳＴＩにより素子分離されている。
（２）シリコン半導体基板１上におけるゲート電極形成領域Ｓ２
図２（ａ）に示すように、このゲート電極形成領域Ｓ２においては、トランジスタＴＤ１およびＴＳ１のゲート電極配線ＧＣおよびＧＣが離間して形成されている。これらのトランジスタＴＤ１およびＴＳ１のそれぞれのゲート電極配線ＧＣの側壁に形成された複数のスペーサＳｐ間に第１のコンタクトプラグＰ１が埋込み形成されている。

第１のコンタクトプラグＰ１は、バリアメタル層（図示せず）および電極材（図示せず）が埋込み形成されることにより構成されており、電極材の材料としては例えばタングステン等が使用される。この第１のコンタクトプラグＰ１は、図２（ａ）に示すように、シリコン半導体基板１の上面から上方に向けて略垂直柱状に形成され、形成領域Ｓ１に形成されたトランジスタＴＤ１のドレイン拡散層ＳＤから上層側の接続層領域Ｓ３に形成された第１の接続層Ｎｏ１に対して電気的に導通接続するように形成されている。また、この第１のコンタクトプラグＰ１は、シリコン半導体基板１の上面に略垂直上方に延設されている。尚、ゲート電極形成領域Ｓ２と接続層領域Ｓ３とは離間している。

また、図２（ｂ）に示すように、トランジスタＴＬ１のドレイン拡散層ＳＤから上層側に第２のコンタクトプラグＰ２が形成されている。この第２のコンタクトプラグＰ２は、第１のコンタクトプラグＰ１と同一材料により形成されている。また、第２のコンタクトプラグＰ２は、シリコン半導体基板１の上面から上方に向けて垂直柱状に形成され、形成領域Ｓ１に形成されたトランジスタＴＬ１のドレイン拡散層ＳＤから上層側の接続層領域Ｓ３に形成された第１の接続層Ｎｏ１に対して電気的に導通接続するように形成されている。

また、第２のコンタクトプラグＰ２は、シリコン半導体基板１の上面に対して略垂直上方に延設されており、第１のコンタクトプラグＰ１とは離間して略平行に形成されている。この第２のコンタクトプラグＰ２は、図１（ａ）および図２（ｂ）に示すように、シェアードコンタクト形成領域ＳＣ１に埋込み形成されており、詳しくは図示しないが、所謂シェアードコンタクト構造が採用されている。このシェアードコンタクト構造は、トランジスタＴＬ２のゲート電極とトランジスタＴＬ１のドレイン拡散層ＳＤと第１の接続層Ｎｏ１とを電気的に導通接続するように構成される構造を示している。

尚、この説明においては、トランジスタＴＤ１のドレイン拡散層ＳＤに対して第１のコンタクトプラグＰ１、トランジスタＴＬ１のドレイン拡散層ＳＤに対して第２のコンタクトプラグＰ２が電気的および構造上接続（接触）されている旨の説明を行ったが、これらは、トランジスタＴＬ２およびＴＤ２並びにＴＳ２に対しても同様である。
すなわち、図２（ｂ）に示すように、トランジスタＴＬ２のドレイン拡散層ＳＤに対して第３のコンタクトプラグＰ３、トランジスタＴＤ２のドレイン拡散層ＳＤに対して第４のコンタクトプラグＰ４がそれぞれ電気的および構造上において接続（接触）されている。

これらの第３および第４のコンタクトプラグＰ３およびＰ４については、それぞれ第２および第１のコンタクトプラグＰ２およびＰ１と対応しているため、その電気的接続関係や材質の説明を省略する。尚、第３のコンタクトプラグＰ３には、シェアードコンタクト構造が採用されている。このシェアードコンタクト構造は、トランジスタＴＬ１のゲート電極とトランジスタＴＬ２のドレイン拡散層ＳＤと第２の接続層Ｎｏ２とを電気的に導通接続するように構成された構造を示している。

（３）記憶ノードＮ１およびＮ２を電気的に導通接続するための接続層領域Ｓ３
前述したように、ゲート電極形成領域Ｓ２のゲート電極配線ＧＣおよび接続層領域Ｓ３の第１および第２の接続層Ｎｏ１およびＮｏ２間には、層間絶縁膜２が埋込み形成されることにより電気的に絶縁されている。この層間絶縁膜２は、例えばＢＰＳＧ（Boron-phospho silicate glass)膜により形成されている。

図２（ａ）および図２（ｂ）に示すように、接続層領域Ｓ３には第１の接続層Ｎｏ１が形成されている。この第１の接続層Ｎｏ１は、例えばタングステン材料により形成されている。この第１の接続層Ｎｏ１は、第１および第２のコンタクトプラグＰ１およびＰ２の上面を渡るように例えば平板状に形成されており、第１および第２のコンタクトプラグＰ１およびＰ２を電気的に導通接続および構造上接続するように構成されている。尚、層間絶縁膜２および第１の接続層Ｎｏ１は、その上面において平坦化されており当該上面が面一になるように形成されている。

尚、接続層領域Ｓ３には、図２（ｂ）に示すように、第３および第４のコンタクトプラグＰ３およびＰ４の上面を渡るように第２の接続層Ｎｏ２が形成されている。この第２の接続層Ｎｏ２は、第３および第４のコンタクトプラグＰ３およびＰ４を電気的に導通接続および構造上接続するように形成されているものでその材質等は第１の接続層Ｎｏ１と同様であるため前述説明に代えて説明を省略する。

（４）接続層領域Ｓ３上に形成されたＭＩＭキャパシタＣ１の形成領域Ｓ４
前述したように、第１および第２の接続層Ｐ１およびＰ２並びに層間絶縁膜２の上面は面一に形成されているが、これらの層間絶縁膜２および第１および第２の接続層Ｐ１およびＰ２の上にキャパシタＣ１が形成されている。このキャパシタＣ１は、等価回路を図３（ｂ）に示すように、ノードＮ１およびＮ２間に直列接続された２つのキャパシタ要素Ｃ１ａおよびＣ１ｂによりなっており、具体的な構造については次のように形成されている。

第１の接続層Ｎｏ１の上には第１の電極層ＥＬ１（キャパシタＣ１の下部電極）が形成されている。この第１の電極層ＥＬ１は、第１および／もしくは第２の接続層Ｎｏ１，Ｎｏ２の材質とは異なる材質（例えばチタンナイトライド（ＴｉＮ）膜）により形成されている。平面的には、図１（ｂ）に示すように、平板状に形成された第１の接続層Ｎｏ１の上面外周を渡るように例えば矩形枠状に形成されている。言い換えると、平面的には、第１の電極層ＥＬ１は、矩形平板状に形成された例えば中央部およびその周辺に少なくとも１つ以上の通孔４が形成された状態で構成されている。このとき、この第１の電極層ＥＬ１を、その端部側面の断面角度θ（定義は図２（ｂ）参照）が第１および第２の接続層Ｎｏ１およびＮｏ２の上面から例えば８５度、もしくは８５度未満となるように構成されていることが望ましい。この場合、第１の電極層ＥＬ１の側面にキャパシタ絶縁膜ＣＩを形成しやすくなる。尚、この第１の電極層ＥＬ１は、電極材をスパッタリングし後工程を経て構成される。

第１の接続層Ｎｏ１および第１の電極層ＥＬ１は互いに電気的に導通し本発明における第１のノード接続導電層ＮＣ１（キャパシタＣ１の第１電極に相当）として機能する。尚、第１の電極層ＥＬ１は本発明における第１のノード接続導電層ＮＣ１の凸部として機能する。
第２の接続層Ｎｏ２の上には第２の電極層ＥＬ２（キャパシタＣ１の下部電極）が形成されている。この第２の電極層ＥＬ２は、第１の電極層ＥＬ１と同様に例えばチタンナイトライド（ＴｉＮ）膜により形成され、平面的には図１（ｂ）に示すように、平板状に形成された第２の接続層Ｎｏ２の上面外周を渡るように矩形枠状に形成されている。第２の接続層Ｎｏ２および第２の電極層ＥＬ２は互いに電気的に導通し本発明における第２のノード接続導電層ＮＣ２（キャパシタＣ１の第３電極に相当）として機能する。尚、第２の電極層ＥＬ２は、本発明における第２のノード接続導電層ＮＣ２の凸部として機能する。

第１および第２のノード接続導電層ＮＣ１およびＮＣ２を覆うようにこれらのノード接続導電層ＮＣ１およびＮＣ２の上にキャパシタ絶縁膜ＣＩが形成されている。このキャパシタ絶縁膜ＣＩは、例えばシリコン窒化膜（ＳｉＮ等）により例えば３０［ｎｍ］の膜厚で形成されており、平面的にはビット線コンタクト領域ＣＢやワード線コンタクト領域ＣＷ、グランド線コンタクト領域ＣＳ、電源線コンタクト領域ＣＤを除き、メモリセルＭの形成領域に対して接続層領域Ｓ３の上全面に形成されている。各コンタクト領域ＣＢ、ＣＷ、ＣＳ、ＣＤの領域については、図１（ａ）参照。

このキャパシタ絶縁膜ＣＩは、図２（ａ）および図２（ｂ）に示すように、キャパシタＣ１の形成領域においては、第１および第２の電極層ＥＬ１およびＥＬ２の上面および外側面に位置してこれらの電極層ＥＬ１およびＥＬ２を覆うように形成されている。
キャパシタ絶縁膜ＣＩの上にはキャパシタ電極層ＣＥ（キャパシタＣ１の上部電極）が形成されている。このキャパシタ電極層ＣＥは、例えばチタンナイトライド（ＴｉＮ）膜により形成されており、図２（ａ）および図２（ｂ）に示すように、第１および第２の電極層ＥＬ１およびＥＬ２に覆われたキャパシタ絶縁膜ＣＩを覆うように形成されている。したがって、第１および第２の電極層ＥＬ１およびＥＬ２の形成領域周辺においては、キャパシタ電極層ＣＥは、キャパシタ絶縁膜ＣＩの上面および外側面に位置してこの部分周辺のキャパシタ絶縁膜ＣＩを覆うように形成されている。

このようにして、キャパシタ要素Ｃ１ａは、第１のノード接続導電層ＮＣ１（第１電極）とキャパシタ絶縁膜ＣＩとキャパシタ電極層ＣＥとにより形成される。また、キャパシタ要素Ｃ１ｂは、第１のノード接続導電層ＮＣ２（第３電極に相当）とキャパシタ絶縁膜ＣＩとキャパシタ電極層ＣＥとにより形成される。キャパシタ電極層ＣＥは、第１および第２のノード接続導電層ＮＣ１およびＮＣ２の上のキャパシタ絶縁膜ＣＩ上に渡り形成されているため、キャパシタ要素Ｃ１ａおよびＣ１ｂのフローティング電極として機能するようになる。

キャパシタ電極層ＣＥの上には層間絶縁膜３が形成されており、キャパシタ電極層ＣＥと他の電極要素との絶縁が図られている。その他にも、図２（ａ）に示すように、ビット線コンタクト形成領域ＣＢには、形成領域Ｓ１からＭＩＭキャパシタ形成領域Ｓ４の上方に向けてコンタクトプラグＰＢ１、ＮｏＢおよびＰＢ２が形成されている。また、グランド線コンタクト形成領域ＣＳには、形成領域Ｓ１からＭＩＭキャパシタ形成領域Ｓ４の上方に向けてコンタクトプラグＰＳ１、ＮｏＳおよびＰＳ２が形成されている。その他、ワード線コンタクト形成領域ＣＷや電源線コンタクト形成領域ＣＤにおいても同様にコンタクトプラグ（図示せず）が形成されている。このようにしてＳＲＡＭセルＭが形成されている。

このような第１の実施形態に係る構成は次に示す特徴を備えている。すなわち、第１のコンタクトプラグＰ１が、トランジスタＴＤ１のドレイン拡散層ＳＤを上層側に電気的に導通接続するように柱状に形成されている。第２のコンタクトプラグＰ２が、トランジスタＴＬ１のドレイン拡散層ＳＤを上層側に電気的に導通接続するように柱状に形成されている。また、第１のノード接続導電層ＮＣ１は、これらの第１および第２のコンタクトプラグＰ１およびＰ２の上面に構造的に接触すると共に電気的にも導通接続するように形成されている。第１のノード接続導電層ＮＣ１は、第１および第２のコンタクトプラグＰ１およびＰ２の上面を渡るように形成された第１の接続層Ｎｏ１，および第１の接続層Ｎｏ１の上に形成される第１の電極層ＥＬ１を備えた複数層構造に形成されている。第１の接続層Ｎｏ１の上面は、層間絶縁膜２の上面に面一に形成されている。第１のノード接続導電層ＮＣ１および層間絶縁膜２の上には、第１の電極層ＥＬ１が矩形枠状に形成されている。キャパシタ絶縁膜ＣＩは、第１および第２の電極層ＥＬ１およびＥＬ２の上面および側面を覆うように形成されている。さらにキャパシタ電極層ＣＥは、第１および第２の電極層ＥＬ１およびＥＬ２に覆われたキャパシタ絶縁膜ＣＩを覆うように形成されている。尚、第２のノード接続導電層ＮＣ２についても略同様に形成されている。

このような実施形態によれば、シリコン半導体基板１に対して垂直柱状に形成された第１および第２のコンタクトプラグＰ１およびＰ２の上に第１のノード接続導電層ＮＣ１が形成され、第３および第４のコンタクトプラグＰ３およびＰ４の上に第２のノード接続導電層ＮＣ２が形成されており、これらの第１および第２のノード接続導電層ＮＣ１およびＮＣ２の上にキャパシタ絶縁膜ＣＩおよびキャパシタ電極層ＣＥが形成されているため、キャパシタＣ１を有するＳＲＡＭセルＭを簡単な構造で構成できる。これによりソフトエラー対策を施すことができる。

また、第１のノード接続導電層ＮＣ１は、平板状に形成された第１の接続層Ｎｏ１と、この第１の接続層Ｎｏ１の上に凸部として第１の電極層ＥＬ１が矩形枠状に形成されており、キャパシタ絶縁膜ＣＩが第１の電極層ＥＬ１の上面および側面を覆うように形成されており、さらにキャパシタ電極層ＣＥが第１の電極層ＥＬ１に覆われたキャパシタ絶縁膜ＣＩを覆うように形成されているため、例えばキャパシタ絶縁膜ＣＩが平板状の第１の接続層Ｎｏ１の上面のみを覆うように形成されている構成（後述する図１６の構成参照）に比較して、キャパシタ誘電層の接触面積を増すことができ、キャパシタＣ１の容量値を向上することができる。

また、このような構成によれば、第１のノード接続導電層ＮＣ１は、第１および第２のコンタクトプラグＰ１およびＰ２を電気的に接続する第１の接続層Ｎｏ１，および第１の接続層Ｎｏ１の上に形成される第１の電極層ＥＬ１により複数層構造に形成されるため、出力端子ノードＮ１（記憶ノード）を接続する配線層とキャパシタＣ１の電極を構成する電極層との機能分担を図ることができる。
また、このような構成によれば、小さな容積で大きな容量値を有するキャパシタＣ１を形成できるようになる。

（第２の実施形態）
図４および図５は、本発明の第２の実施形態の説明を示すもので、第１の実施形態と異なるところは、第１および第２の電極層ＥＬ１およびＥＬ２がそれぞれ複数のアイランドに形成されているところにある。第１の実施形態と同一機能を有する構成要素については同一符号を付して必要に応じて説明を省略する。

すなわち、図４（ｂ）および図５（ｂ）に示すように、第１の接続層Ｎｏ１の上には第１の電極層ＥＬ１が複数個形成されている。第２の接続層Ｎｏ２の上にも第２の電極層ＥＬ２が複数個形成されている。これらの第１および第２の電極層ＥＬ１およびＥＬ２は、平板状のブロック状に形成されている。尚、第１および第２の電極層ＥＬ１およびＥＬ２をより多く形成すると凸部が増え、キャパシタ絶縁膜ＣＩと第１および第２の電極層ＥＬ１およびＥＬ２との間の接触面積が増加しキャパシタＣ１の容量値が増加するため望ましい。

（第３の実施形態）
図６および図７は、本発明の第３の実施形態の説明を示すもので、第１の実施形態と異なるところは、第１の接続層Ｎｏ１のみにより第１のノード接続導電層ＮＣ１を構成し、第２の接続層Ｎｏ２のみにより第２のノード接続導電層ＮＣ２を構成し、第１および第２の接続層Ｎｏ１およびＮｏ２を、それぞれ、出力端子ノードＮ１，Ｎ２（記憶ノード）を接続する配線層およびキャパシタＣ１の電極を構成する電極層の機能を兼ねた構成としたところにある。

図６（ａ）および図６（ｂ）は、模式的な平面図を示している。また図７（ａ）は、図６におけるＡ−Ａ線に沿う模式的な断面図を示している。また図７（ｂ）は、図６におけるＢ−Ｂ線に沿う模式的な断面図を示している。
すなわち、図７（ａ）および図７（ｂ）に示すように、第１の接続層Ｎｏ１は、前述実施形態と同様に出力端子ノードＮ１を電気的に接続する機能を有すると共に、第１の電極層ＥＬ１（キャパシタＣ１の第１電極）としても機能し、さらにノード接続導電層ＮＣ１の凸部としても機能する。第２の接続層Ｎｏ２も略同様である。
このような実施形態においても、前述実施形態と略同様の作用効果を奏すると共に第１および第２の電極層ＥＬ１およびＥＬ２を構成する必要がないため構造上さらに簡単化できる。

（第４の実施形態）
図８および図９は、本発明の第４の実施形態の説明を示すもので、第１の実施形態と異なるところは、第１および第２の電極層ＥＬ１およびＥＬ２を矩形枠状に形成するのに代えて、板状に形成したところにある。図８（ａ）および図８（ｂ）は模式的な平面図、図９（ａ）および図９（ｂ）は模式的な断面図を示している。図９（ａ）および図９（ｂ）に示すように、第１の電極層ＥＬ１は第１の接続層Ｎｏ１の上に板状に形成されると共に、第２の電極層ＥＬ２は第２の接続層Ｎｏ２の上に板状に形成されている。したがって、前述実施形態と略同様の作用効果を奏する。

（第５の実施形態）
図１０ないし図１２は、本発明の第５の実施形態の説明を示すもので、第３の実施形態と異なるところは、キャパシタ電極層ＣＥをグランドノードに対して電気的に導通接続するように形成したところにある。
このときの等価回路を図１０に示している。この図１０に示すように、出力端子ノードＮ１およびグランドノードＮｓ間には、ＭＩＭ構造を備えてなるキャパシタＣ２が形成されている。また、出力端子ノードＮ２およびグランドノードＮｓ間には、ＭＩＭ構造を備えてなるキャパシタＣ３が形成されている。

図１１は、キャパシタ電極層ＣＥの形成パターンを平面的に示している。また、図１２（ａ）〜図１２（ｃ）は、図１１におけるそれぞれＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿う断面図を模式的に示している。
これらの図に概略的に示すように、キャパシタ電極層ＣＥの下にはシリコン窒化膜６が形成されている。このシリコン窒化膜６は、例えばＳｉＮを材料として形成されており第１および第２の電極層ＥＬ１およびＥＬ２の上面および側面に位置して形成される部分周辺についてはキャパシタ絶縁膜ＣＩとして機能する。また、図１２（ｃ）に示すように、キャパシタ電極層ＣＥおよびシリコン窒化膜６は、グランド線コンタクト領域ＣＳに形成されたグランド線コンタクトプラグＰＳ１、ＮｏＳおよびＰＳ２に対してキャパシタ電極層ＣＥが電気的に導通接続するように形成されている。

具体的には、グランド線コンタクト領域ＣＳにおいては、シリコン半導体基板１に形成されたＰウェル領域Ｐｗから上層側に向けて第１のグランド線コンタクトプラグＰＳ１が形成されている。さらに、この第１のグランド線コンタクトプラグＰＳ１の上に第３の接続層ＮｏＳが形成されている。この第３の接続層ＮｏＳは、グランド線コンタクト領域ＣＳで且つ接続層領域Ｓ３に含まれる領域ではタングステン材料により形成されており、第１および第２の接続層Ｎｏ１およびＮｏ２と同一材料で同一工程において形成される。この第３の接続層ＮｏＳおよび層間絶縁膜２の上面は面一に形成されており、この上にシリコン窒化膜６および第２のグランド線コンタクトプラグＰＳ２が形成されている。

具体的には、図１２（ｃ）に示すように、第３の接続層ＮｏＳ上の一部にはシリコン窒化膜６およびキャパシタ電極層ＣＥが順に積層形成されている。第３の接続層ＮｏＳ上の一部には、さらに上層の配線層（図示せず）と電気的に接続するための第２のグランド線コンタクトプラグＰＳ２が形成されている。
図１２（ｃ）に示すように、第２のグランド線コンタクトプラグＰＳ２とキャパシタ電極層ＣＥとが構造的に接触するとともに当該第２のグランド線コンタクトプラグＰＳ２と第３の接続層ＮｏＳとが構造的に接触するため、これらの第１および第２のグランド線コンタクトプラグＰＳ１およびＰＳ２、キャパシタ電極層ＣＥ、第３の接続層ＮｏＳが電気的にも接続されている。このような構成により、Ｐウェル領域Ｐｗにはグランド電位が与えられているため、キャパシタ電極層ＣＥの電位をグランド電位にすることができる。したがって、図１０に示す等価回路形態を構成できる。
このような実施形態によれば、キャパシタ電極層ＣＥをグランドノードＮｓに対して電気的に接続するように構成できるため回路構成形態の自由度を向上できる。

（第６の実施形態）
図１３ないし図１５は、本発明の第６の実施形態の説明を示すもので、前述実施形態と異なるところは、キャパシタ電極層ＣＥをグランドノードに接続するのに代えて、電源ノードに対して電気的に導通接続するように形成したところにある。

このときの等価回路を図１３に示している。図１３に示すように、出力端子ノードＮ１および電源ノードＮｄ間にはＭＩＭ構造を備えたキャパシタＣ４が形成されている。また、出力端子ノードＮ２および電源ノードＮｄ間にはＭＩＭ構造を備えたキャパシタＣ５が形成されている。
図１４は、キャパシタ電極層ＣＥの形成パターンを平面的な模式図により示している。また、図１５（ａ）〜図１５（ｃ）は、図１４におけるそれぞれＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿う断面図を模式的に示している。

図１５（ｃ）に示すように、キャパシタ電極層ＣＥおよびシリコン窒化膜６は、電源線コンタクト領域ＣＤに形成された電源線コンタクトプラグＰＥ１、ＰＥ２、ＮｏＤに対してキャパシタ電極層ＣＥが電気的に導通接続するように形成されている。このキャパシタ電極層ＣＥとグランド線コンタクトプラグＰＥ１、ＮｏＤ、ＰＥ２との接続形態の具体構成については、キャパシタ電極層ＣＥとシリコン窒化膜６の形成パターンが前述実施形態と平面的に異なるのみであるため、この詳細説明を前述実施形態の説明に代えて省略する。これにより図１３に示す等価回路の形態を構成できる。
このような実施形態によれば、キャパシタ電極層６を電源ノードＮｄに対して電気的に接続するように構成できるため回路構成形態の自由度を向上できる。

（第７の実施形態）
図１６は、本発明の第７の実施形態の説明を示すもので、第１の実施形態と異なるところは、第１および第２の電極層ＥＬ１およびＥＬ２をそれぞれ第１および第２の接続層Ｎｏ１およびＮｏ２上に構成することなく形成したところにある。

すなわち、第１および第２の接続層Ｎｏ１およびＮｏ２並びに層間絶縁膜２の上面は面一に形成されているが、この上にシリコン窒化膜６（キャパシタ絶縁膜ＣＩ）が平板状に形成され、さらにその上にキャパシタ電極層ＣＥが平板状に形成されている。このような実施形態によれば、第１および第２の電極層ＥＬ１およびＥＬ２を形成する必要がなくなり構造を簡単化できる。

（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
ＳＲＡＭ半導体記憶装置ＭＳに適用した実施形態を示したが、ＳＲＡＭセルＭを含む半導体装置であれば、ＳＲＡＭセルＭを含むロジック集積回路などの他の半導体装置にも適用できる。

本発明の第１の実施形態を示すＳＲＡＭセルの模式的な平面図（（ａ）下層側、（ｂ）上層側） （ａ）図１のＡ−Ａ線に沿う模式的な断面図、（ｂ）図１のＢ−Ｂ線に沿う模式的な断面図 （ａ）ＳＲＡＭセルの電気的等価回路図、（ｂ）ノード間キャパシタの等価回路説明図 本発明の第２の実施形態を示す図１相当図 図２相当図 本発明の第３の実施形態を示す図１相当図 図２相当図 本発明の第４の実施形態を示す図１相当図 図２相当図 本発明の第５の実施形態を示す図３相当図 図１（ｂ）相当図 （ａ）は図２（ａ）相当図、（ｂ）は図２（ｂ）相当図、（ｃ）は図１１のＣ−Ｃ線に沿う模式的な断面図 本発明の第６の実施形態を示す図３相当図 図１（ｂ）相当図 （ａ）は図２（ａ）相当図、（ｂ）は図２（ｂ）相当図、（ｃ）は図１４のＣ−Ｃ線に沿う模式的な断面図 本発明の第７の実施形態を示す図２（ｂ）相当図

符号の説明

図面中、ＴＬ１，ＴＬ２は負荷用ＭＯＳＦＥＴ、ＴＤ１，ＴＤ２はドライバ用ＭＯＳＦＥＴ、Ｃ１〜Ｃ５はキャパシタ（ＭＩＭキャパシタ）、ＭはＳＲＡＭセル、ＣＥはキャパシタ電極層（ＭＩＭキャパシタの第２電極）、ＣＩはキャパシタ絶縁膜、ＮＣ１，ＮＣ２はノード接続導電層（ＭＩＭキャパシタの第１電極）、Ｎｏ１，Ｎｏ２は接続層、ＥＬ１，ＥＬ２は電極層、Ｐ１は第１のコンタクトプラグ、Ｐ２は第２のコンタクトプラグ、Ｐ３は第３のコンタクトプラグ、Ｐ４は第４のコンタクトプラグを示す。

Claims (5)

1. 第１および第２の負荷用ＭＯＳＦＥＴと、
   第１および第２のドライバ用ＭＯＳＦＥＴと、
   前記第１のドライバ用ＭＯＳＦＥＴのドレイン拡散層を上層側に電気的に導通接続する第１のコンタクトプラグと、
   前記第１の負荷用ＭＯＳＦＥＴのドレイン拡散層を上層側に電気的に導通接続する第２のコンタクトプラグと、
   前記第１および第２のコンタクトプラグを前記上層側で電気的に導通接続するように構成されると共にＭＩＭキャパシタの第１電極として機能する第１のノード接続導電層と、
   前記第２の負荷用ＭＯＳＦＥＴのドレイン拡散層を上層側に電気的に導通接続する第３のコンタクトプラグと、
   前記第２のドライバ用ＭＯＳＦＥＴのドレイン拡散層を上層側に電気的に導通接続する第４のコンタクトプラグと、
   前記第３および第４のコンタクトプラグを前記上層側で電気的に導通接続するように構成されると共に前記ＭＩＭキャパシタの第３電極として機能する第２のノード接続導電層と、
   前記第１および第２のノード接続導電層の上に形成されたキャパシタ絶縁膜と、
   前記キャパシタ絶縁膜の上に形成され前記ＭＩＭキャパシタの第２電極として機能するキャパシタ電極層とを備え、
   前記ＭＩＭキャパシタを備えたスタティック型メモリセルが形成されていることを特徴とする半導体装置。
2. 前記第１のノード接続導電層は、前記第１および第２のコンタクトプラグを電気的に接続する第１の接続層，および当該第１の接続層の上に形成される第１の電極層により複数層構造に形成され、
   前記第２のノード接続導電層は、前記第３および第４のコンタクトプラグを電気的に接続する第２の接続層，および当該第２の接続層の上に形成される第２の電極層により複数層構造に形成されていることを特徴とする請求項１記載の半導体装置。
3. 前記第１および第２のノード接続導電層は少なくとも何れか一方に凸部を備え、
   前記第１および第２のノード接続導電層の凸部のうち少なくとも何れか一方は、電極層により形成されていることを特徴とする請求項１または２記載の半導体装置。
4. 前記第１および第２のノード接続導電層は少なくとも何れか一方に凸部を備え、
   前記第１および第２のノード接続導電層の凸部のうち少なくとも何れか一方は、その端部断面の断面角度が８５度、もしくは８５度未満となるように形成されていることを特徴とする請求項１ないし３の何れかに記載の半導体装置。
5. 前記第１のノード接続導電層は、前記第１および第２のコンタクトプラグを電気的に接続する第１の接続層のみにより形成され、
   前記第２のノード接続導電層は、前記第３および第４のコンタクトプラグを電気的に接続する第２の接続層のみにより形成されていることを特徴とする請求項１ないし４の何れかに記載の半導体装置。
   
   
   

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