KR20190051651A - 3차원 반도체 메모리 장치 - Google Patents

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Abstract

3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는 반도체 기판 상의 주변 로직 구조체; 상기 주변 로직 구조체 상에 제공되며, 셀 어레이 영역 및 연결 영역을 포함하는 수평 반도체층; 상기 수평 반도체층 상에서 제 1 방향으로 연장되며, 상기 제 1 방향과 교차하는 제 2 방향으로 이격되는 전극 구조체들로서, 서로 인접하는 한 쌍의 상기 전극 구조체들은 대칭적으로 배치되어 상기 수평 반도체층의 일부를 노출시키는 콘택 영역을 정의하는 것; 및 상기 콘택 영역에 제공되며, 상기 전극 구조체들과 상기 주변 로직 구조체를 연결하는 관통 배선 구조체를 포함하되, 상기 전극 구조체들 각각은 상기 연결 영역에서 상기 제 1 방향을 따라 연장되는 복수 개의 게이트 절연 영역들을 갖되, 상기 게이트 절연 영역들의 상기 제 1 방향으로 길이가 서로 다를 수 있다.

Description

3차원 반도체 메모리 장치{THREE-DIMENSIONAL SEMICONDUCTOR DEVICES}
본 발명은 3차원 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 반도체 기판 상의 주변 로직 구조체; 상기 주변 로직 구조체 상에 제공되며, 셀 어레이 영역 및 연결 영역을 포함하는 수평 반도체층; 상기 수평 반도체층 상에서 제 1 방향으로 연장되며, 상기 제 1 방향과 교차하는 제 2 방향으로 이격되는 전극 구조체들로서, 서로 인접하는 한 쌍의 상기 전극 구조체들은 대칭적으로 배치되어 상기 수평 반도체층의 일부를 노출시키는 콘택 영역을 정의하는 것; 및 상기 콘택 영역에 제공되며, 상기 전극 구조체들과 상기 주변 로직 구조체를 연결하는 관통 배선 구조체를 포함하되, 상기 전극 구조체들 각각은 상기 연결 영역에서 상기 제 1 방향을 따라 연장되는 복수 개의 게이트 절연 영역들을 갖되, 상기 게이트 절연 영역들의 상기 제 1 방향으로 길이가 서로 다를 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 반도체 기판 상의 주변 로직 구조체; 상기 주변 로직 구조체 상에 제공되며, 셀 어레이 영역 및 연결 영역을 포함하는 수평 반도체층; 상기 수평 반도체층 상에서 제 1 방향으로 연장되며, 상기 제 1 방향과 교차하는 제 2 방향으로 이격되어 배치된 전극 구조체들; 및 상기 전극 구조체들의 일 부분들 사이에 제공되며, 상기 전극 구조체들과 상기 주변 로직 구조체를 연결하는 관통 배선 구조체를 포함하되, 상기 전극 구조체들 각각은 상기 셀 어레이 영역에서 상기 제 1 방향으로 연장되며 제 1 간격으로 서로 이격되는 제 1 게이트 절연 영역들 및 상기 연결 영역에서 상기 제 1 방향으로 연장되며, 상기 제 1 간격보다 작은 제 2 간격으로 이격되는 제 2 게이트 절연 영역들을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 반도체 기판 상의 주변 로직 구조체; 상기 주변 로직 구조체 상에 제공되며, 셀 어레이 영역 및 연결 영역을 포함하는 수평 반도체층; 상기 수평 반도체층 상에서 제 1 방향으로 연장되며, 상기 제 1 방향과 교차하는 제 2 방향으로 이격되어 배치된 전극 구조체들로서, 상기 전극 구조체들 각각은: 상기 셀 어레이 영역에서 상기 제 1 방향으로 연장되며, 제 1 간격으로 서로 이격되는 제 1 게이트 절연 영역들; 상기 제 1 게이트 절연 영역들과 이격되어 상기 연결 영역에서 상기 제 1 방향으로 연장되며, 상기 제 1 간격보다 작은 제 2 간격으로 이격되는 제 2 게이트 절연 영역들; 및 상기 제 2 방향으로 상기 각 전극 구조체에서 최하층에 제공된 전극들 사이와, 상기 제 1 방향으로 상기 제 1 및 제 2 게이트 절연 영역들 사이에 제공된 게이트 오프닝들을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 반도체 기판 상에 배치된 주변 로직 구조체; 상기 주변 로직 구조체 상에 배치되며, 셀 어레이 영역 및 연결 영역을 포함하는 수평 반도체층; 상기 연결 영역에서 상기 수평 반도체층의 일부를 관통하는 관통 배선 구조체; 및 상기 수평 반도체층 상에 수직적으로 적층된 전극들을 포함하되, 상기 연결 영역에서 상기 관통 배선 구조체의 일부를 둘러싸며 제 1 방향으로 연장되는 전극 구조체를 포함하되, 상기 전극 구조체는 상기 수평 반도체층으로부터 동일한 레벨에서 상기 제 2 방향으로 서로 분리된 복수 개의 접지 선택 게이트 전극들을 포함하고, 상기 접지 선택 게이트 전극들 각각은 상기 셀 어레이 영역에서 제 1 폭을 갖고, 상기 관통 절연 패턴과 인접한 영역에서 상기 제 1 폭 보다 작은 제 2 폭을 가질 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 3차원 반도체 메모리 장치는 전극 구조체의 계단 구조 일부분에 제공되어 전극 구조체와 전극 구조체 아래의 주변 로직 구조체를 제공하는 관통 배선 구조체를 제공할 수 있다. 여기서, 전극 구조체의 전극들이 관통 배선 구조체를 둘러싸며 연장되되, 전극들 중 최하층의 접지 선택 게이트 전극들은 전기적으로 서로 분리되면서, 관통 배선 구조체를 둘러싸며 연장될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 개략적인 평면도이다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이 구조체를 나타내는 평면도이다.
도 5는 도 4의 A 부분을 확대한 도면이다.
도 6은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도이다.
도 7a 및 도 7b는 도 6의 B 부분을 확대한 도면들이다.
도 8은 본 발명의 실시예들에 따른 각 전극 구조체에 구비된 접지 선택 게이트 전극들을 나타내는 평면도이다.
도 9는 본 발명의 실시예들에 따른 각 전극 구조체에 구비된 하나의 셀 게이트 전극을 나타내는 평면도이다.
도 10 및 도 11은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도들이다.
도 12는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이 구조체를 나타내는 평면도이다.
도 13은 도 12의 A 부분을 확대한 도면이다.
도 14 본 발명의 실시예들에 따른 각 전극 구조체에 구비된 접지 선택 게이트 전극들을 나타내는 평면도이다.
도 15는 본 발명의 실시예들에 따른 각 전극 구조체에 구비된 하나의 셀 게이트 전극을 나타내는 평면도이다.
도 16은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도이다.
도 17a 내지 도 20a, 도 21, 및 도 22는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 17b 내지 도 20b 및 도 17c 내지 도 20c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 1을 참조하면, 실시예들에 따른 3차원 반도체 메모리 장치는 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)를 포함하며, 주변 로직 구조체(PS) 상에 셀 어레이 구조체(CS)가 적층될 수 있다. 즉, 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)가 평면적 관점에서, 오버랩될 수 있다.
실시예들에서, 주변 로직 구조체(PS)는 3차원 반도체 메모리 장치의 셀 어레이를 제어하는 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로들을 포함할 수 있다.
셀 어레이 구조체(CS)는 데이터 소거 단위인 복수 개의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다. 메모리 블록들(BLK1~BLKn) 각각은 3차원 구조(또는 수직 구조)를 갖는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 3차원적으로 배열된 복수의 메모리 셀들, 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함하는 포함한다. 3차원 구조를 갖는 메모리 셀 어레이에 대해서는 이하 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL) 및 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
셀 스트링들(CSTR)은 제 1 및 제 2 방향들(D1, D2)을 따라 신장된 평면 상에, 제 3 방향(D3)을 따라 연장될 수 있다. 비트 라인들(BL)은 제 1 방향(D1)으로 서로 이격되며, 제 2 방향(D2)으로 연장될 수 있다.
비트 라인들(BL0-BL2) 각각에 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수 개의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수 개의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
실시예들에 따르면, 셀 스트링들(CSTR) 각각은 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있으며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀들(MCT)은 제 1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
나아가, 셀 스트링들(CSTR) 각각은 제 1 스트링 선택 트랜지스터(SST1)와 메모리 셀(MCT) 사이에 연결된 더미 셀(DMC)을 더 포함할 수 있다. 도면에는 도시하지 않았으나, 더미 셀(DMC)은 접지 선택 트랜지스터(GST)와 메모리 셀(MCT) 사이에도 연결될 수 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모오스 트랜지스터들로 구성될 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다.
실시예들에 따르면, 제 1 스트링 선택 트랜지스터(SST1)는 제 1 스트링 선택 라인(SSL1)에 의해 제어될 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 제 2 스트링 선택 라인(SSL2)에 의해 제어될 수 있다. 메모리 셀들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어 될 수 있으며, 더미 셀들(DMC)은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀들(MCT)로 구성될 수 있다. 그리고, 공통 소오스 라인들(CSL)과 비트 라인들(BL0-BL2) 사이에는 복수 개의 워드 라인들(WL0-WLn, DWL)이 배치될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀들(MCT)의 게이트 전극들이 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 제 1 방향(D1)을 따라 연장되며, 제 2 방향(D2)으로 서로 이격될 수 있다. 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되는 접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 전기적으로 서로 분리될 수 있다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 개략적인 평면도이다.
도 3a 및 도 3b를 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 반도체 기판(10) 상의 주변 로직 구조체(PS), 주변 로직 구조체(PS) 상의 셀 어레이 구조체(CS), 및 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)를 연결하는 관통 배선 구조체(TVS)를 포함할 수 있다.
주변 로직 구조체(PS)는 3차원 셀 어레이로 입출력되는 데이터를 처리하는 주변 로직 회로들을 포함할 수 있다.
셀 어레이 구조체(도 1의 CS 참조)는 수평 반도체층(100) 상에 배치되는 복수 개의 전극 구조체들(ST), 및 각 전극 구조체(ST)를 관통하는 복수 개의 수직 구조체들(VS)을 포함할 수 있다. 실시예들에서, 셀 어레이 구조체(CS)는, 평면적 관점에서, 주변 로직 구조체(PS)와 오버랩(overlap)될 수 있다.
보다 상세하게, 수평 반도체층(100)은 메모리 셀들이 제공되는 셀 어레이 영역(CAR) 및 메모리 셀들에 연결된 도전 라인들과 콘택 플러그들이 연결되는 연결 영역(CNR)을 포함할 수 있다. 전극 구조체들(ST)은 수평 반도체층(100) 상에서 제 1 방향(D1)으로 연장될 수 있다. 서로 인접하는 전극 구조체들(ST)은 이들 사이에 제공된 전극 분리 영역(ESR)에 의해 상기 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 서로 이격될 수 있다.
실시예들에 따르면, 전극 구조체들(ST) 각각은 제 1 폭(W1)을 갖는 제 1 배선 부분 및 제 1 폭(W1)보다 작은 제 2 폭(W2)을 갖는 제 2 배선 부분을 포함할 수 있다. 서로 인접하는 전극 구조체들(ST)의 제 2 배선 부분들이 서로 마주보도록 배치될 수 있다. 서로 인접하는 한 쌍의 전극 구조체들(ST)은 거울 대칭적으로 배치되어 수평 반도체층(100)의 일부를 노출시키는 적어도 하나의 콘택 영역을 정의할 수 있다. 즉, 전극 구조체들(ST)의 제 2 배선 부분들 사이에 콘택 영역이 정의될 수 있다. 서로 인접하는 한 쌍의 전극 구조체들(ST)은 도 3b에 도시된 바와 같이, 제 1 방향(D1)으로 이격되는 복수 개의 콘택 영역들을 정의할 수도 있다.
관통 배선 구조체(TVS)는 한 쌍의 전극 구조체들(ST)에 의해 정의된 콘택 영역에 제공될 수 있다. 즉, 한 쌍의 전극 구조체들(ST)의 제 2 배선 부분들 사이에 관통 배선 구조체들(TVS)이 각각 제공될 수 있다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이 구조체를 나타내는 평면도이다. 도 5는 도 4의 A 부분을 확대한 도면이다. 도 6은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도이다. 도 7a 및 도 7b는 도 6의 B 부분을 확대한 도면들이다.
도 8은 본 발명의 실시예들에 따른 각 전극 구조체에 구비된 접지 선택 게이트 전극들을 나타내는 평면도이다. 도 9는 본 발명의 실시예들에 따른 각 전극 구조체에 구비된 하나의 셀 게이트 전극을 나타내는 평면도이다.
도 4, 도 5, 및 도 6을 참조하면, 주변 로직 구조체(PS)는 반도체 기판(10)의 전면 상에 집적되는 주변 로직 회로들(PTR) 및 주변 로직 회로들(PTR)을 덮은 하부 매립 절연막(50)을 포함할 수 있다. 반도체 기판(10)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 주변 로직 회로들(PTR)은 앞서 설명한 바와 같이, 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로 등일 수 있으며, 반도체 기판(10) 상에 집적된 NMOS 및 PMOS 트랜지스터들, 저전압 및 고전압 트랜지스터들, 및 저항 등을 포함할 수 있다.
보다 상세하게, 반도체 기판(10) 내에 형성된 소자 분리막(11)에 의해 활성 영역들이 정의될 수 있다. 활성 영역의 반도체 기판(10) 상에 주변 게이트 전극들(23)이 게이트 절연막(21)을 개재하여 배치될 수 있다. 주변 게이트 전극들(23) 양측의 반도체 기판(10) 내에 소오스/드레인 영역들(25)이 제공될 수 있다. 주변 회로 배선들(33)은 주변회로 콘택 플러그들(31)을 통해 주변 로직 회로들(PTR)과 전기적으로 연결될 수 있다. 예를 들어, NMOS 및 PMOS 트랜지스터들에 주변회로 플러그들(31) 및 주변회로 배선들(33)이 접속될 수 있다.
하부 매립 절연막(50)은 반도체 기판(10) 상에서 주변 로직 회로들(PTR), 주변회로 플러그들(31) 및 주변회로 배선들(33)을 덮을 수 있다. 하부 매립 절연막(50)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 하부 매립 절연막(50)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
셀 어레이 구조체(CS)는 하부 매립 절연막(50) 상에 배치되며, 수평 반도체층(100), 전극 구조체들(ST), 및 수직 구조체들(VS)을 포함할 수 있다.
수평 반도체층(100)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 또한, 수평 반도체층(100)은 제 1 도전형의 불순물이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 또한, 수평 반도체층(100)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
수평 반도체층(100)은 셀 어레이 영역(CAR) 및 셀 어레이 영역(CAR) 둘레에 배치된 연결 영역(CNR)을 포함할 수 있다. 실시예들에 따르면, 수평 반도체층(100)의 셀 어레이 영역(CAR) 상에 도 3에 도시된 셀 스트링들(도 2의 CSTR)이 집적될 수 있다.
복수 개의 전극 구조체들(ST)이 수평 반도체층(100) 상에 배치될 수 있다. 전극 구조체들(ST)은 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다.
전극 구조체들(ST) 각각은 제 1 및 제 2 방향들(D1, D2)에 대해 수직하는 제 3 방향(D3; 즉, 수직 방향)을 따라 번갈아 적층된 절연막들(ILD1, ILD2) 및 전극들(GGE, CGE, SGE)을 포함할 수 있다. 보다 상세하게, 전극 구조체들(ST) 각각에서, 전극들은 수직적으로 적층된 복수 개의 셀 게이트 전극들(CGE), 최하층 셀 게이트 전극(CGE) 아래에서 수평적으로 서로 이격되어 배치된 복수 개의 접지 선택 게이트 전극들(GGE), 및 최상층 셀 게이트 전극(CGE) 상에서 수평적으로 서로 이격되어 배치된 복수 개의 스트링 선택 게이트 전극들(SGE)을 포함할 수 있다. 다시 말해, 각 전극 구조체(ST)에서, 복수 개의 접지 선택 게이트 전극들(GGE)은 수평 반도체층(100)의 상면으로부터 동일한 레벨에 위치하며, 복수 개의 셀 게이트 전극들(CGE)은 수평 반도체층(100)의 상면으로부터 서로 다른 레벨에 위치할 수 있다.
각 전극 구조체(ST)에서, 최하층의 접지 선택 게이트 전극들(GGE)은 공통 소오스 라인(도 2의 CSL)과 수직 구조체들(VS) 사이의 전기적 연결을 제어하는 접지 선택 트랜지스터들(도 3의 GST)의 게이트 전극들로 이용될 수 있다. 최상층의 스트링 선택 게이트 전극들(SGE)은 비트 라인(BL)과 수직 구조체들(VS) 사이의 전기적 연결을 제어하는 스트링 선택 트랜지스터(도 2의 SST)의 게이트 전극으로 사용될 수 있다. 셀 게이트 전극들(CGE)은 메모리 셀들(도 2의 MCT)의 제어 게이트 전극들(도 2의 WL0-WL3, DWL)로 사용될 수 있다.
복수 개의 수직 구조체들(VS)이 셀 어레이 영역(CAR)에서 전극 구조체(ST)를 관통하여 수평 반도체층(100)에 연결될 수 있다. 수직 구조체들(VS)은, 평면적 관점에서, 일 방향으로 배열되거나, 지그재그 형태로 배열될 수 있다. 수직 구조체들(VS)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또한, 수직 구조체들(VS)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 반도체 물질을 포함하는 수직 구조체들(VS)은 도 2를 참조하여 설명된 선택 트랜지스터들(SST, GST) 및 메모리 셀들(MCT) 및 더미 셀(DMC)의 채널들로써 사용될 수 있다.
도 7a를 참조하면, 수직 구조체들(VS) 각각은 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 포함할 수 있다. 하부 반도체 패턴(LSP)은 수평 반도체층(100)으로부터 에피택시얼 성장된 에피택시얼층일 수 있다. 하부 반도체 패턴(LSP)은 수직 홀들의 하부 부분들을 채우는 필라(pillar) 형태를 가질 수 있다. 하부 반도체 패턴(LSP)의 상면은 최하층 접지 선택 게이트 전극(GGE)의 상면보다 위에 위치할 수 있다. 상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)과 연결될 수 있으며, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있다. 상부 반도체 패턴들(USP) 각각의 상단에 비트라인 도전 패드가 제공될 수 있으며, 비트라인 도전 패드는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다. 상부 반도체 패턴(USP)은 제 1 반도체 패턴(SP1) 및 제 2 반도체 패턴(SP2)을 포함할 수 있다. 제 1 반도체 패턴(SP1)은 하부 반도체 패턴(LSP)과 접속될 수 있으며, 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 이러한 형태의 제 1 반도체 패턴(SP1)의 내부는 매립 절연 패턴(VI)으로 채워질 수 있다. 제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)과 하부 반도체 패턴(LSP)을 전기적으로 연결할 수 있다. 제 2 반도체 패턴(SP2)은 상단 및 하단이 오픈된(opened) 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 그리고, 제 2 반도체 패턴(SP2)은 하부 반도체 패턴(LSP)과 접촉하지 않고 이격될 수 있다.
다른 예로, 도 7b를 참조하면, 수직 구조체들(VS) 각각은, 앞서 설명한 상부 반도체 패턴(USP)처럼, 제 1 반도체 패턴(SP1) 및 제 2 반도체 패턴(SP2)을 포함할 수 있다. 여기서, 제 1 반도체 패턴(SP1)은 수평 반도체층(100)과 직접 접촉할 수 있으며, 제 1 반도체 패턴(SP1)의 내부는 매립 절연 패턴(VI)으로 채워질 수 있다.
나아가, 도 7a 및 도 7b를 참조하면, 수직 절연 패턴(VP)이 전극 구조체(ST)와 수직 구조체들(VS) 사이에 배치될 수 있다. 수직 절연 패턴(VP)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 수직 절연 패턴(VP)은 제 3 방향(D3)으로 연장되며 각 수직 구조체(VS)의 측벽을 둘러쌀 수 있다. 수직 구조체들(VS)이 하부 및 상부 반도체 패턴들(LSP, USP)을 포함하는 경우, 수직 절연 패턴(VP)은 상부 반도체 패턴(USP)의 측벽을 둘러쌀 수 있다. 본 발명의 실시예들에서, 수직 절연 패턴(VP)은 데이터 저장막의 일부일 수 있다. 예를 들어, 수직 절연 패턴(VP)은 NAND 플래시 메모리 장치의 데이터 저장막으로서, 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 예를 들어, 전하 저장막은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 이와 달리, 수직 절연 패턴(VP)은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수도 있다.
수평 절연 패턴(HP)이 전극들(GGE, CGE, SGE)의 일측벽들과 수직 절연 패턴(VP) 사이에 배치될 수 있으며, 각 전극들(GGE, CGE, SGE)의 상면들 및 하면들로 연장될 수 있다. 수평 절연 패턴(HP)은 NAND 플래시 메모리 장치의 데이터 저장막의 일부로서 블록킹 절연막을 포함할 수 있다.
다시 도 4, 도 5, 및 도 6을 참조하면, 각 전극 구조체(ST)에서, 전극들(GGE, CGE, SGE)은 연결 영역(CNR)에서 계단식 구조를 갖도록 적층될 수 있다. 이에 따라, 각 전극 구조체들(ST)의 높이는 셀 어레이 영역(CAR)으로부터 멀어질수록 감소될 수 있다. 또한, 각 전극 구조체의(ST) 전극들(GGE, CGE, SGE)은 수평 반도체층(100)으로부터 멀어질수록 제 1 방향(D1)으로의 길이가 감소할 수 있다.
실시예들에서, 각 전극 구조체(ST)는 제 1 방향(D1)을 따라 차례로 제공되는 하부 계단 구조(Sa), 중간 계단 구조(Sb), 및 상부 계단 구조(Sc)를 포함할 수 있다. 상세하게, 전극 구조체(ST)는 수평 반도체층(100)의 상면에 대해 수직하는 제 3 방향(D3)을 따라 차례로 하부 영역, 중간 영역, 및 상부 영역을 포함할 수 있다. 그리고, 전극 구조체(ST)의 하부 영역에 제공되는 전극들(GGE, CGE)이 하부 계단 구조(Sa)를 형성할 수 있으며, 전극 구조체(ST)의 중간 영역에 제공되는 전극들(CGE)이 중간 계단 구조(Sb)를 형성할 수 있다. 그리고, 전극 구조체(ST)의 상부 영역에 제공되는 전극들(CGE, SGE)이 상부 계단 구조(Sc)를 형성할 수 있다.
앞서 도 3a 및 도 3b를 참조하여 설명한 것처럼, 각 전극 구조체(ST)는 제 1 폭(W1)을 갖는 제 1 배선 부분 및 제 2 폭(W2)을 갖는 제 2 배선 부분을 포함할 수 있다. 또한, 서로 인접하는 한 쌍의 전극 구조체들(ST)은 이들의 제 2 배선 부분들 사이에 관통 배선 구조체(TVS)가 제공될 수 있다.
관통 배선 구조체(TVS)는 수평 반도체층(100)의 일부를 관통하며, 제 3 방향(D3)으로 연장되어 전극 구조체들(ST)의 일부 측벽들을 가로지르는 관통 절연 패턴(200) 및 관통 절연 패턴(200) 내에 제공되는 관통 플러그들(TPLG) 및 관통 플러그들(TPLG)에 접속되는 복수 개의 도전 라인들(CLb)을 포함할 수 있다.
관통 절연 패턴(200)은 하부 매립 절연막(50) 상에서 제 3 방향(D3)으로 연장될 수 있다. 관통 절연 패턴(200)은 실리콘 산화막 및 저유전막과 같은 절연 물질로 이루어질 수 있다. 관통 절연 패턴(200)은 평면적 관점에서, 한 쌍의 전극 구조체들(ST)에 의해 둘러싸일 수 있다.
실시예들에서, 관통 절연 패턴(200)은, 제 1 방향(D1)으로, 각 전극 구조체(ST)의 하부 계단 구조(Sa)와 상부 계단 구조(Sc) 사이에 위치할 수 있으며, 제 2 방향(D2)으로, 한 쌍의 전극 구조체들(ST)의 중간 계단 구조들(Sb) 사이에 위치할 수 있다. 다시 말해, 각 전극 구조체(ST)의 상부 계단 구조(Sc) 및 하부 계단 구조(Sa)는 제 1 방향(D1)으로 관통 절연 패턴(200)과 인접할 수 있으며, 중간 계단 구조(Sb)는 제 2 방향(D2)으로 관통 절연 패턴(200)과 인접할 수 있다.
관통 절연 패턴(200)의 바닥면은 주변 회로 구조체(PS)의 하부 매립 절연막(50)과 접촉할 수 있으며, 관통 절연 패턴(200)의 상면은 수직 구조체들(VS)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 관통 절연 패턴(200)은 제 3 방향(D3)으로 높이가 전극 구조체들(ST)의 높이보다 클 수 있다. 관통 절연 패턴(200)의 폭은 전극 구조체(ST)의 높이에 따라 달라질 수 있다. 일 예로, 관통 절연 패턴(200)의 폭은 전극 구조체(ST)의 제 1 폭(W1)과 실질적으로 동일할 수 있다.
관통 플러그들(TPLG)이 관통 절연 패턴(200)을 관통하여 주변 로직 구조체(PS)의 주변회로 배선들(33)에 연결될 수 있다. 관통 플러그들(TPLG)은 도전 라인들(CLb)을 통해 전극 구조체들(ST)의 중간 계단 구조(Sb)를 형성하는 전극들(CGE)과 연결될 수 있다.
나아가, 상부 매립 절연막(150)이 계단식 구조를 갖는 전극 구조체들(ST)의 단부들 및 관통 절연 패턴(200)을 덮을 수 있다. 제 1 및 제 2 층간 절연막들(151, 153)이 상부 매립 절연막(150) 상에 차례로 적층될 수 있으며, 수직 구조체들(VS)의 상면들을 덮을 수 있다.
하부 콘택 플러그들(PLGa)이 상부 매립 절연막(150)을 관통하여 전극 구조체(ST)의 하부 영역에 제공되어 하부 계단 구조(Sa)를 형성하는 전극들(GGE, CGE)에 접속될 수 있다. 하부 콘택 플러그들(PLGa)은 제 1 방향(D1)으로 연장되는 제 1 도전 라인들(CLa)을 통해 연결 콘택 플러그(PPLG)와 연결될 수 있다. 연결 콘택 플러그(PPLG)는 상부 매립 절연막(150)을 관통하여 주변 로직 구조체(PS)의 주변 회로 배선들(33)에 연결될 수 있다.
중간 콘택 플러그들(PLGb)이 상부 매립 절연막(150)을 관통하여 전극 구조체(ST)의 중간 영역에 제공되어 중간 계단 구조(Sb)를 형성하는 전극들(CGE)에 접속될 수 있다. 중간 콘택 플러그들(PLGb)은 제 2 방향(D2)으로 연장되는 제 2 도전 라인들(CLb)을 통해 관통 플러그들(TPLG)과 연결될 수 있다.
상부 콘택 플러그들(PLGc)이 상부 매립 절연막(150)을 관통하여 전극 구조체(ST)의 상부 영역에 제공된 전극들(CGE, SGE)에 접속될 수 있다. 상부 콘택 플러그들(PLGc)은 제 1 방향(D1)으로 연장되는 제 3 연결 라인들(CLc)을 통해 관통 플러그들(TPLG)과 연결될 수 있다.
실시예들에 따르면, 셀 어레이 영역(CAR)에서 각 전극 구조체(ST)를 관통하는 제 1 게이트 절연 영역들(GIR1) 및 연결 영역(CNR)에서 각 전극 구조체(ST)를 관통하는 제 2 게이트 절연 영역들(GIR2)이 제공될 수 있다. 여기서, 제 1 게이트 절연 영역들(GIR1)은 서로 나란하게 제 1 방향(D1)으로 연장될 수 있으며, 제 2 게이트 절연 영역들(GIR2) 서로 나란하게 제 1 방향(D1)으로 연장되되, 관통 절연 패턴(200)을 둘러싸도록 제 2 방향으로 휘어진(turned) 부분을 가질 수 있다. 즉, 제 2 게이트 절연 영역들(GIR2) 중 일부는 전극 구조체(ST)에서 제 2 폭(W2)을 갖는 제 2 배선 부분에 제공될 수 있다. 또한, 제 2 배선 부분에 제공되는 제 2 게이트 절연 영역들(GIR2)의 제 1 방향(D1)으로의 길이가 서로 다를 수 있다. 제 1 게이트 절연 영역들(GIR1)은 제 1 방향(D1)으로 제 2 게이트 절연 영역들(GIR2)과 이격될 수 있다. 일 예에서, 각 전극 구조체(ST)마다 3개의 제 1 및 제 2 게이트 절연 영역들(GIR1, GIR2)을 도시하였으나, 본 발명은 이에 한정되지 않으며, 제 1 및 제 2 게이트 절연 영역들(GIR1, GIR2)의 개수는 3차원 반도체 메모리 장치의 집적도 및 공정 조건에 달라질 수 있다.
또한, 연결 영역(CNR)에서 전극 구조체들(ST)을 관통하는 더미 게이트 절연 영역들(DIR)이 제공될 수 있다. 더미 게이트 절연 영역들(DIR)은 제 1 방향(D1)으로 연장되는 라인 형태를 갖되, 제 2 게이트 절연 영역들(GIR2)과 이격될 수 있다. 더미 게이트 절연 영역들(DIR)은 연결 영역(CNR)에서 제 1 폭(W1)을 갖는 전극 구조체(ST)의 제 1 배선 부분에 제공될 수 있다.
나아가, 전극 분리 영역들(ESR)이 서로 인접하는 전극 구조체들(ST) 사이에 제공될 수 있으며, 전극 분리 영역들(ESR) 중 하나는 셀 어레이 영역(CAR)에서부터 연결 영역(CNR)으로 직선으로 연장될 수 있다. 전극 분리 영역들(ESR) 중 다른 하나는 셀 어레이 영역(CAR)에서부터 관통 절연 패턴(200)을 둘러싸도록 제 2 방향(D2)으로 휘어져서 연결 영역(CNR)으로 연장될 수 있다.
한편, 각 전극 구조체(ST)에서 제 2 방향(D2)으로 최하층 접지 선택 게이트 전극들(GGE) 사이에 게이트 오프닝들(OP)이 제공될 수 있으며, 게이트 오프닝들(OP)은 제 1 방향(D1)으로 제 1 게이트 절연 영역들(GIR1)과 제 2 게이트 절연 영역들(GIR2) 사이에 각각 제공될 수 있다.
이와 같이, 각 전극 구조체(ST)에 제 1 및 제 2 게이트 절연 영역들(GIR1, GIR2) 및 최하층의 게이트 오프닝들(OP)이 제공됨에 따라, 각 전극 구조체(ST)에서 최하층의 접지 선택 게이트 전극들(GGE)은 제 2 방향으로 이격되며, 전기적으로 서로 분리될 수 있다. 한편, 접지 선택 게이트 전극들(GGE) 상에 수직으로 적층된 셀 게이트 전극들(CGE) 각각은 게이트 오프닝들(OP)과 오버랩되는 부분들을 가질 수 있다. 이에 대해 도 8 및 도 9를 참조하여 보다 상세히 설명하기로 한다.
나아가, 전극 구조체들(ST)을 관통하는 제 1 게이트 절연 영역들(GIR1) 아래의 수평 반도체층(100) 내에 공통 소오스 영역들(CSR)이 제공될 수 있다. 공통 소오스 영역들(CSR)은 제 1 게이트 절연 영역들(GIR1)과 나란하게 제 1 방향(D1)으로 연장될 수 있다. 공통 소오스 영역들(CSR)은 수평 반도체층(100)과 반대의 도전형 불순물들, 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
도 8을 참조하면, 3개의 제 1 및 제 2 게이트 절연 영역들(GIR1, GIR2)이 각 전극 구조체(ST)에 제공되는 경우, 하나의 전극 구조체(ST)는 4개의 접지 선택 게이트 전극들(GGE0, GGE1, GGE2, GGE3)을 포함할 수 있다. 접지 선택 게이트 전극들(GGE0~GGE3) 각각은 셀 어레이 영역(CAR)에 배치되는 전극 부분(EP)과 연결 영역(CNR)에 배치되는 패드 부분을 포함할 수 있다. 여기서, 각 접지 선택 게이트 전극(GGE0~GGE3)의 전극 부분(EP)은 제 3 폭(W3)을 가지며 제 1 방향(D1)으로 연장될 수 있다. 접지 선택 게이트 전극(GGE0~GGE3)들의 패드 부분들은 전극 부분(EP)들로부터 제 1 방향(D1)으로 연장되며, 제 3 폭(W3)을 갖는 제 1 패드 부분(P1), 제 3 폭(W3)보다 작은 제 4 폭(W4)을 갖는 제 2 패드 부분(P2), 및 제 1 및 제 2 패드 부분들(P1, P2)과 연결되며, 제 2 방향(D2)으로 휘어진 연결 부분(CP)을 포함할 수 있다. 여기서, 접지 선택 게이트 전극들(GGE0~GGE3)의 제 2 패드 부분들(P2)은 제 1 방향(D1)으로 서로 다른 길이를 가질 수 있다. 접지 선택 게이트 전극들(GGE0~GGE3)의 제 2 패드 부분들(P2)의 제 1 방향(D1)으로 길이는 점차 증가하거나 감소할 수 있다. 또한, 접지 선택 게이트 전극들(GGE0~GGE3)의 제 1 패드 부분(P1)에 더미 게이트 절연 영역들(DIR)이 각각 제공될 수 있다.
도 9를 참조하면, 각 전극 구조체(ST)에서, 셀 게이트 전극들(CGE) 각각은 셀 어레이 영역(CAR)에 배치되는 전극 부분들(EP), 연결 영역(CNR)에 배치되는 패드 부분들(P1, P2), 및 전극 부분들(EP)과 패드 부분들(P1, P2)을 하나로 연결하는 전극 연결 부분(ECP)을 포함할 수 있다. 3개의 제 1 및 제 2 게이트 절연 영역들(GIR1, GIR2)이 각 전극 구조체에 제공되는 경우, 각 셀 게이트 전극(CGE)은 4개의 전극 부분(EP)들 및 4개의 패드 부분들을 포함할 수 있다.
여기서, 셀 게이트 전극(CGE)의 전극 부분들(EP)은 셀 어레이 영역(CAR)에서 균일한 제 3 폭(W3)을 가지며 제 1 방향(D1)으로 연장될 수 있다. 셀 게이트 전극(CGE)의 패드 부분들 각각은 제 1 방향(D1)으로 연장될 수 있으며 제 2 방향으로 꺾인(turned) 부분을 가질 수 있다. 또한, 셀 게이트 전극(CGE)의 패드 부분들 각각은 전극 부분(EP)으로부터 제 1 방향(D1)으로 연장되며 제 3 폭(W3)을 갖는 제 1 패드 부분(P1) 및 제 3 폭(W3)보다 작은 제 4 폭(W4)을 갖는 제 2 패드 부분(P2), 및 제 1 및 제 2 패드 부분들(P1, P2)과 연결되며, 제 2 방향(D2)으로 휘어진 연결 부분(CP)을 포함할 수 있다. 제 2 패드 부분들(P2)은 제 1 방향(D1)으로 서로 다른 길이를 가질 수 있다. 셀 게이트 전극(CGE)의 제 1 패드 부분들(P1)에 더미 게이트 절연 영역들(DIR)이 각각 제공될 수 있다.
도 10 및 도 11은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도들이다.
도 10 및 도 11에 도시된 실시예에 따르면, 전극 구조체들(ST)은 전극 분리 영역들(ESR)에 의해 제 2 방향(D2)으로 서로 분리될 수 있다. 이 실시예들에서, 셀 어레이 영역(CAR)에 5개의 제 1 게이트 절연 영역들(GIR1)이 제공될 수 있으며, 연결 영역(CNR)에 5개의 제 2 게이트 절연 영역들(GIR2)이 제공될 수 있다. 제 2 게이트 절연 영역들(GIR2)은 연결 영역(CNR)에 제공되는 관통 배선 구조체(TVS)를 둘러싸며 제 1 방향(D1)으로 연장될 수 있다. 제 2 게이트 절연 영역들(GIR2)은 제 1 폭(W1)을 갖는 전극 구조체(ST)의 제 1 배선 부분 및 제 1 폭(W1)보다 작은 제 2 폭(W2)을 갖는 전극 구조체(ST)의 제 2 배선 부분을 연속적으로 지날 수 있다.
또한, 전극 구조체(ST)의 최하층에 5개의 게이트 오프닝들(OP)이 제공될 수 있다. 이에 따라, 각 전극 구조체(ST)는 최하층에서 서로 분리된 6개의 접지 선택 게이트 전극들을 포함할 수 있다.
도 12는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이 구조체를 나타내는 평면도이다. 도 13은 도 12의 A 부분을 확대한 도면이다. 도 14 본 발명의 실시예들에 따른 각 전극 구조체에 구비된 접지 선택 게이트 전극들을 나타내는 평면도이다. 도 15는 본 발명의 실시예들에 따른 각 전극 구조체에 구비된 하나의 셀 게이트 전극을 나타내는 평면도이다.
설명의 간략함을 위해 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있으며, 실시예들 간의 차이점들에 대해 설명한다.
도 12 및 도 13을 참조하면, 전극 구조체들(ST)은 전극 분리 영역들(ESR)에 의해 제 2 방향(D2)으로 서로 분리될 수 있다. 전극 분리 영역들(ESR)은 균일한 폭을 가지며 제 1 방향으로 연장되며, 전극 분리 영역들(ESR) 중 어느 하나는 관통 배선 구조체를 둘러싸는 링 형태의 일 부분을 포함할 수 있다.
제 1 게이트 절연 영역들(GIR1)이 셀 어레이 영역(CAR)에서 제 1 폭(W1)을 갖는 전극 구조체(ST)의 제 1 배선 부분을 관통할 수 있다. 제 1 게이트 절연 영역들(GIR1)은 제 1 간격으로 서로 이격되어 서로 나란하게 제 1 방향(D1)으로 연장될 수 있다.
제 2 게이트 절연 영역들(GIR2)이 연결 영역(CNR)에서 제 2 폭(W2)을 갖는 전극 구조체(ST)의 제 2 배선 부분을 관통할 수 있다. 제 2 게이트 절연 영역들(GIR2)은 제 1 게이트 절연 영역들(GIR1)과 동일한 폭을 가지며, 서로 나란하게 제 1 방향(D1)으로 연장될 수 있다. 여기서, 제 2 게이트 절연 영역들(GIR2) 간의 간격은 제 1 게이트 절연 영역들(GIR1)의 간격보다 작을 수 있다. 또한, 제 2 게이트 절연 영역들(GIR2)은 제 1 방향(D1)으로 서로 다른 길이를 가질 수 있다.
더미 게이트 절연 영역들(DIR)이 연결 영역(CNR)에서 제 1 폭(W1)을 갖는 전극 구조체(ST)의 제 1 배선 부분을 관통할 수 있다. 더미 게이트 절연 영역들(DIR)은 제 1 방향(D1)으로 제 2 게이트 절연 영역들(GIR2)과 이격되어 배치될 수 있다. 더미 게이트 절연 영역들(DIR) 중 일부들은 링 형태를 갖는 전극 분리 영역(ESR)의 일부분과 연결될 수 있다.
연결 영역(CNR)에서 전극 구조체(ST)의 최하층에 게이트 오프닝들(OP)이 제공될 수 있다. 여기서, 게이트 오프닝들(OP)은 제 2 방향(D2)으로 장축을 갖는 바(bar) 형태를 가질 수 있다. 게이트 오프닝들(OP)의 제 2 방향(D2)으로의 길이는 제 1 게이트 절연 영역들(GIR1) 간의 간격보다 작을 수 있다.
게이트 오프닝들(OP)은 제 2 방향(D2)으로 서로 이격되어 제공되며, 제 2 방향(D2)을 따라 배열된 게이트 오프닝들(OP)이 하나의 열을 이룰 수 있다. 복수 개의 열들이 제 1 방향(D1)으로 이격되어 제공될 수 있으며, 각 열을 이루는 게이트 오프닝들(OP)의 수는 서로 다를 수 있다.
이와 같이, 각 전극 구조체(ST)에 제 1 및 제 2 게이트 절연 영역들(GIR1, GIR2), 더미 게이트 절연 영역들(DIR), 및 최하층의 게이트 오프닝들(OP)이 제공됨에 따라, 각 전극 구조체(ST)에서 최하층의 접지 선택 게이트 전극들(GGE)은 도 13에 도시된 바와 같이, 제 2 방향(D2)으로 이격되며, 전기적으로 서로 분리될 수 있다. 일 예에서, 각 전극 구조체(ST)는 최하층에서 서로 분리된 4개의 접지 선택 게이트 전극들(GGE0, GGE1, GGE2, GGE3)을 포함할 수 있다. 접지 선택 게이트 전극들(GGE0~GGE3) 각각은 셀 어레이 영역(CAR)에 배치되는 전극 부분(EP)과 연결 영역(CNR)에 배치되는 패드 부분을 포함할 수 있다. 여기서, 전극 부분(EP)은 제 3 폭(W3)을 가지며 제 1 방향(D1)으로 연장될 수 있다. 패드 부분은 전극 부분(EP)으로부터 제 2 방향(D2)으로 휘어진 연결 부분(CP) 및 제 3 폭(W3)보다 작은 제 4 폭(W4)을 가지며 연결 부분(CP)으로부터 제 1 방향(D1)으로 연장되는 연장 부분(PP)을 포함할 수 있다. 접지 선택 게이트 전극들(GGE0~GGE3)의 연장 부분들(PP)은 제 1 방향(D1)으로 서로 다른 길이를 가질 수 있다.
도 15를 참조하면, 각 전극 구조체(ST)에서 셀 게이트 전극들(CGE) 각각은 셀 어레이 영역(CAR)에서 제 3 폭(W3)을 가지며 제 1 방향(D1)으로 연장되는 전극 부분들(EP), 연결 영역(CNR)에서 제 3 폭(W3)보다 작은 제 4 폭(W4)을 가지며 제 1 방향(D1)으로 연장되는 패드 부분들(PP) 및 전극 부분들(EP)과 패드 부분들(PP)을 하나로 연결하는 전극 연결 부분들(ECP)을 포함할 수 있다. 셀 게이트 전극(CGE)의 전극 연결 부분들(ECP)은 도 12 및 도 13에 도시된 게이트 오프닝들(OP)과 오버랩될 수 있다. 또한, 전극 연결 부분들(ECP) 사이에 더미 게이트 절연 영역들(DIR)이 제공될 수 있다.
도 16은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도이다.
도 16에 도시된 실시예에 따르면, 어레이 영역(CAR)에 5개의 제 1 게이트 절연 영역들(GIR1)이 제공될 수 있으며, 연결 영역(CNR)에 5개의 제 2 게이트 절연 영역들(GIR1)이 제공될 수 있다. 제 1 및 제 2 게이트 절연 영역들(GIR1, GIR2)은 동일한 폭을 가지며, 제 1 방향(D1)으로 연장되되, 제 1 게이트 절연 영역들(GIR1) 간의 간격보다 제 2 게이트 절연 영역들(GIR2) 간의 간격이 작을 수 있다. 또한, 제 2 방향(D2)을 따라 배열된 게이트 오프닝들(OP)을 포함하는 5개의 열들이 제공될 수 있다. 제 1 방향(D1)으로 장축을 갖는 더미 게이트 절연 영역들(DIR)이 게이트 오프닝들의 열들 사이에 제공될 수 있다.
이와 같이 제 1 및 제 2, 및 더미 게이트 절연 영역들(GIR1, GIR2, DIR) 및 게이트 오프닝들(OP)이 제공됨에 따라, 각 전극 구조체(ST)는 최하층에서 서로 분리된 6개의 접지 선택 게이트 전극들을 포함할 수 있다.
도 17a 내지 도 20a, 도 21, 및 도 22는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 17b 내지 도 20b 및 도 17c 내지 도 20c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 17a, 도 17b, 및 도 17c를 참조하면, 반도체 기판(10) 상에 주변 로직 구조체(PS)가 형성될 수 있다. 주변 로직 구조체(PS)를 형성하는 것은, 반도체 기판(10) 상에 주변 로직 회로들(PTR)을 형성하고, 주변 로직 회로들(PTR)과 연결되는 주변 배선 구조체들(31, 33)을 형성하고, 하부 매립 절연막(50)을 형성하는 것을 포함할 수 있다.
하부 매립 절연막(50) 상에 수평 반도체층(100)이 형성될 수 있다. 수평 반도체층(100)은 앞서 설명한 것처럼, 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다. 일 예로, 수평 반도체층(100)은 하부 매립 절연막(50)의 전면을 덮도록 폴리실리콘막을 증착한 후, 폴리실리콘막을 패터닝하여 형성될 수 있다. 폴리실리콘막을 증착하는 동안 제 1 도전형의 불순물이 도핑될 수 있다. 수평 반도체층(100)은 패터닝 되어 하부 매립 절연막(50)의 일부를 노출시킬 수 있다.
이어서, 수평 반도체층(100) 상에 게이트 오프닝들(OP)을 갖는 하부 희생막(SL1)이 형성될 수 있다. 게이트 오프닝들(OP)은 연결 영역(CNR)에서 수평 반도체층(100)의 일 부분들이 노출되도록 하부 희생막(SL1)을 식각하여 형성될 수 있다. 여기서, 게이트 오프닝들(OP)은 도 17b에 도시된 바와 같이, 제 2 방향(D2)으로 서로 이격되어 형성될 수 있다. 이와 달리, 게이트 오프닝들(OP)은 도 17c에 도시된 바와 같이, 제 2 방향(D2)을 따라 배열된 게이트 오프닝들(OP)을 포함하는 열들이 제 1 방향(D1)으로 복수 개 형성될 수 있다. 여기서, 각 열을 구성하는 게이트 오프닝들(OP)의 개수는 다를 수 있다. 또한, 게이트 오프닝들(OP)을 포함하는 복수 개의 열들이 연결 영역(CNR)에서 서로 대칭적으로 형성될 수 있다.
도 18a, 도 18b, 및 도 18c를 참조하면, 수평 반도체층(100)의 전면을 덮는 하부 절연막(ILD1)이 형성될 수 있다. 하부 절연막(ILD1)은 평탄화된 상면을 가질 수 있으며, 하부 희생막(SL1)에 형성된 게이트 오프닝들(OP)을 채울 수 있다.
하부 절연막(ILD1) 상에 상부 희생막들(SL2) 및 상부 절연막들(ILD2)이 수직적으로 번갈아 적층된 몰드 구조체(110)가 형성될 수 있다. 예를 들어, 하부 및 상부 희생막들(SL1, SL2)은 실리콘 질화막으로 형성될 수 있으며, 하부 및 상부 절연막들(ILD1, ILD2)은 실리콘 산화막으로 형성될 수 있다.
몰드 구조체(110)는 수평 반도체층(100)의 연결 영역(CNR)에서 계단 구조를 가질 수 있다. 상세하게, 몰드 구조체(110)를 형성하는 것은, 하부 절연막(ILD1) 전면에 상부 희생막들(SL2) 및 상부 절연막들(ILD2)이 수직적으로 번갈아 적층된 박막 구조체(미도시)를 형성하는 것, 및 박막 구조체에 대한 트리밍(trimming) 공정을 수행하는 것을 포함할 수 있다. 여기서, 트리밍 공정은 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 박막 구조체를 덮는 마스크 패턴(미도시)을 형성하는 공정, 박막 구조체의 일 부분을 식각하는 공정, 마스크 패턴의 수평적 면적을 축소시키는 공정, 및 박막 구조체의 일 부분을 식각하는 공정과 마스크 패턴의 수평적 면적을 축소시키는 공정을 번갈아 반복하는 것을 포함할 수 있다. 트리밍 공정에 의해 몰드 구조체(110)는 셀 어레이 영역(CAR)에서 멀어질수록 내려가는 형태의 계단 구조(Sa, Sb, Sc)를 가질 수 있다. 도 18b를 참조하면, 몰드 구조체(110)의 상부 계단 구조(Sc)가 게이트 오프닝들(OP)과 오버랩될 수 있다. 이와 달리, 도 18c를 참조하면, 몰드 구조체(110)의 상부 계단 구조(Sc) 및 하부 계단 구조(Sa)가 게이트 오프닝들(OP)과 오버랩될 수 있다.
몰드 구조체(110)를 형성한 후, 수평 반도체층(100) 전면에 상부 매립 절연막(150)이 형성될 수 있다. 상부 매립 절연막(150)은 실질적으로 평탄한 상면을 가질 수 있다. 상부 매립 절연막(150)은 몰드 구조체(110)보다 두꺼운 매립 절연막을 형성한 후, 평탄화 공정을 수행하여 형성될 수 있다.
도 19a, 도 19b, 및 도 19c를 참조하면, 몰드 구조체(110)의 일부, 하부 희생막(SL1)의 일부 및 수평 반도체층(100)의 일부를 관통하는 관통 절연 패턴(200)이 형성될 수 있다. 일 예에서, 관통 절연 패턴(200)은 몰드 구조체(110)의 중간 계단 구조 일부를 관통할 수 있다. 또한, 관통 절연 패턴(200)은 하부 희생막(SL1)에 형성된 게이트 오프닝들(OP)과 이격될 수 있다.
관통 절연 패턴(200)을 형성하는 것은 상부 매립 절연막(150) 상에 연결 영역(CNR)에서 오프닝을 갖는 마스크 패턴(미도시)을 형성하는 것, 마스크 패턴을 식각 마스크로 이용하여 몰드 구조체(110), 하부 희생막(SL1), 및 수평 반도체층(100)을 이방성 식각하여 하부 매립 절연막(50)을 노출시키는 관통 홀을 형성하는 것, 관통 홀을 채우는 절연막을 형성하는 것, 및 몰드 구조체(110)의 상면이 노출되도록 절연막을 평탄화하는 것을 포함할 수 있다.
도 20a, 도 20b, 및 도 20c를 참조하면, 셀 어레이 영역(CAR)의 수평 반도체층(100) 상에 몰드 구조체(110), 하부 절연막(ILD1), 및 하부 희생막(SL1)을 관통하는 수직 구조체들(VS)이 형성될 수 있다.
수직 구조체들(VS)을 형성하는 것은, 몰드 구조체(110), 하부 절연막(ILD2), 하부 희생막(SL1)을 관통하여 수평 반도체층(100)을 노출시키는 수직 홀들을 형성하는 것, 및 각각의 수직 홀들 내에 앞서 도 7a를 참조하여 설명한 것처럼, 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 형성하는 것을 포함할 수 있다. 한편, 상부 반도체 패턴(USP)을 형성하기 전에, 수직 홀들 내에 도 7a를 참조하여 설명한 바와 같이, 수직 절연 패턴(VP)이 형성될 수 있다. 수직 절연 패턴(VP)을 형성하는 것은, 하부 반도체 패턴(LSP)이 형성된 수직 홀들의 내벽들 상에 수직 절연막 및 제 1 반도체층을 균일한 두께로 증착하는 것, 및 하부 반도체 패턴들(LSP)의 일부가 노출되도록 수직 절연층 및 제 1 반도체층에 대한 전면 이방성 식각 공정을 수행하는 것을 포함할 수 있다.
계속해서, 도 20a, 도 20b, 및 도 20c를 참조하면, 수직 구조체들(VS)의 상면들을 덮는 제 1 층간 절연막(151)이 상부 매립 절연막(150) 상에 형성될 수 있다. 제 1 층간 절연막(151)을 형성한 후, 몰드 구조체(110) 및 하부 희생막(SL1)을 관통하여 수평 반도체층(100)을 노출시키는 제 1 및 제 2 게이트 절연 영역들(GIR1, GIR2), 더미 게이트 절연 영역들(DIR), 및 전극 분리 영역들(ESR)이 형성될 수 있다.
실시예들에서, 제 1 게이트 절연 영역들(GIR1)은 셀 어레이 영역(CAR)에서 제 1 방향(D1)으로 서로 나란하게 연장될 수 있다. 제 2 게이트 절연 영역들(GIR2)은, 평면적 관점에서, 게이트 오프닝(OP)을 사이에 두고 제 1 게이트 절연 영역들(GIR1)과 제 1 방향(D1)으로 이격될 수 있다. 제 2 게이트 절연 영역들(GIR2)은 연결 영역(CNR)에서 균일한 폭을 가지며, 제 1 방향(D1)으로 연장되되, 관통 절연 패턴(200)을 둘러싸며 연장될 수 있다. 또한, 제 2 게이트 절연 영역들(GIR2)의 제 1 부분들은 제 1 간격으로 이격될 수 있으며, 제 2 게이트 절연 영역들(GIR2)의 제 2 부분들은 제 1 간격보다 작은 제 2 간격으로 이격될 수 있다. 그리고, 제 1 간격으로 이격된 2 게이트 절연 영역들(GIR2)의 제 1 부분들 사이에 각각 더미 게이트 절연 영역들(DIR)이 제공될 수 있다.
나아가, 도 20b를 참조하면, 제 2 게이트 절연 영역들(GIR2)은 제 2 방향(D2)으로 휘어진 부분을 포함할 수 있다. 다른 예로, 도 20c를 참조하면, 제 2 게이트 절연 영역들(GIR2)은 균일한 폭을 가지며 제 1 방향(D1)으로 연장되되, 게이트 오프닝들(OP) 사이에서 끊어진 부분들을 포함할 수 있다. 즉, 제 2 게이트 절연 영역들(GIR2)은 제 1 방향(D1)으로 서로 다른 길이를 가지며 서로 나란하게 연장될 수 있다.
전극 분리 영역들(ESR) 중 적어도 어느 하나는 셀 어레이 영역(CAR)에서 제 1 방향(D1)으로 연장되되, 연결 영역(CNR)에서 관통 절연 패턴(200)을 둘러싸는 링 형태를 갖는 부분을 포함할 수 있다. 전극 분리 영역들(ESR) 중 나머지는 셀 어레이 영역(CAR)에서부터 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연속적으로 연장될 수 있다.
도 20b 및 도 20c에 도시된 바와 같이, 제 1 및 제 2 게이트 절연 영역들(GIR1, GIR2), 더미 게이트 절연 영역들(DIR), 및 전극 분리 영역들(ESR)이 수평 반도체층(100)을 노출시키도록 형성됨에 따라, 하부 절연막(SL1)은 앞서 도 8 및 도 14에 도시된 것처럼, 제 1 방향(D1)으로 연장되는 복수 개의 라인들로 분리될 수 있다. 또한, 제 1 및 제 2 게이트 절연 영역들(GIR1, GIR2), 더미 게이트 절연 영역들(DIR), 및 전극 분리 영역들(ESR)은 하부 희생막(SL1), 하부 절연막(ILD1) 및 몰드 구조체(110)의 측벽들을 노출시킬 수 있다.
계속해서, 도 21을 참조하면, 제 1 및 제 2 게이트 절연 영역들(GIR1, GIR2), 더미 게이트 절연 영역들(DIR), 및 전극 분리 영역들(ESR)에 노출된 하부 희생막(SL1) 및 상부 희생막들(SL2)을 전극들(GGE, CGE, SGE)로 대체(replacement)하는 공정들을 수행함으로써 전극 구조체(ST)가 형성될 수 있다.
상세하게, 제 1 및 제 2 게이트 절연 영역들(GIR1, GIR2), 더미 게이트 절연 영역들(DIR), 및 전극 분리 영역들(ESR)에 노출된 하부 희생막(SL1) 및 상부 희생막들(SL2)을 희생막들(SL)을 제거하여 하부 및 상부 절연막들(ILD1, ILD2) 사이에 게이트 영역들(GR)이 형성될 수 있다. 하부 희생막(SL1) 및 상부 희생막들(SL2)은 하부 및 상부 절연막들(ILD1, ILD2), 수직 구조체들(VS), 및 기판(10)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 등방성 식각될 수 있다. 게이트 영역들(GR)은 하부 및 상부 절연막들(ILD1, ILD2) 사이로 수평적으로 연장될 수 있으며, 수직 구조체들(VS)의 측벽 일부분들을 노출시킬 수 있다.
계속해서, 게이트 영역들(GR) 내에 수평 절연 패턴들(HP) 및 전극들(GGE, CGE, SGE)이 형성될 수 있다. 상세하게, 수평 절연 패턴들(HP) 및 전극들(GGE, CGE, SGE)은 게이트 영역들(GR)이 형성된 몰드 구조체(110) 상에 차례로 수평 절연막, 배리어 금속막(예를 들어, TiN, TaN 또는 WN) 및 금속막(예를 들어, W)을 차례로 증착하고, 트렌치 내벽에 증착된 배리어 금속막 및 금속막을 이방성 식각함으로써 형성될 수 있다. 여기서, 수평 절연 패턴(HP)은 NAND 플래시 메모리 트랜지스터의 데이터 저장막의 일부로서, 실리콘 산화막 및/또는 고유전막을 포함할 수 있다.
전극들(GGE, CGE, SGE)을 형성한 후에, 제 1 및 제 2 게이트 절연 영역들(GIR1, GIR2), 더미 게이트 절연 영역들(DIR), 및 전극 분리 영역들(ESR)은 절연 물질로 채워질 수 있다. 또한, 절연 물질로 채워진 제 1 게이트 절연 영역들(GIR1) 내에 공통 소오스 영역(CSR)과 접속되는 공통 소오스 플러그(CPLG)가 형성될 수 있다.
이후, 도 22를 참조하면, 제 1 층간 절연막(151) 상에 제 2 층간 절연막(153)이 형성될 수 있다. 이어서, 셀 어레이 영역(CAR)의 비트라인 콘택 플러그들(BPLG), 연결 영역(CNR)에서 전극들(GGE, CGE, SGE)에 접속되는 하부, 중간, 및 상부 콘택 플러그들(PLGa, PLGb, PLGc), 관통 절연 패턴(200)을 관통하는 관통 콘택 플러그들(TPLG), 및 연결 콘택 플러그(PPLG)가 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 반도체 기판 상의 주변 로직 구조체;
    상기 주변 로직 구조체 상에 제공되며, 셀 어레이 영역 및 연결 영역을 포함하는 수평 반도체층;
    상기 수평 반도체층 상에서 제 1 방향으로 연장되며, 상기 제 1 방향과 교차하는 제 2 방향으로 이격되는 전극 구조체들로서, 서로 인접하는 한 쌍의 상기 전극 구조체들은 대칭적으로 배치되어 상기 수평 반도체층의 일부를 노출시키는 콘택 영역을 정의하는 것; 및
    상기 콘택 영역에 제공되며, 상기 전극 구조체들과 상기 주변 로직 구조체를 연결하는 관통 배선 구조체를 포함하되,
    상기 전극 구조체들 각각은 상기 연결 영역에서 상기 제 1 방향을 따라 연장되는 복수 개의 게이트 절연 영역들을 갖되, 상기 게이트 절연 영역들의 상기 제 1 방향으로 길이가 서로 다른 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 게이트 절연 영역들의 일부들은 상기 제 2 방향으로 휘어져 상기 관통 배선 구조체를 둘러싸는 3차원 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 게이트 절연 영역들은 서로 나란하게 직선으로 연장되는 3차원 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 전극 구조체들 각각은 제 1 폭을 갖는 제 1 부분 및 상기 제 1 폭보다 작은 제 2 폭을 갖는 제 2 부분을 포함하되,
    상기 전극 구조체들의 상기 제 1 부분들은 상기 제 1 방향으로 상기 관통 배선 구조체와 인접하고, 상기 전극 구조체들의 상기 제 2 부분들은 상기 제 2 방향으로 상기 관통 배선 구조체와 인접하는 3차원 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 전극 구조체들 각각은:
    상기 수평 반도체층으로부터 동일한 레벨에서 상기 제 2 방향으로 서로 분리된 복수 개의 접지 선택 라인들; 및
    상기 복수 개의 접지 선택 라인들 상에 수직적으로 적층된 복수 개의 워드 라인들을 포함하되,
    상기 워드 라인들 각각은, 평면적 관점에서, 상기 복수 개의 접지 선택 라인들과 오버랩되는 3차원 반도체 메모리 장치.
  6. 반도체 기판 상의 주변 로직 구조체;
    상기 주변 로직 구조체 상에 제공되며, 셀 어레이 영역 및 연결 영역을 포함하는 수평 반도체층;
    상기 수평 반도체층 상에서 제 1 방향으로 연장되며, 상기 제 1 방향과 교차하는 제 2 방향으로 이격되어 배치된 전극 구조체들; 및
    상기 전극 구조체들의 일 부분들 사이에서 상기 수평 반도체층을 관통하며, 상기 전극 구조체들과 상기 주변 로직 구조체를 연결하는 관통 배선 구조체를 포함하되,
    상기 전극 구조체들 각각은 상기 셀 어레이 영역에서 상기 제 1 방향으로 연장되며 제 1 간격으로 서로 이격되는 제 1 게이트 절연 영역들 및 상기 연결 영역에서 상기 제 1 방향으로 연장되며, 상기 제 1 간격보다 작은 제 2 간격으로 이격되는 제 2 게이트 절연 영역들을 포함하는 3차원 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 2 게이트 절연 영역들의 일부들은 상기 제 2 방향으로 휘어져 상기 관통 배선 구조체를 둘러싸는 3차원 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 전극 구조체들 각각은 제 1 폭을 갖는 제 1 부분 및 상기 제 1 폭보다 작은 제 2 폭을 갖는 제 2 부분을 포함하며,
    상기 관통 배선 구조체는, 평면적 관점에서, 상기 전극 구조체들의 상기 제 2 부분들 사이에 배치되는 3차원 반도체 메모리 장치.
  9. 제 6 항에 있어서,
    상기 제 2 게이트 절연 영역들은 상기 제 1 게이트 절연 영역들과 상기 제 1 방향으로 이격되어 제공되며,
    상기 전극 구조체들 각각은, 상기 제 2 방향으로 상기 각 전극 구조체의 최하층에 제공된 접지 선택 게이트 전극들 사이와, 상기 제 1 방향으로 상기 제 1 및 제 2 게이트 절연 영역들 사이에 제공된 게이트 오프닝들을 더 포함하는 3차원 반도체 메모리 장치.
  10. 제 6 항에 있어서,
    상기 전극 구조체들 각각에서, 상기 제 2 게이트 절연 영역들의 상기 제 1 방향으로 길이가 서로 다른 3차원 반도체 메모리 장치.
  11. 반도체 기판 상의 주변 로직 구조체;
    상기 주변 로직 구조체 상에 제공되며, 셀 어레이 영역 및 연결 영역을 포함하는 수평 반도체층;
    상기 수평 반도체층 상에서 제 1 방향으로 연장되며, 상기 제 1 방향과 교차하는 제 2 방향으로 이격되어 배치된 전극 구조체들로서, 상기 전극 구조체들 각각은:
    상기 셀 어레이 영역에서 상기 제 1 방향으로 연장되며, 제 1 간격으로 서로 이격되는 제 1 게이트 절연 영역들;
    상기 제 1 게이트 절연 영역들과 이격되어 상기 연결 영역에서 상기 제 1 방향으로 연장되며, 상기 제 1 간격보다 작은 제 2 간격으로 이격되는 제 2 게이트 절연 영역들; 및
    상기 제 2 방향으로 상기 각 전극 구조체에서 최하층에 제공된 전극들 사이와, 상기 제 1 방향으로 상기 제 1 및 제 2 게이트 절연 영역들 사이에 제공된 게이트 오프닝들을 포함하는 3차원 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제 2 게이트 절연 영역들의 상기 제 1 방향으로 길이가 서로 다른 3차원 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 전극 구조체들 각각은 제 1 폭을 갖는 제 1 부분 및 상기 제 1 폭보다 작은 제 2 폭을 갖는 제 2 부분을 포함하되,
    서로 인접하는 한 쌍의 상기 전극 구조체들은 대칭적으로 배치되어, 상기 전극 구조체들의 제 2 부분들 사이에 상기 수평 반도체층의 일부를 노출시키는 콘택 영역을 정의하는 3차원 반도체 메모리 장치.
  14. 제 11 항에 있어서,
    상기 연결 영역에서 서로 인접하는 한 쌍의 전극 구조체들의 일 부분들 사이에 제공되어, 상기 전극 구조체들과 상기 주변 로직 구조체를 연결하는 관통 배선 구조체를 더 포함하되,
    상기 제 2 게이트 절연 영역들의 일부들은 상기 제 2 방향으로 휘어져 상기 관통 배선 구조체를 둘러싸는 3차원 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 관통 배선 구조체는:
    상기 수평 반도체층의 상면에 수직하는 제 3 방향으로 연장되어 상기 수평 반도체층을 관통하는 관통 절연 패턴;
    상기 관통 절연 패턴을 관통하여 상기 주변 로직 구조체에 연결되는 관통 플러그들;
    상기 전극 구조체에 연결되는 콘택 플러그들; 및
    상기 관통 플러그들과 상기 콘택 플러그들을 연결하는 도전 라인들을 포함하는 3차원 반도체 메모리 장치.
  16. 반도체 기판 상에 배치된 주변 로직 구조체;
    상기 주변 로직 구조체 상에 배치되며, 셀 어레이 영역 및 연결 영역을 포함하는 수평 반도체층;
    상기 연결 영역에서 상기 수평 반도체층의 일부를 관통하는 관통 배선 구조체; 및
    상기 수평 반도체층 상에 수직적으로 적층된 전극들을 포함하되, 상기 연결 영역에서 상기 관통 배선 구조체의 일부를 둘러싸며 제 1 방향으로 연장되는 전극 구조체를 포함하되,
    상기 전극 구조체는 상기 수평 반도체층으로부터 동일한 레벨에서 상기 제 2 방향으로 서로 분리된 복수 개의 접지 선택 게이트 전극들을 포함하고,
    상기 접지 선택 게이트 전극들 각각은 상기 셀 어레이 영역에서 제 1 폭을 갖고, 상기 관통 절연 패턴과 인접한 영역에서 상기 제 1 폭 보다 작은 제 2 폭을 갖는 3차원 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 전극 구조체는 상기 복수 개의 접지 선택 게이트 전극들 상에 적층된 복수 개의 셀 게이트 전극들을 포함하되,
    상기 셀 게이트 전극들 각각은 상기 복수 개의 접지 선택 게이트 전극들과 오버랩되는 3차원 반도체 메모리 장치.
  18. 제 16 항에 있어서,
    상기 전극 구조체는 상기 제 1 방향을 따라 차례로 형성된 하부 계단 구조, 중간 계단 구조, 및 상부 계단 구조를 포함하고,
    상기 관통 배선 구조체는:
    상기 수평 반도체층의 상면에 수직하는 제 3 방향으로 연장되어 상기 수평 반도체층을 관통하는 관통 절연 패턴;
    상기 관통 절연 패턴을 관통하여 상기 주변 로직 구조체에 연결되는 관통 플러그들; 및
    상기 전극 구조체의 상기 중간 계단 구조에 연결되는 콘택 플러그들; 및
    상기 제 2 방향으로 연장되어 상기 관통 플러그들과 상기 콘택 플러그들을 연결하는 도전 라인들을 포함하는 3차원 반도체 메모리 장치.
  19. 제 16 항에 있어서,
    상기 전극 구조체는:
    상기 셀 어레이 영역에서 상기 제 1 방향을 따라 연장되는 복수 개의 제 1 게이트 절연 영역들; 및
    상기 제 1 게이트 절연 영역들과 상기 제 1 방향으로 이격되며, 상기 연결 영역에서 상기 제 1 방향을 따라 연장되는 복수 개의 제 2 게이트 절연 영역들을 포함하되,
    상기 제 1 게이트 절연 영역들 간의 간격은 상기 제 2 게이트 절연 영역들 간의 간격보다 큰 3차원 반도체 메모리 장치.
  20. 제 16 항에 있어서,
    상기 전극 구조체는 상기 제 2 방향으로 상기 각 전극 구조체의 최하층에 제공된 복수 개의 접지 선택 게이트 전극들 사이와, 상기 제 1 방향으로 상기 제 1 및 제 2 게이트 절연 영역들 사이에 제공된 게이트 오프닝들을 더 포함하는 3차원 반도체 메모리 장치.
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