KR20210099861A - 3차원 반도체 메모리 장치 - Google Patents

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KR20210099861A
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김시완
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삼성전자주식회사
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Abstract

본 발명의 3차원 반도체 메모리 장치는 반도체 기판 상에 적층된 복수개의 전극들을 구비하는 전극 구조체들을 포함하고, 상기 전극 구조체들은 제1 방향으로 연장됨과 아울러 상기 제1 방향과 수직한 제2 방향으로 분리 영역들에 의해 서로 이격된다. 본 발명의 3차원 반도체 메모리 장치는 상기 전극 구조체들의 전극들중 최하층에 위치한 접지 선택 게이트 전극들과, 상기 접지 선택 게이트 전극들 레벨에서 상기 분리 영역들은 일단부를 가지며, 상기 분리 영역들의 일단부와 평면적으로 오버랩되어 상기 접지 선택 게이트 전극들을 서로 전기적으로 분리하는 적어도 하나의 접지 선택 게이트 절단 영역을 포함한다.

Description

3차원 반도체 메모리 장치{Three dimensional semiconductor memory device}
본 발명의 기술적 사상은 3차원 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 신뢰성과 집적도가 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 2차원 또는 평면적 반도체 메모리 장치의 경우, 단위 메모리 셀이 점유하는 면적을 줄이기가 어렵기 때문에 집적도를 향상시키기가 어렵다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 신뢰성과 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 3차원 반도체 메모리 장치는 반도체 기판; 상기 반도체 기판 상에 적층된 복수개의 전극들을 구비하는 전극 구조체들을 포함하고, 상기 전극 구조체들은 제1 방향으로 연장됨과 아울러 상기 제1 방향과 수직한 제2 방향으로 분리 영역들에 의해 서로 이격되고; 상기 전극 구조체들의 전극들중 최하층에 위치한 접지 선택 게이트 전극들; 및 상기 접지 선택 게이트 전극들 레벨에서 상기 분리 영역들은 일단부를 가지며, 상기 분리 영역들의 일단부와 평면적으로 오버랩되어 상기 접지 선택 게이트 전극들을 서로 전기적으로 분리하는 적어도 하나의 접지 선택 게이트 절단 영역을 포함한다.
본 발명의 기술적 사상의 3차원 반도체 메모리 장치는 반도체 기판 상의 주변 로직 구조체; 상기 주변 로직 구조체 상에 제공되며 셀 어레이 영역 및 상기 셀 어레이 영역과 전기적으로 연결되는 연결 영역을 포함하는 수평 반도체층; 상기 셀 어레이 영역 및 연결 영역의 상기 수평 반도체층 상에 적층된 복수개의 전극들을 구비하는 전극 구조체들을 포함하고, 상기 전극 구조체들은 제1 방향으로 연장됨과 아울러 상기 제1 방향과 수직한 제2 방향으로 분리 영역들에 의해 서로 이격되고; 상기 연결 영역에서 상기 전극 구조체들과 상기 주변 로직 구조체를 연결하는 관통 배선 구조체를 포함하는 적어도 하나의 콘택 영역; 상기 셀 어레이 영역 및 연결 영역의 상기 전극 구조체들의 전극들중 최하층에 위치한 접지 선택 게이트 전극들; 및 상기 접지 선택 게이트 전극들 레벨에서 상기 분리 영역들은 일단부를 가지며, 상기 분리 영역들의 일단부와 평면적으로 오버랩되어 상기 접지 선택 게이트 전극들을 서로 전기적으로 분리하는 적어도 하나의 접지 선택 게이트 절단 영역을 포함한다.
또한, 본 발명의 기술적 사상의 3차원 반도체 메모리 장치는 반도체 기판 상의 주변 로직 구조체; 상기 주변 로직 구조체 상에 제공되며 셀 어레이 영역 및 상기 셀 어레이 영역과 전기적으로 연결되는 연결 영역을 포함하는 수평 반도체층; 상기 셀 어레이 영역 및 연결 영역의 상기 수평 반도체층 상에 적층된 복수개의 전극들을 구비하는 전극 구조체들을 포함하고, 상기 전극 구조체들 각각은 제1 방향으로 연장됨과 아울러 상기 제1 방향과 수직한 제2 방향으로 적어도 하나의 게이트 분리 영역들에 의해 서로 이격되고; 상기 연결 영역에서 상기 전극 구조체들과 상기 주변 로직 구조체를 연결하는 관통 배선 구조체를 포함하는 적어도 하나의 콘택 영역; 상기 셀 어레이 영역 및 연결 영역의 상기 전극 구조체들의 전극들중 최하층에 위치한 접지 선택 게이트 전극들; 및 상기 접지 선택 게이트 전극들 레벨에서 상기 게이트 분리 영역들은 일단부를 가지며, 상기 게이트 분리 영역들의 일단부와 평면적으로 오버랩되어 상기 접지 선택 게이트 전극들을 서로 전기적으로 분리하는 적어도 하나의 접지 선택 게이트 절단 영역을 포함한다.
본 발명의 3차원 반도체 메모리 장치는 분리 영역들에 의해 분리되는 전극 구조체들과, 전극 구조체들의 전극들중 최하층의 접지 선택 게이트 전극들을 포함할 수 있다. 본 발명의 3차원 반도체 메모리 장치는 접지 선택 게이트 전극들 레벨에서 분리 영역들은 일단부를 가지며, 분리 영역들의 일단부와 평면적으로 오버랩되어 접지 선택 게이트 전극들을 서로 전기적으로 분리하는 적어도 하나의 접지 선택 게이트 절단 영역을 포함할 수 있다.
더하여, 본 발명의 3차원 반도체 메모리 장치는 전극 구조체들과 주변 로직 구조체를 전기적으로 연결하는 관통 배선 구조체를 포함할 수 있다. 이와 같은 구성을 가지는 3차원 반도체 메모리 장치는 신뢰성과 집적도를 보다 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 메모리 장치의 구성 요소들을 설명하기 위한 블록도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 메모리 장치의 구조를 나타내는 사시도이다.
도 4는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 5는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 6은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 7은 도 6의 "A"부분을 확대한 도면이다.
도 8은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따라 도 8의 "B"부분을 확대한 도면들이다.
도 10은 본 발명의 일 실시예에 따라 각 전극 구조체에 구비된 접지 선택 게이트 전극들을 개략적으로 나타내는 레이아웃도이다.
도 11은 본 발명의 일 실시예에 따라 3차원 반도체 메모리 장치의 분리 영역 및 접지 선택 게이트 절단 영역 사이의 평면적 및 수직적 오버랩 관계를 설명하기 위하여 도시한 도면이다.
도 12는 본 발명의 일 실시예에 따라 3차원 반도체 메모리 장치의 분리 영역, 콘택 영역 및 접지 선택 게이트 절단 영역 사이의 평면적 오버랩 관계를 도시한 레이아웃도이다.
도 13은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도이다.
도 14는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이 영역과 연결 영역간의 배치 관계를 도시한 블록도이다.
도 15는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 16은 도 15의 A-B에 따른 단면도이다.
도 17은 도 15의 B-C에 따른 단면도이다.
도 18은 도 15의 D-E에 따른 단면도이다.
도 19a 내지 도 23은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 24a 내지 도 24d는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 접지 선택 게이트 절단 영역의 제조 방법을 설명하기 위한 단면도들이다.
도 25는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 게이트 분리 영역과 접지 선택 게이트 절단 영역의 다양한 오버랩 관계를 도시한 레이아웃도이다.
도 26a 및 도 26b는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 게이트 분리 영역들, 접지 게이트 전극들, 및 접지 선택 게이트 절단 영역간의 다양한 오버랩 관계를 설명하기 위하여 도시한 레이아웃도들이다.
도 27a 및 도 27b는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 게이트 분리 영역들, 콘택 영역, 접지 게이트 전극들, 및 접지 선택 게이트 절단 영역간의 다양한 오버랩 관계를 설명하기 위하여 도시한 레이아웃도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
구체적으로, 3차원 반도체 메모리 장치의 셀 어레이(1)는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL), 및 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
셀 스트링들(CSTR)은 제1 방향(X 방향) 및 제2 방향(Y 방향)을 따라 신장된 평면 상에 제3 방향(Z 방향)을 따라 연장될 수 있다. 비트 라인들(BL)은 제1 방향(X 방향)으로 서로 이격되며 제2 방향(Y 방향)으로 연장될 수 있다.
비트 라인들(BL0-BL2) 각각에 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수개의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수개의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수개로 2차원적으로 배열될 수 있다.
여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다. 일 실시예에서, 셀 스트링들(CSTR) 각각은 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀들(MCT), 및 접지 선택 트랜지스터(GST)로 구성될 수 있다. 메모리 셀들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
일 실시예에서, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있으며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀(MCT) 사이에 연결된 더미 셀(DMC)을 더 포함할 수 있다. 도면에는 도시하지 않았으나, 더미 셀(DMC)은 접지 선택 트랜지스터(GST)와 메모리 셀(MCT) 사이에도 연결될 수 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수개의 모스 트랜지스터들로 구성될 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다.
일 실시예에서, 제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인(SSL1)에 의해 제어될 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 제2 스트링 선택 라인(SSL2)에 의해 제어될 수 있다. 메모리 셀들(MCT)은 복수개의 워드 라인들(WL0-WLn)에 의해 제어 될 수 있으며, 더미 셀들(DMC)은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL0-GSL2)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀들(MCT)로 구성될 수 있다. 그리고, 공통 소오스 라인들(CSL)과 비트 라인들(BL0-BL2) 사이에는 복수개의 워드 라인들(WL0-WLn) 및 더미 워드 라인(DWL)이 배치될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀들(MCT) 및 더미 셀(DMC)의 게이트 전극들은 워드 라인들(WL0-WLn) 및 더미 워드 라인(DWL)중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀들(MCT)의 게이트 전극들이 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들은 독립적으로 제어될 수 있다. 도 1에서, 워드 라인들(WL0-WLn) 및 더미 워드 라인(DWL)은 3개의 게이트 전극들에 연결된 것으로 도시하였으나, 필요에 따라서 각각의 게이트 전극들에 연결될 수도 있다.
접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 제1 방향(X 방향)을 따라 연장되며, 제2 방향(Y 방향)으로 서로 이격될 수 있다. 접지 선택 라인들(GSL0-GSL2)은 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치될 수 있다. 스트링 선택 라인들(SSL1, SSL2)은 공통 소오스 라인들(CSL)로부터 실질적으로 다른 레벨에 위치할 수 있다. 스트링 선택 라인들(SSL1, SSL2)은 전기적으로 서로 분리될 수 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 메모리 장치의 구성 요소들을 설명하기 위한 블록도이다.
구체적으로, 3차원 반도체 메모리 장치(5)는 셀 어레이(cell array, 1) 및 주변 회로(peripheral circuit, 2, 3, 4)를 포함할 수 있다. 주변 회로(2, 3, 4)는 로우 디코더(row decoder, 2), 페이지 버퍼(page buffer, 3) 및 컬럼 디코더(column decoder, 4)를 포함할 수 있다.
셀 어레이(CAR, 1)는 복수개의 메모리 셀들로 구성된 3차원 셀 어레이일 수 있다. 셀 어레이(1)는 앞서 도 1에서 설명한 바와 같이 복수의 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수개의 워드 라인들 및 비트 라인들을 포함할 수 있다. 일 실시예에서, 셀 어레이(1)는 데이터 소거 단위인 복수개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다.
로우 디코더(2)는 셀 어레이(1)의 워드 라인들을 선택하는 역할을 수행한다. 로우 디코더(2)는 어드레스 정보에 따라 셀 어레이(1)의 메모리 블록들(BLK0~BLKn) 중 하나를 선택하고, 선택된 메모리 블록(BLK0~BLKn중 하나)의 워드 라인들중 하나를 선택한다. 로우 디코더(2)는 제어 회로(미도시)의 제어에 응답해서 전압 발생 회로(미도시)로부터 발생된 워드 라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼(3)는 메모리 셀에 정보를 기입하거나 메모리 셀들에 저장된 정보를 판독하는 기능을 수행한다. 페이지 버퍼(3)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(3)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
칼럼 디코더(4)는 셀 어레이(1)의 비트 라인들과 연결될 수 있다. 칼럼 디코더(4)는 페이지 버퍼(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 메모리 장치의 구조를 나타내는 사시도이다.
구체적으로, 3차원 반도체 메모리 장치(5)는 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)를 포함한다. 주변 로직 구조체(PS) 상에 셀 어레이 구조체(CS)가 적층될 수 있다. 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)가 평면적 관점에서 오버랩될 수 있다.
셀 어레이 구조체(CS)는 데이터 소거 단위인 복수 개의 메모리 블록들(BLK0~BLKn, n은 양의 정수)을 포함할 수 있다. 메모리 블록들(BLK0~BLKn) 각각은 3차원 구조(또는 수직 구조)를 갖는 셀 어레이(도 2의 1)를 포함할 수 있다.
셀 어레이(1)는 도 1에서 설명한 바와 같이 3차원적으로 배열된 복수의 메모리 셀들(MCT), 메모리 셀들(MCT)과 전기적으로 연결된 복수개의 워드 라인들(WL0-WLn) 및 비트 라인들(BL0-BL2)을 포함할 수 있다. 주변 로직 구조체(PS)는 셀 어레이(1)를 제어하는 주변 회로(2, 3, 4)를 포함할 수 있다. 주변 회로(2, 3, 4)는 도 2에 도시한 로우 디코더(2), 페이지 버퍼(3), 칼럼 디코더(4)를 포함하며, 이외에도 메모리 블록들(BLK0~BLKn)을 제어하기 위한 제어 회로를 포함할 수 있다.
이하에서는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 다양한 레이아웃도 및 그 구조를 예시적으로 설명한다. 이하 설명하는 레아아웃도들이 본원 발명을 제한하는 것은 아니며, 동일하거나 유사한 참조번호는 동일한 부재 또는 유사한 부재를 나타낸다.
도 4는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다.
구체적으로, 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치(5-1)는 편의상 두개의 메모리 블록들(BLK0~BLK1)을 도시한다. 메모리 블록들(BLK0~BLK1) 각각은 복수개의 전극 구조체(ST)를 구비할 수 있으나, 도 4에서는 2개의 전극 구조체들(ST)를 포함하는 것을 도시한다.
3차원 반도체 메모리 장치(5-1)는 반도체 기판(미도시) 상에 위치하는 주변 로직 구조체(PS), 주변 로직 구조체(PS) 상의 셀 어레이 구조체(CS), 및 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)를 연결하는 관통 배선 구조체(THV)를 포함할 수 있다.
주변 로직 구조체(PS)는 셀 어레이로 입출력되는 데이터를 처리하는 주변 로직 회로들을 포함할 수 있다. 셀 어레이 구조체(CS)는 반도체 기판(미도시) 상부에 위치하는 수평 반도체층(100) 상에 배치되는 복수개의 전극 구조체들(ST), 및 각 전극 구조체(ST)를 관통하는 복수개의 수직 구조체들(VS)을 포함할 수 있다. 전극 구조체들(ST) 각각은 복수개의 전극들, 예컨대 셀 게이트 전극들 및 접지 선택 게이트 전극을 포함할 수 있다.
앞서 설명한 바와 같이 전극 구조체들(ST)의 전극들중 접지 선택 게이트 전극은 최하층 또는 최하층 상부에 위치할 수 있다. 수직 구조체들(VS)은 메모리 셀을 포함할 수 있다. 일부 실시예들에서, 셀 어레이 구조체(CS)는 평면적 관점에서 주변 로직 구조체(PS)와 오버랩(overlap)될 수 있다.
반도체 기판(미도시) 상에 위치하는 수평 반도체층(100)은 메모리 셀들이 제공되는 셀 어레이 영역(CAR) 및 셀 어레이 영역(CAR)과 전기적으로 연결되는 연결 영역(CNR)을 포함할 수 있다. 연결 영역(CNR)은 메모리 셀들에 연결된 도전 라인들과 콘택 플러그들을 포함할 수 있다. 연결 영역(CNR)에는 관통 배선 구조체(THV)를 포함하는 콘택 영역(120)이 형성될 수 있다. 콘택 영역(120)은 전극 형성 공정을 진행하는 동안에 금속으로 치환되지 않는 절연막을 포함할 수 있다. 다시 말해, 콘택 영역(120)은 전극 형성 공정을 진행하는 동안에 금속으로 치환되지 않는 영역에 형성된 절연막일 수 있다. 일부 실시예들에서, 콘택 영역(120)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
전극 구조체들(ST)은 수평 반도체층(100) 상에서 제1 방향(X 방향)으로 연장될 수 있다. 서로 인접하는 전극 구조체들(ST)은 이들 사이에 제공된 전극 분리 영역(ESR)에 의해 제1 방향(X 방향)과 수직하는 제2 방향(Y 방향)으로 서로 이격될 수 있다. 전극 분리 영역(ESR)은 제1 방향(X 방향)으로 구부러지거나 꺽어지지 않고 직선형 패턴으로 배치될 수 있다. 전극 분리 영역(ESR)은 분리 영역이라 명명될 수 있다.
3차원 반도체 메모리 장치(5-1)는 접지 선택 게이트 전극들 레벨에서 전극 분리 영역(ESR)이나 콘택 영역(120)과 평면적으로 오버랩되어 있는 적어도 하나의 접지 선택 게이트 절단 영역(GGIR)을 포함할 수 있다.
접지 선택 게이트 절단 영역(GGIR)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)중 적어도 어느 하나에 형성될 수 있다. 접지 선택 게이트 절단 영역(GGIR)은 제1 방향으로 셀 어레이 영역(CAR)과 연결 영역(CNR) 사이에 형성될 수 있다. 접지 선택 게이트 절단 영역(GGIR)은 연결 영역(CNR)에 위치하는 콘택 영역(120)과 접하거나 오버랩되어 형성될 수 있다.
전극 분리 영역(ESR) 및 콘택 영역(120)과, 접지 선택 게이트 절단 영역(GGIR)간의 오버랩 관계는 후에 자세히 설명한다. 접지 선택 게이트 절단 영역(GGIR)은 접지 선택 게이트 전극들을 서로 전기적으로 분리하여 3차원 반도체 메모리 장치(5-1)의 신뢰성을 향상시킬 수 있다.
일부 실시예들에서, 전극 구조체들(ST) 각각은 제1 폭(W1)을 갖는 제1 배선 부분 및 제1 폭(W1)보다 작은 제2 폭(W2)을 갖는 제2 배선 부분을 포함할 수 있다. 서로 인접하는 전극 구조체들(ST)의 제2 배선 부분들은 서로 마주보도록 배치될 수 있다. 서로 인접하는 한 쌍의 전극 구조체들(ST)은 거울 대칭적으로 배치될 수 있다. 서로 인접하는 한 쌍의 전극 구조체들(ST)은 수평 반도체층(100)의 일부를 노출시키는 적어도 하나의 콘택 영역(120)이 배치될 수 있다. 전극 구조체들(ST)의 제2 배선 부분들 사이에 콘택 영역(120)이 배치될 수 있다. 일부 실시예들에서, 콘택 영역(120)은 제2 방향(Y 방향)으로 전극 구조체들(ST) 사이에 배치될 수 있다.
필요에 따라서 콘택 영역(120)은 다양하게 배치될 수 있다. 일부 실시예들에서, 메모리 블록들(BLK0~BLK1)중 어느 하나에는 적어도 하나 이상의 콘택 영역(120)이 배치될 수 있다. 예컨대, 메모리 블록(BLK0)에 적어도 하나 이상의 콘택 영역(120)이 배치될 수 있다. 일부 실시예들에서, 콘택 영역(120)은 제1 방향(X 방향)으로 전극 구조체들(ST) 내부에 배치될 수 있다.
일부 실시예들에서, 메모리 블록들(BLK0~BLK1)중 어느 하나에는 콘택 영역(120)이 배치되지 않을 수 있다. 예컨대, 메모리 블록(BLK0)에 콘택 영역(120)이 배치되지 않을 경우 X 방향과 반대의 -X 방향에 배치된 연결 영역(CNR)에 콘택 영역(미도시)이 형성될 수 있다.
이상과 같은 3차원 반도체 메모리 장치(5-1)는 주변 로직 구조체(PS), 메모리 셀을 포함하는 수직 구조체들(VS), 및 접지 선택 게이트 절단 영역(GGIR)을 포함하여 집적도를 높이면서도 신뢰성을 향상시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다.
구체적으로, 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치(5-2)는 복수개의 콘택 영역들(120)을 포함하는 것을 제외하고는 도 4의 3차원 반도체 메모리 장치(5-1)와 동일하다. 도 5에서, 도 4와 동일한 참조번호는 동일하므로 간단히 설명하거나 생략한다.
3차원 반도체 메모리 장치(5-2)는 서로 인접하는 한 쌍의 전극 구조체들(ST)이 제1 방향(X 방향)으로 이격되는 복수개의 콘택 영역들(120)을 포함할 수 있다. 콘택 영역들(120)에는 관통 배선 구조체(THV)가 형성될 수 있다. 콘택 영역들(120)은 제2 폭(W2)을 갖는 한 쌍의 전극 구조체들(ST)의 제2 배선 부분들 사이에 제공될 수 있다.
3차원 반도체 메모리 장치(5-2)는 접지 선택 게이트 전극들 레벨에서 전극 분리 영역(ESR) 및 콘택 영역(120)과 평면적으로 오버랩되는 적어도 하나의 접지 선택 게이트 절단 영역(GGIR)을 포함할 수 있다. 접지 선택 게이트 절단 영역(GGIR)은 제1 방향으로 셀 어레이 영역(CAR)과 연결 영역(CNR) 사이에 형성될 수 있다. 접지 선택 게이트 절단 영역(GGIR)은 제1 방향으로 콘택 영역들(120) 사이에 형성될 수 있다. 접지 선택 게이트 절단 영역(GGIR)은 연결 영역(CNR)에 위치하는 콘택 영역(120)과 접하거나 오버랩되어 형성될 수 있다.
도 6은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 개략적인 레이아웃도이고, 도 7은 도 6의 "A"부분을 확대한 도면이고, 도 8은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도이고, 도 9a 및 도 9b는 본 발명의 일 실시예에 따라 도 8의 "B"부분을 확대한 도면들이고, 도 10은 본 발명의 일 실시예에 따라 각 전극 구조체에 구비된 접지 선택 게이트 전극들을 개략적으로 나타내는 레이아웃도이다.
구체적으로, 3차원 반도체 메모리 장치(5-3)는 도 6에 도시한 바와 같이 전극 분리 영역(ESR)에 의해 분리된 2개의 전극 구조체들(ST)를 포함할 수 있다. 2개의 전극 구조체들(ST)은 하나의 메모리 블록을 구성할 수 있다. 일부 실시예에서, 하나의 전극 구조체(ST)은 하나의 메모리 블록을 구성할 수 있다. 각각의 전극 구조체들(ST)에는 후술하는 바와 같이 게이트 분리 영역들(GIR1, GIR2)에 분리되는 복수개의 서브 전극 구조체들이 포함될 수 있다.
도 6에서, 각각의 전극 구조체들(ST)은 3개의 게이트 분리 영역들(GIR1, GIR2)이 배치되어 있으나, 필요에 따라서 1개의 게이트 분리 영역(GIR1, GIR2)이 배치될 수 있다. 각각의 전극 구조체들(ST)에 1개의 게이트 분리 영역들(GIR1, GIR2)이 배치될 경우, 각각의 전극 구조체들(ST)은 2개의 서브 전극 구조체를 포함할 수 있다. 각각의 전극 구조체들(ST)에 1개의 게이트 분리 영역들(GIR1, GIR2)이 배치될 경우, 게이트 분리 영역들(GIR1, GIR2)은 제1 방향(X 방향)으로 구부러지거나 꺽어지지 않고 직선형 패턴으로 배치될 수 있다. 이하 설명에서 전극 구조체라는 설명은 서브 전극 구조체들도 포함하는 개념으로 이해될 수 있다.
3차원 반도체 메모리 장치(5-3)는 도 8에 도시한 바와 같이 주변 로직 구조체(PS)를 포함할 수 있다. 주변 로직 구조체(PS)는 반도체 기판(10)의 전면 상에 집적되는 주변 로직 회로들(PTR) 및 주변 로직 회로들(PTR)을 덮은 하부 매립 절연층(50)을 포함할 수 있다.
반도체 기판(10)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 주변 로직 회로들(PTR)은 앞서 설명한 바와 같이, 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로 등과 같은 주변 회로일 수 있다. 주변 로직 회로들(PTR)은 반도체 기판(10) 상에 집적된 NMOS 및 PMOS 트랜지스터들, 저전압 및 고전압 트랜지스터들, 커패시터 및 저항 등을 포함할 수 있다.
보다 상세하게, 반도체 기판(10) 내에 형성된 소자 분리층(11)에 의해 활성 영역들(액티브 영역들)이 정의될 수 있다. 활성 영역의 반도체 기판(10) 상에 주변 게이트 전극들(23)이 게이트 절연층(21)을 개재하여 배치될 수 있다. 주변 게이트 전극들(23) 양측의 반도체 기판(10) 내에 소오스/드레인 영역들(25)이 제공될 수 있다. 주변 회로 배선들(33)은 주변회로 콘택 플러그들(31)을 통해 주변 로직 회로들(PTR)과 전기적으로 연결될 수 있다. 예를 들어, NMOS 및 PMOS 트랜지스터들에 주변 회로 플러그들(31) 및 주변 회로 배선들(33)이 접속될 수 있다.
하부 매립 절연층(50)은 반도체 기판(10) 상에서 주변 로직 회로들(PTR), 주변 회로 플러그들(31) 및 주변 회로 배선들(33)을 덮을 수 있다. 하부 매립 절연층(50)은 다층으로 적층된 절연층들을 포함할 수 있다. 예를 들어, 하부 매립 절연층(50)은 실리콘 산화층, 실리콘 질화층, 실리콘 산질화층, 및/또는 저유전층을 포함할 수 있다.
셀 어레이 구조체(CS)는 하부 매립 절연층(50) 상에 배치되며, 수평 반도체층(100), 전극 구조체들(ST), 및 수직 구조체들(VS)을 포함할 수 있다. 수평 반도체층(100)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
일부 실시예들에서, 수평 반도체층(100)은 제1 도전형의 불순물이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 일부 실시예들에서, 수평 반도체층(100)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 일부 실시예들에서, 수평 반도체층(100)은 금속 물질로 이루어질 수 있다. 예를 들어, 수평 반도체층(100)은 W, WSi, TiN, CoSi, TiN등 포함하여 형성 될 수 있다.
수평 반도체층(100)은 도 6 및 도 7에 도시한 바와 같이 셀 어레이 영역(CAR) 및 셀 어레이 영역(CAR)의 일측에 배치된 연결 영역(CNR)을 포함할 수 있다.
일부 실시예들에 따르면, 수평 반도체층(100)의 셀 어레이 영역(CAR) 상에 도 1에 셀 스트링들(도 1의 CSTR)이 집적될 수 있다. 복수개의 전극 구조체들(ST)이 수평 반도체층(100) 상에 배치될 수 있다. 전극 구조체들(ST)은 도 6 및 도 7에 도시한 바와 같이 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제1 방향(X 방향)을 따라 연장될 수 있으며, 제1 방향(X 방향)과 수직한 제2 방향(Y 방향)으로 서로 이격되어 배치될 수 있다.
전극 구조체들(ST) 각각은 제1 및 제2 방향들(X 방향 및 Y 방향)에 대해 수직하는 제3 방향(Z 방향; 즉, 수직 방향)을 따라 번갈아 적층된 절연층들(ILD1, ILD2) 및 전극들(GGE, CGE, SGE)을 포함할 수 있다.
보다 상세하게, 전극 구조체들(ST) 각각에서, 전극들(GGE, CGE, SGE)은 수직적으로 적층된 복수개의 셀 게이트 전극들(CGE), 최하층 셀 게이트 전극(CGE) 아래에서 접지 선택 게이트 절단 영역(GGIR)에 의해 수평적으로 서로 이격되어 배치된 복수개의 접지 선택 게이트 전극들(GGE), 및 최상층 셀 게이트 전극(CGE) 상에서 수평적으로 서로 이격되어 배치된 복수개의 스트링 선택 게이트 전극들(SGE)을 포함할 수 있다.
각 전극 구조체(ST)에서, 복수개의 접지 선택 게이트 전극들(GGE)은 수평 반도체층(100)의 상면으로부터 동일한 레벨에 위치하며, 복수개의 셀 게이트 전극들(CGE)은 수평 반도체층(100)의 상면으로부터 서로 다른 레벨에 위치할 수 있다.
각 전극 구조체(ST)에서, 최하층의 접지 선택 게이트 전극들(GGE)은 공통 소오스 라인(도 1의 CSL)과 수직 구조체들(VS) 사이의 전기적 연결을 제어하는 접지 선택 트랜지스터들(도 1의 GST)의 게이트 전극들로 이용될 수 있다. 최상층의 스트링 선택 게이트 전극들(SGE)은 비트 라인(BL)과 수직 구조체들(VS) 사이의 전기적 연결을 제어하는 스트링 선택 트랜지스터(도 1의 SST1, SST2)의 게이트 전극으로 사용될 수 있다. 셀 게이트 전극들(CGE)은 메모리 셀들(도 1의 MCT)의 제어 게이트 전극들(도 1의 WL0-WLn, DWL)로 사용될 수 있다.
비트 라인(BL) 및 비트 라인 콘택 플러그(BPLG)에 연결되는 복수개의 수직 구조체들(VS)이 셀 어레이 영역(CAR)에서 전극 구조체(ST)를 관통하여 수평 반도체층(100)에 연결될 수 있다. 수직 구조체들(VS)은, 평면적 관점에서, 일 방향으로 배열되거나, 지그재그 형태로 배열될 수 있다. 수직 구조체들(VS)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다.
수직 구조체들(VS)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 반도체 물질을 포함하는 수직 구조체들(VS)은 도 1을 참조하여 설명된 선택 트랜지스터들(SST, GST) 및 메모리 셀들(MCT) 및 더미 셀(DMC)의 채널들로써 사용될 수 있다. 여기서, 수직 구조체들(VS)를 도 9a 및 도 9b를 참조하여 좀더 자세하게 설명한다.
도 9a를 참조하면, 수직 구조체들(VS) 각각은 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 포함할 수 있다. 하부 반도체 패턴(LSP)은 수평 반도체층(100)으로부터 에피택시얼 성장된 에피택시얼층일 수 있다. 하부 반도체 패턴(LSP)은 수직 홀들의 하부 부분들을 채우는 필라(pillar) 형태를 가질 수 있다. 하부 반도체 패턴(LSP)의 상면은 최하층 접지 선택 게이트 전극(GGE)의 상면보다 위에 위치할 수 있다. 상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)과 연결될 수 있으며, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있다.
상부 반도체 패턴들(USP) 각각의 상단에 비트라인 도전 패드가 제공될 수 있으며, 비트라인 도전 패드는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다. 상부 반도체 패턴(USP)은 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)을 포함할 수 있다. 제1 반도체 패턴(SP1)은 하부 반도체 패턴(LSP)과 접속될 수 있으며, 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다.
이러한 형태의 제1 반도체 패턴(SP1)의 내부는 매립 절연 패턴(VI)으로 채워질 수 있다. 제1 반도체 패턴(SP1)은 제2 반도체 패턴(SP2)과 하부 반도체 패턴(LSP)을 전기적으로 연결할 수 있다. 제2 반도체 패턴(SP2)은 상단 및 하단이 오픈된(opened) 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 제2 반도체 패턴(SP2)은 하부 반도체 패턴(LSP)과 접촉하지 않고 이격될 수 있다.
다른 예로, 도 9b를 참조하면, 수직 구조체들(VS) 각각은, 앞서 설명한 상부 반도체 패턴(USP)처럼 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)을 포함할 수 있다. 여기서, 제1 반도체 패턴(SP1)은 수평 반도체층(100)과 직접 접촉할 수 있으며, 제1 반도체 패턴(SP1)의 내부는 매립 절연 패턴(VI)으로 채워질 수 있다.
나아가, 도 9a 및 도 9b를 참조하면, 수직 절연 패턴(VP)이 전극 구조체(ST)와 수직 구조체들(VS) 사이에 배치될 수 있다. 수직 절연 패턴(VP)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 수직 절연 패턴(VP)은 제3 방향(Z 방향)으로 연장되며 각 수직 구조체(VS)의 측벽을 둘러쌀 수 있다. 수직 구조체들(VS)이 하부 및 상부 반도체 패턴들(LSP, USP)을 포함하는 경우, 수직 절연 패턴(VP)은 상부 반도체 패턴(USP)의 측벽을 둘러쌀 수 있다.
본 발명의 실시예들에서, 수직 절연 패턴(VP)은 데이터 저장층의 일부일 수 있다. 예를 들어, 수직 절연 패턴(VP)은 NAND 플래시 메모리 장치의 데이터 저장층으로서, 터널 절연층(TIL), 전하 저장층(CIL), 및 블록킹 절연층(BLK)을 포함할 수 있다. 예를 들어, 전하 저장층은 트랩 절연층, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연층일 수 있다.
수평 절연 패턴(HP)이 전극들(GGE, CGE, SGE)의 일측벽들과 수직 절연 패턴(VP) 사이에 배치될 수 있으며, 각 전극들(GGE, CGE, SGE)의 상면들 및 하면들로 연장될 수 있다. 수평 절연 패턴(HP)은 NAND 플래시 메모리 장치의 데이터 저장층의 일부로서 블록킹 절연층을 포함할 수 있다.
다시 도 6 내지 도 8을 참조하면, 각 전극 구조체(ST)에서, 전극들(GGE, CGE, SGE)은 연결 영역(CNR)에서 계단식 구조를 갖도록 적층될 수 있다. 이에 따라, 각 전극 구조체들(ST)의 높이는 셀 어레이 영역(CAR)으로부터 멀어질수록 감소될 수 있다. 각 전극 구조체의(ST) 전극들(GGE, CGE, SGE)은 수평 반도체층(100)으로부터 멀어질수록 제1 방향(X 방향)으로의 길이가 감소할 수 있다. 일부 실시예들에서, 각 전극 구조체(ST)는 수평 반도체층(100) 상에서 제1 방향(X 방향)을 따라 차례로 제공되는 하부 계단 구조(Sa), 중간 계단 구조(Sb), 및 상부 계단 구조(Sc)를 포함할 수 있다.
상세하게, 전극 구조체(ST)는 수평 반도체층(100)의 상면에 대해 수직하는 제3 방향(Z 방향)을 따라 차례로 하부 영역, 중간 영역, 및 상부 영역을 포함할 수 있다. 전극 구조체(ST)의 하부 영역에 제공되는 전극들(GGE, CGE)이 하부 계단 구조(Sa)를 형성할 수 있으며, 전극 구조체(ST)의 중간 영역에 제공되는 전극들(CGE)이 중간 계단 구조(Sb)를 형성할 수 있다. 전극 구조체(ST)의 상부 영역에 제공되는 전극들(CGE, SGE)이 상부 계단 구조(Sc)를 형성할 수 있다.
앞서 도 4 및 도 5를 참조하여 설명한 것처럼, 각 전극 구조체(ST)는 제1 폭(W1)을 갖는 제1 배선 부분 및 제2 폭(W2)을 갖는 제2 배선 부분을 포함할 수 있다. 또한, 서로 인접하는 한 쌍의 전극 구조체들(ST)은 이들의 제2 배선 부분들 사이에 관통 배선 구조체(THV)가 제공될 수 있다. 관통 배선 구조체(THV)는 콘택 영역(120)에 포함될 수 있다.
관통 배선 구조체(THV)는 수평 반도체층(100)의 일부를 관통하며, 제3 방향(Z 방향)으로 연장되어 전극 구조체들(ST)의 일부 측벽들을 가로지르는 관통 절연 패턴(200) 및 관통 절연 패턴(200) 내에 제공되는 관통 플러그들(TPLG) 및 관통 플러그들(TPLG)에 접속되는 복수개의 도전 라인들(CLb)을 포함할 수 있다. 좁은 의미로, 관통 배선 구조체(THV)는 관통 절연 패턴(200) 및 관통 플러그들(TPLG)만을 포함할 수 있다. 일부 실시예들에서, 관통 배선 구조체(THV)는 다양하게 배치될 수 있다. 예컨대, 관통 배선 구조체(THV)는 전극 구조체들(ST) 사이가 아닌 제1 방향(X 방향)으로 전극 구조체들(ST) 내부에 배치될 수 있다.
관통 절연 패턴(200)은 하부 매립 절연층(50) 상에서 제3 방향(Z 방향)으로 연장될 수 있다. 관통 절연 패턴(200)은 실리콘 산화층 및 저유전층과 같은 절연 물질로 이루어질 수 있다.
일부 실시예들에서, 관통 절연 패턴(200)은, 제1 방향(X 방향)으로, 각 전극 구조체(ST)의 하부 계단 구조(Sa)와 상부계단 구조(Sc) 사이에 위치할 수 있고, 제2 방향(Y 방향)으로, 한 쌍의 전극 구조체들(ST)의 중간 계단 구조들(Sb) 사이에 위치할 수 있다. 다시 말해, 각 전극 구조체(ST)의 상부 계단 구조(Sc) 및 하부 계단 구조(Sa)는 제1 방향(X 방향)으로 관통 절연 패턴(200)과 인접할 수 있다. 관통 절연 패턴(200)은 제조 공정시 금속으로 치환되지 않는 절연 영역을 이용한다.
관통 플러그들(TPLG)이 관통 절연 패턴(200)을 관통하여 주변 로직 구조체(PS)의 주변회로 배선들(33)에 연결될 수 있다. 관통 플러그들(TPLG)은 도전 라인들(CLb)을 통해 전극 구조체들(ST)의 중간 계단 구조(Sb)를 형성하는 전극들(CGE)과 연결될 수 있다. 나아가, 상부 매립 절연층(150)이 계단식 구조를 갖는 전극 구조체들(ST)의 단부들 및 관통 절연 패턴(200)을 덮을 수 있다. 제1 및 제2 층간 절연층들(151, 153)이 상부 매립 절연층(150) 상에 차례로 적층될 수 있으며, 수직 구조체들(VS)의 상면들을 덮을 수 있다.
하부 콘택 플러그들(PLGa)이 상부 매립 절연층(150)을 관통하여 전극 구조체(ST)의 하부 영역에 제공되어 하부 계단 구조(Sa)를 형성하는 전극들(GGE, CGE)에 접속될 수 있다. 하부 콘택 플러그들(PLGa)은 제1 방향(X 방향) 또는 제2 방향(Y 방향)으로 연장되는 제1 도전 라인들(CLa)을 통해 연결 콘택 플러그(PPLG)와 연결될 수 있다. 연결 콘택 플러그(PPLG)는 상부 매립 절연층(150)을 관통하여 주변 로직 구조체(PS)의 주변 회로 배선들(33)에 연결될 수 있다.
중간 콘택 플러그들(PLGb)이 상부 매립 절연층(150)을 관통하여 전극 구조체(ST)의 중간 영역에 제공되어 중간 계단 구조(Sb)를 형성하는 전극들(CGE)에 접속될 수 있다. 중간 콘택 플러그들(PLGb)은 제1 방향(X 방향) 또는 제2 방향(Y 방향)으로 연장되는 제2 도전 라인들(CLb)을 통해 관통 플러그들(TPLG)과 연결될 수 있다.
상부 콘택 플러그들(PLGc)이 상부 매립 절연층(150)을 관통하여 전극 구조체(ST)의 상부 영역에 제공된 전극들(CGE, SGE)에 접속될 수 있다. 상부 콘택 플러그들(PLGc)은 제1 방향(X 방향) 또는 제2 방향(Y 방향)으로 연장되는 제3 도전 라인들(CLc)을 통해 관통 플러그들(TPLG)과 연결될 수 있다.
일부 실시예들에 따르면, 셀 어레이 영역(CAR)에서 각 전극 구조체(ST)를 관통하는 제1 게이트 분리 영역들(GIR1) 및 연결 영역(CNR)에서 각 전극 구조체(ST)를 관통하는 제2 게이트 분리 영역들(GIR2)이 제공될 수 있다. 제1 게이트 분리 영역들(GIR1) 및 제2 게이트 분리 영역들(GIR2)은 전극 구조체들(ST)을 분리하는 분리 영역(또는 서브 분리 영역)이라 명명될 수 있다. 일부 실시예들에 따르면, 셀 어레이 영역(CAR)에서 스트링 선택 게이트 전극들을 분리하는 스트링 선택 게이트 절단 영역(SSIR)이 위치할 수 있다.
여기서, 제1 게이트 분리 영역들(GIR1)은 서로 나란하게 제1 방향(X 방향)으로 연장될 수 있으며, 제2 게이트 분리 영역들(GIR2)은 서로 나란하게 제1 방향(X 방향)으로 연장될 수 있다., 제2 게이트 분리 영역들(GIR2) 중 일부는 전극 구조체(ST)에서 제2 폭(W2)을 갖는 제2 배선 부분에 제공될 수 있다.
제1 게이트 분리 영역들(GIR1)은 제1 방향(X 방향)으로 제2 게이트 분리 영역들(GIR2)과 이격될 수 있다. 일 예에서, 각 전극 구조체(ST)마다 3개의 제1 및 제2 게이트 분리 영역들(GIR1, GIR2)을 도시하였으나, 본 발명은 이에 한정되지 않으며, 제1 및 제2 게이트 분리 영역들(GIR1, GIR2)의 개수는 3차원 반도체 메모리 장치의 집적도 및 공정 조건에 달라질 수 있다.
연결 영역(CNR)에서 전극 구조체들(ST)을 관통하는 더미 게이트 분리 영역들(DIR)이 제공될 수 있다. 더미 게이트 분리 영역들(DIR)은 제1 방향(X 방향)으로 연장되는 라인 형태를 갖되, 제2 게이트 분리 영역들(GIR2)과 이격될 수 있다. 더미 게이트 분리 영역들(DIR)은 연결 영역(CNR)에서 제1 폭(W1)을 갖는 전극 구조체(ST)의 제1 배선 부분에 제공될 수 있다.
전극 분리 영역들(ESR)이 서로 인접하는 전극 구조체들(ST) 사이에 제공될 수 있으며, 전극 분리 영역들(ESR)중 하나는 셀 어레이 영역(CAR)에서부터 연결 영역(CNR)으로 직선으로 연장될 수 있다. 전극 분리 영역들(ESR)중 다른 하나는 셀 어레이 영역(CAR)에서부터 관통 절연 패턴(200)을 둘러싸도록 제2 방향(Y 방향)으로 휘어져서 연결 영역(CNR)으로 연장될 수 있다.
각 전극 구조체(ST)에서 제2 방향(Y 방향)으로 최하층 접지 선택 게이트 전극들(GGE) 사이에 접지 선택 게이트 절단 영역(GGIR)이 제공될 수 있으며, 접지 선택 게이트 절단 영역(GGIR)은 제1 방향(X 방향)으로 제1 게이트 분리 영역들(GIR1)과 제2 게이트 분리 영역들(GIR2) 사이에 각각 제공될 수 있다.
이와 같이, 각 전극 구조체(ST)에 제1 및 제2 게이트 분리 영역들(GIR1, GIR2) 및 최하층의 접지 선택 게이트 절단 영역들(GGIR)이 제공됨에 따라, 각 전극 구조체(ST)에서 최하층의 접지 선택 게이트 전극들(GGE)은 제2 방향(Y 방향)으로 이격되며, 전기적으로 서로 분리될 수 있다.
나아가, 전극 구조체들(ST)을 관통하는 제1 게이트 분리 영역들(GIR1) 아래의 수평 반도체층(100) 내에 공통 소오스 영역들(CSR)이 제공될 수 있다. 공통 소오스 영역들(CSR)은 제1 게이트 분리 영역들(GIR1)과 나란하게 제1 방향(X 방향)으로 연장될 수 있다. 공통 소오스 영역들(CSR)은 수평 반도체층(100)과 반대의 도전형 불순물들, 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P)을 포함할 수 있다.
일부 실시예들에서, 공통 소오스 영역들(CSR)은 제1 게이트 분리 영역들(GIR1) 아래의 수평 반도체층(100) 내에 형성하지 않고, 수평 반도체층(100)의 끝부분에 콘택되는 공통 소스 라인으로 형성될 수 있다.
여기서, 도 10을 참조하여 접지 선택 게이트 전극들(GGE0, GGE1, GGE2, GGE3)의 배치를 설명한다.
도 10을 참조하면, 3개의 제1 및 제2 게이트 분리 영역들(GIR1, GIR2)이 각 전극 구조체(ST)에 제공되는 경우, 하나의 전극 구조체(ST)는 4개의 접지 선택 게이트 전극들(GGE0, GGE1, GGE2, GGE3)을 포함할 수 있다.
접지 선택 게이트 전극들(GGE0~GGE3) 레벨에서 접지 선택 게이트 전극들(GGE0~GGE3)은 접지 선택 게이트 절단 영역(GGIR)에 의해 서로 전기적으로 분리된다. 앞서 설명한 바와 같이 접지 선택 게이트 절단 영역(GGIR)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)중 적어도 어느 하나에 형성될 수 있다. 접지 선택 게이트 절단 영역(GGIR)은 제1 방향으로 셀 어레이 영역(CAR)과 연결 영역(CNR) 사이에 형성될 수 있다.
접지 선택 게이트 절단 영역(GGIR)은 연결 영역(CNR)에 위치하는 콘택 영역(120)과 접하거나 오버랩되어 형성될 수 있다. 접지 선택 게이트 절단 영역(GGIR)은 접지 선택 게이트 전극들(GGE)을 서로 전기적으로 분리하여 3차원 반도체 메모리 장치(5-3)의 신뢰성을 향상시킬 수 있다.
도 11은 본 발명의 일 실시예에 따라 3차원 반도체 메모리 장치의 분리 영역 및 접지 선택 게이트 절단 영역 사이의 평면적 및 수직적 오버랩 관계를 설명하기 위하여 도시한 도면이다.
구체적으로, 3차원 반도체 메모리 장치는 접지 선택 게이트 전극들 레벨에서 다양한 레이아웃에 따라 분리 영역들(GIR1, GIR2)과 접지 선택 게이트 절단 영역들(GGIR1, GGIR2) 사이의 평면적 오버랩이 다를 수 있다.
일부 실시예들에서, 3차원 반도체 메모리 장치는 도 11의 (a)에 도시한 바와 같이 제1 방향(X 방향)으로 서로 떨어져 있는 2개의 분리 영역들(GIR1, GIR2)을 포함할 수 있다. 도 11의 (c)는 중심 라인(CETL)에 따른 단면도일 수 있다. 도 11의 (a) 및 (c)에 도시한 바와 같이 제1 분리 영역(GIR1)은 제1 단부(EP1, 일단부)를 가질 수 있다. 제2 분리 영역(GIR2)은 제1 단부(EP1)에 대향하여 제2 단부(EP2, 타단부)를 가질 수 있다.
접지 선택 게이트 절단 영역(GGIR1)은 제1 단부(ED1) 및 제2 단부(ED2)를 가질 수 있다. 접지 선택 게이트 절단 영역(GGIR1)은 제1 방향(X 방향)의 길이(LXL, 또는 폭)가 제2 방향(Y 방향)으로의 길이(SXL, 또는 폭)보다 길수 있다.
접지 선택 게이트 절단 영역(GGIR1)은 제1 및 제2 분리 영역들(GIR1, GIR2)의 제1 및 제2 단부들(EP1, EP2)과 평면적으로 오버랩되어 배치될 수 있다. 접지 선택 게이트 절단 영역(GGIR1)의 제1 및 제2 단부들(ED1, ED2)은 각각 제1 및 제2 분리 영역들(GIR1, GIR2)의 제1 및 제2 단부들(EP1, EP2)과 평면적으로 오버랩되어 배치될 수 있다. 접지 선택 게이트 절단 영역(GGIR1)의 제2 방향(Y 방향)의 길이(또는 폭)가 분리 영역들의 제2 방향의 길이(또는 폭)보다 클 수 있다.
아울러서, 접지 선택 게이트 절단 영역(GGIR1)은 제1 방향으로의 중심점(CE)을 지나는 중심 라인(CETL)이 제1 및 제2 분리 영역들(GIR1, GIR2)의 중심 라인(CETL)과 일치하도록 오버랩될 수 있다. 일부 실시예에서, 접지 선택 게이트 절단 영역(GGIR1)은 제1 방향으로의 중심점(CE)을 지나는 중심 라인(CETL)이 제1 및 제2 분리 영역들(GIR1, GIR2)의 중심 라인(CETL)과 불일치하도록 오버랩될 수 있다.
일부 실시예에서, 제1 및 제2 분리 영역들(GIR1, GIR2)중 어느 하나, 예컨대 제1 분리 영역(GIR1)의 제2 방향(Y 방향)으로의 폭(또는 길이)가 접지 선택 게이트 절단 영역(GGIR1)의 폭(SXL, 또는 길이)과 동일하거나 작게 형성할 수 있다.
일부 실시예들에서, 3차원 반도체 메모리 장치는 도 11의 (b)에 도시한 바와 같이 제1 방향(X 방향)으로 연장되는 1개의 분리 영역(GIR1)을 포함할 수 있다. 분리 영역(GIR1)은 제1 단부(EP1)를 가질 수 있다.
접지 선택 게이트 절단 영역(GGIR2)은 제1 단부(ED1)를 가질 수 있다. 접지 선택 게이트 절단 영역(GGIR2)은 제1 방향(X 방향)의 길이(LXL2)가 Y 방향으로의 길이(SXL)보다 길수 있다. 접지 선택 게이트 절단 영역(GGIR2)은 제1 방향(X 방향)의 길이(LXL2)는 제1 길이(LxLa) 및 제2 길이(LXLb)의 합일 수 있다. 제1 길이(LxLa)는 제2 길이(LXLb)보다 작거나 같을 수 있다.
접지 선택 게이트 절단 영역(GGIR2)은 제1 분리 영역들(GIR1)의 제1 단부(EP1)과 평면적으로 오버랩되어 배치될 수 있다. 접지 선택 게이트 절단 영역(GGIR2)의 제1 단부(ED1)은 제1 분리 영역(GIR1)의 제1 단부(EP1)와 평면적으로 오버랩될 수 있다. 접지 선택 게이트 절단 영역(GGIR2)은 제1 분리 영역(GIR1)의 제1 단부(EP1)와 평면적으로 오버랩되는 제1 길이(LxLa)와 제1 분리 영역(GIR1)의 제1 단부(EP1)와 평면적으로 오버랩되지 않는 제2 길이(LXLb)를 포함할 수 있다.
도 11의 (a) 내지 (c)에서는 분리 영역들(GIR1, GIR2)은 게이트 분리 영역들(GIR1, GIR2)을 예로 도시하나, 분리 영역들(GIR1, GIR2)은 전극 분리 영역(ESR)일 수도 있다.
도 12는 본 발명의 일 실시예에 따라 3차원 반도체 메모리 장치의 분리 영역, 콘택 영역 및 접지 선택 게이트 절단 영역 사이의 평면적 오버랩 관계를 도시한 레이아웃도이다.
구체적으로, 3차원 반도체 메모리 장치는 접지 선택 게이트 전극들 레벨에서 다양한 레이아웃에 따라 분리 영역들(GIR1, GIR2), 콘택 배선 구조체(THV)를 포함하는 콘택 영역(120), 및 접지 선택 게이트 절단 영역들(GGIR1, GGIR2) 사이의 평면적 오버랩이 다를 수 있다.
일부 실시예들에서, 3차원 반도체 메모리 장치는 도 12의 (a)에 도시한 바와 같이 제1 방향(X 방향)으로 연장된 분리 영역(GIR3)을 포함할 수 있다. 분리 영역(GIR1)은 단부(EP1)를 가질 수 있다.
접지 선택 게이트 절단 영역(GGIR3)은 제1 단부(ED1) 및 제2 단부(ED2)를 가질 수 있다. 접지 선택 게이트 절단 영역(GGIR3)은 제1 방향(X 방향)의 길이(LXL2)가 제2 방향(Y 방향)으로의 길이(SXL)보다 길수 있다. 접지 선택 게이트 절단 영역(GGIR3)은 제1 방향(X 방향)의 길이(LXL2)는 제1 길이(LXLa) 및 제2 길이(LXLb)의 합일 수 있다.
접지 선택 게이트 절단 영역(GGIR3)은 분리 영역(GIR1)의 제1 단부(EP1)과 평면적으로 오버랩되어 배치될 수 있다. 접지 선택 게이트 절단 영역(GGIR1)의 제2 단부(ED2)은 콘택 영역(120)과 평면적으로 오버랩되어 배치될 수 있다.
일부 실시예들에서, 3차원 반도체 메모리 장치는 도 12의 (b)에 도시한 바와 같이 제1 방향(X 방향)으로 연장되는 제1 분리 영역(GIR1)과, 제1 방향(X 방향)으로 연장되면서 제1 분리 영역(GIR1)과 제2 방향(Y 방향)으로 이격되어 있는 제2 분리 영역(GIR2)을 포함할 수 있다. 제1 분리 영역(GIR1) 및 제2 분리 영역(GIR2)은 제1 단부(EP1) 및 제2 단부(EP2)를 가질 수 있다.
접지 선택 게이트 절단 영역(GGIR4)은 제2 방향(Y 방향)으로 배치되면서 제1 단부(ED1) 및 제2 단부(ED2)를 가질 수 있다. 접지 선택 게이트 절단 영역(GGIR4)은 제2 방향(Y 방향)의 길이(LXL2)가 제1 방향(X 방향)으로의 길이(SXL)보다 길 수 있다.
접지 선택 게이트 절단 영역(GGIR4)은 제1 분리 영역(GIR1) 및 제2 분리 영역의 제1 단부(EP1) 및 제2 단부와 평면적으로 오버랩되어 배치될 수 있다. 접지 선택 게이트 절단 영역(GGIR4)의 제1 단부(ED1) 및 제2 단부(ED2)는 각각 제2 분리 영역(GIR2)의 제2 단부(EP2) 및 제1 분리 영역(GIR1)의 제1 단부(EP1)와 평면적으로 오버랩될 수 있다.
도 12의 (a) 및 (b)에서는 분리 영역들(GIR1, GIR2)은 게이트 분리 영역들(GIR1, GIR2)을 예로 도시하나, 분리 영역들(GIR1, GIR2)은 전극 분리 영역(ESR)일 수도 있다.
도 13은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도이다.
구체적으로, 3차원 반도체 메모리 장치(5-4)는 도 5 내지 도 10의 3차원 반도체 메모리 장치(5-3)과 비교할 때 2개의 콘택 영역들(120, 120-1)을 포함하는 것을 제외하고는 거의 동일하다. 도 13에서, 도 5 내지 도 10과 동일한 내용은 단단히 설명하거나 생략한다.
3차원 반도체 메모리 장치(5-4)는 제1 관통 배선 구조체(THV)를 포함하는 제1 콘택 영역(120), 및 제1 콘택 영역(120)과 제1 방향(X 방향)으로 이격되고 제2 관통 배선 구조체(THV-1)를 포함하는 제2 콘택 영역(120-1)을 포함할 수 있다.
제1 관통 배선 구조체(THV)는 수평 반도체층(100)의 일부를 관통하며, 제3 방향(Z 방향)으로 연장되어 전극 구조체들(ST)의 일부 측벽들을 가로지르는 관통 절연 패턴(200) 및 관통 절연 패턴(200) 내에 제공되는 관통 플러그들(TPLG) 및 관통 플러그들(TPLG)에 접속되는 복수개의 도전 라인들(CLb)을 포함할 수 있다.
제2 관통 배선 구조체(THV-1)는 수평 반도체층(100)의 일부를 관통하며, 제3 방향(Z 방향)으로 연장되어 전극 구조체들(ST)의 일부 측벽들을 가로지르는 관통 절연 패턴(200) 및 관통 절연 패턴(200) 내에 제공되는 관통 플러그들(TPLG-1) 및 관통 플러그들(TPLG)에 접속되는 복수개의 도전 라인들(CLb-1)을 포함할 수 있다.
제1 콘택 영역(120)과 제2 콘택 영역(120-1) 사이에는 제2 상부 콘택 플러그들(PLGc-1)이 위치할 수 있다. 제2 상부 콘택 플러그들(PLGc-1)는 상부 매립 절연층(150)을 관통하여 전극 구조체(ST)의 제2 상부 영역에 제공되어 제2 상부 계단 구조(Sc2)를 형성하는 전극들(CGE)에 접속될 수 있다. 제2 상부 콘택 플러그들(PLGc-1)는 제4 도전 라인(CLC-1)을 통해 관통 플러그들(TPLG-1)과 연결될 수 있다.
제1 콘택 영역(120)과 제2 콘택 영역(120-1)은 제조 공정에서 금속으로 치환되지 않는 절연 영역을 이용할 수 있다. 일부 실시예들에서, 공통 소오스 영역(CSR)은 제1 게이트 분리 영역들(GIR1) 아래의 수평 반도체층(100) 내에 형성하지 않고, 수평 반도체층(100)의 끝부분에 콘택되는 공통 소스 라인으로 형성될 수 있다.
도 14는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이 영역과 연결 영역간의 배치 관계를 도시한 블록도이다.
구체적으로, 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치(5-5)는 앞서 설명한 바와 같이 셀 어레이 영역(CAR), 셀 어레이 영역과 전기적으로 연결되는 연결 영역(CNR1, CNR2)을 포함할 수 있다.
셀 어레이 영역(CAR)은 제2 방향으로 배치된 복수개의 메모리 블록들(BLKn-1 내지 BLKn+10, n은 1 이상의 양의 정수)을 포함할 수 있다. 메모리 블록들(BLKn-1 내지 BLKn+10, n은 1 이상의 양의 정수)은 12개 표시하였으나 이는 예시적인 것이다. 연결 영역(CNR1, CNR2)은 관통 배선 구조체(THV)를 포함하는 복수개의 연결 블록들(EXTn-1 내지 EXTn+10, n은 1 이상의 양의 정수)을 포함할 수 있다. 연결 블록들(EXTn-1 내지 EXTn+10, n은 1 이상의 양의 정수)은 12개 표시하였으나 이는 예시적인 것이다.
메모리 블록들(BLKn-1 내지 BLKn+10)중 제2 방향으로 짝수번째의 제1 메모리 불록들(BLKn, BLKn+2, BLKn+4, BLKn+6, BLKn+8, BLKn+10)의 일측에 제1 방향(X 방향)으로 배치되는 제1 연결 영역(CNR1)이 위치할 수 있다. 제1 연결 영역(CNR1)은 제2 서브 연결 영역 그룹(2GER), 제4 서브 연결 영역 그룹(4GER), 및 제6 서브 연결 영역 그룹(6GER)을 포함할 수 있다. 서브 연결 영역 그룹들(2GER, 4GER, 6GER) 각각은 하나의 메모리 블록을 사이에 두고 제1 연결 영역(CNR1)에서 제2 방향(Y 방향)으로 서로 인접한 영역일 수 있다.
제2 서브 연결 영역 그룹(2GER)은 메모리 불록들(BLKn, BLKn+2)에 각각 연결되는 연결 블록들(EXTn, EXTn+2)을 포함할 수 있다. 제4 서브 연결 영역 그룹(4GER)은 메모리 불록들(BLKn+4, BLKn+6)에 각각 연결되는 연결 블록들(EXTn+4, EXTn+6)을 포함할 수 있다. 제6 서브 연결 영역 그룹(6GER)은 메모리 불록들(BLKn+8, BLKn+10)에 각각 연결되는 연결 블록들(EXTn+8, EXTn+10)을 포함할 수 있다.
메모리 블록들(BLKn-1 내지 BLKn+10)중 제2 방향으로 홀수번째의 제2 메모리 불록들(BLKn-1, BLKn+1, BLKn+3, BLKn+5, BLKn+7, BLKn+9)의 일측에 제1 방향(X 방향)으로 배치되는 제2 연결 영역(CNR2)이 위치할 수 있다. 제2 연결 영역(CNR2)은 제1 서브 연결 영역 그룹(1GER), 제3 서브 연결 영역 그룹(3GER), 및 제5 서브 연결 영역 그룹(5GER)을 포함할 수 있다. 서브 연결 영역 그룹들(1GER, 3GER, 5GER) 각각은 하나의 메모리 블록을 사이에 두고 제2 연결 영역(CNR1)에서 제2 방향(Y 방향)으로 서로 인접한 영역일 수 있다.
제1 서브 연결 영역 그룹(2GER)은 메모리 불록들(BLKn-1, BLKn+1)에 각각 연결되는 연결 블록들(EXTn-1, EXTn+1)을 포함할 수 있다. 제3 서브 연결 영역 그룹(3GER)은 메모리 불록들(BLKn+2, BLKn+4)에 각각 연결되는 연결 블록들(EXTn+3, EXTn+5)을 포함할 수 있다. 제5 서브 연결 영역 그룹(5GER)은 메모리 불록들(BLKn+7, BLKn+9)에 각각 연결되는 연결 블록들(EXTn+7, EXTn+9)을 포함할 수 있다. 이와 같은 3차원 반도체 메모리 장치(5-5)는 단위 면적 내에서 효율적으로 메모리 블록들(BLKn-1 내지 BLKn+10) 및 연결 블록들(EXTn-1, EXTn+1)을 배치하여 집적도를 높일 수 있다.
도 15는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 개략적인 레이아웃도이고, 도 16은 도 15의 A-B에 따른 단면도이고, 도 17은 도 15의 B-C에 따른 단면도이고, 도 18은 도 15의 D-E에 따른 단면도이다.
구체적으로, 3차원 반도체 메모리 장치(5-5)는 도 14의 셀 어레이 영역(CAR)과 연결 영역(CNR)간의 배치 관계를 적용한 실시예일 수 있다. 도 15에서는 셀 어레이 영역(CNR)의 일측에 위치하는 연결 영역(CNR)만을 편의상 도시한다. 3차원 반도체 메모리 장치(5-5)는 메모리 블록들(BLKn-1, BLKn, BLKn+1, BLKn+2, BLKn+3)을 포함하는 셀 어레이 영역(CNR)과 메모리 블록들(BLKn, BLKn+2)에 연결되는 연결 영역(CNR)을 포함할 수 있다.
전극 구조체들(ST) 각각은 도 16 내지 도 18에 도시한 바와 같이 제1 및 제2 방향들(X 방향 및 Y 방향)에 대해 수직하는 제3 방향(Z 방향; 즉, 수직 방향)을 따라 번갈아 적층된 절연층들(ILD1, ILD2) 및 전극들(GGE, CGE, SGE)을 포함할 수 있다.
전극 구조체들(ST) 각각에서, 전극들(GGE, CGE, SGE)은 수직적으로 적층된 복수개의 셀 게이트 전극들(CGE), 최하층 셀 게이트 전극(CGE) 아래에서 접지 선택 게이트 절단 영역(GGIR)에 의해 수평적으로 서로 이격되어 배치된 복수개의 접지 선택 게이트 전극들(GGE), 및 최상층 셀 게이트 전극(CGE) 상에서 수평적으로 서로 이격되어 배치된 복수개의 스트링 선택 게이트 전극들(SGE)을 포함할 수 있다.
각 전극 구조체(ST)에서, 앞서 설명한 바와 같이 복수개의 접지 선택 게이트 전극들(GGE)은 수평 반도체층(100)의 상면으로부터 동일한 레벨에 위치하며, 복수개의 셀 게이트 전극들(CGE)은 수평 반도체층(100)의 상면으로부터 서로 다른 레벨에 위치할 수 있다. 수평 반도체층(100) 상에는 필요에 따라서 초기 절연층(IO)이 형성될 수 있다.
도 16 및 도 17에 도시한 바와 같이, 각 전극 구조체(ST)에서, 전극들(GGE, CGE, SGE)은 연결 영역(CNR)에서 계단식 구조를 갖도록 적층될 수 있다. 이에 따라, 각 전극 구조체들(ST)의 높이는 셀 어레이 영역(CAR)으로부터 멀어질수록 감소될 수 있다. 각 전극 구조체(ST)의 전극들(GGE, CGE, SGE)은 수평 반도체층(100)으로부터 멀어질수록 제1 방향(X 방향)으로의 길이가 감소할 수 있다.
일부 실시예들에서, 각 전극 구조체(ST)는 수평 반도체층(100) 상에서 제1 방향(X 방향)을 따라 차례로 제공되는 하부 계단 구조(Sa), 제2 중간 계단 구조(Sb2), 제1 중간 계단 구조(Sb1) 및 상부 계단 구조(Sc)를 포함할 수 있다.
전극 구조체(ST)는 수평 반도체층(100)의 상면에 대해 수직하는 제3 방향(Z 방향)을 따라 차례로 하부 영역, 중간 영역, 및 상부 영역을 포함할 수 있다. 전극 구조체(ST)의 하부 영역에 제공되는 전극들(GGE, CGE)이 하부 계단 구조(Sa)를 형성할 수 있다. 전극 구조체(ST)의 중간 영역에 제공되는 전극들(CGE)이 중간 계단 구조(Sb2., Sb1)를 형성할 수 있다. 각 전극 구조체(ST)의 상부 영역에 제공되는 전극들(CGE, SGE)이 상부 계단 구조(Sc)를 형성할 수 있다.
전극 구조체(ST)는 제4 평탄 영역(FPTHV4), 제3 평탄 영역(FPTHV3), 제2 평탄 영역(FPTHV2), 제1 평탄 영역(FPTHV1) 및 선택 게이트 평탄 영역(SGPA)을 포함할 수 있다. 제4 평탄 영역(FPTHV4), 제3 평탄 영역(FPTHV3), 제2 평탄 영역(FPTHV2), 제1 평탄 영역(FPTHV1) 및 선택 게이트 평탄 영역(SGPA)은 전극들(SGE, CGE, GGE)의 표면이 노출되어 스트링 선택 라인 패드, 워드 라인 패드 및 접지 선택 라인 패드일 수 있다.
제3 평탄 영역(FPTHV3)은 하부 계단 구조(Sa)와 제2 중간 계단 구조(Sb2) 사이에 위치할 수 있다. 제2 평탄 영역(FPTHV2)은 제2 중간 계단 구조(Sb2)와 제1 중간 계단 구조(Sb1) 사이에 위치할 수 있다. 제1 평탄 영역(FPTHV1)은 상부 계단 구조(Sc)와 제1 중간 계단 구조(Sb1) 사이에 위치할 수 있다. 제4 평탄 영역(FPTHV4), 제3 평탄 영역(FPTHV3), 제2 평탄 영역(FPTHV2), 제1 평탄 영역(FPTHV1)은 콘택 영역(120)과 인접한 영역일 수 있다.
도 15에 도시한 바와 같이 각 전극 구조체(ST)는 제3 폭(W3)을 갖는 제1 배선 부분 및 제4 폭(W4)을 갖는 제2 배선 부분을 포함할 수 있다. 전극 구조체들(ST) 사이의 제2 배선 부분에 복수개의 관통 배선 구조체(THV)들을 포함하는 콘택 영역(120)이 제공될 수 있다. 콘택 영역(120)에 대해서는 도 8 및 도 13 등에서 설명하였으므로 생략한다.
더하여, 복수개의 전극 구조체들(ST)이 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제1 방향(X 방향)을 따라 연장될 수 있다. 전극 구조체들(ST)은 제1 방향(X 방향)과 수직한 제2 방향(Y 방향)으로 서로 이격되어 배치될 수 있다. 서로 인접하는 전극 구조체들(ST)은 전극 분리 영역(ESR)에 의해 제1 방향(X 방향)과 수직하는 제2 방향(Y 방향)으로 서로 이격될 수 있다. 전극 분리 영역(ESR)은 전극 구조체(ST)를 관통하여 각 전극 구조체(ST)를 분리할 수 있다. 전극 분리 영역(ESR)은 분리 영역이라 명명될 수 있다.
일부 실시예들에 따르면, 셀 어레이 영역(CAR)에서 각 전극 구조체(ST)를 관통하는 제1 게이트 분리 영역들(GIR1) 및 연결 영역(CNR)에서 각 전극 구조체(ST)를 관통하는 제2 게이트 분리 영역들(GIR2)이 제공될 수 있다. 제1 게이트 분리 영역들(GIR1)은 서로 나란하게 제1 방향(X 방향)으로 연장될 수 있으며, 제2 게이트 분리 영역들(GIR2)은 서로 나란하게 제1 방향(X 방향)으로 연장되어 있다.
일부 실시예들에서, 연결 영역에서 각 전극 구조체(ST)마다 2개의 제2 게이트 분리 영역들(GIR2)을 도시하였으나, 본 발명은 이에 한정되지 않으며, 제1 및 제2 게이트 분리 영역들(GIR1, GIR2)의 개수는 3차원 반도체 메모리 장치(5-5)의 집적도 및 공정 조건에 달라질 수 있다.
연결 영역(CNR)에서 도 18에 도시한 바와 같이 접지 게이트 전극(GGE)를 제외하고 전극 구조체들(ST)을 관통하는 더미 게이트 절단 영역들(DGIR)이 제공될 수 있다. 더미 게이트 절단 영역들(DGIR)은 연결 영역(CNR)에서 제4 폭(W4)을 갖는 전극 구조체(ST)의 제2 배선 부분에 제공될 수 있다.
전극 분리 영역들(ESR)이 서로 인접하는 전극 구조체들(ST) 사이에 제공될 수 있다. 전극 분리 영역들(ESR)중 하나는 셀 어레이 영역(CAR)에서부터 연결 영역(CNR)으로 직선으로 연장될 수 있다.
도 18에 도시한 바와 같이 전극 구조체(ST)에서 제2 방향(Y 방향)으로 최하층 접지 선택 게이트 전극들(GGE) 사이에 접지 선택 게이트 절단 영역(GGIR)이 제공될 수 있다. 이와 같이, 각 전극 구조체(ST)에서 최하층의 접지 선택 게이트 절단 영역들(GGIR)이 제공됨에 따라, 각 전극 구조체(ST)에서 최하층의 접지 선택 게이트 전극들(GGE)은 제2 방향(Y 방향)으로 이격되며 전기적으로 서로 분리될 수 있다.
접지 선택 게이트 전극들(GGE) 레벨에서 접지 선택 게이트 전극들(GGE)은 접지 선택 게이트 절단 영역(GGIR)에 의해 서로 전기적으로 분리된다. 앞서 설명한 바와 같이 접지 선택 게이트 절단 영역(GGIR)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)중 적어도 어느 하나에 형성될 수 있다.
접지 선택 게이트 절단 영역(GGIR)은 제1 방향으로 셀 어레이 영역(CAR)과 연결 영역(CNR) 사이에 형성될 수 있다. 접지 선택 게이트 절단 영역(GGIR)은 연결 영역(CNR)에 위치하는 콘택 영역(120)과 접하거나 오버랩되어 형성될 수 있다. 접지 선택 게이트 절단 영역(GGIR)은 접지 선택 게이트 전극들(GGE)을 서로 전기적으로 분리하여 3차원 반도체 메모리 장치(5-5)의 신뢰성을 향상시킬 수 있다.
도 19a 내지 도 23은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
구체적으로, 도 19a, 도 20a, 도 21a, 도 22a, 도 23은 3차원 반도체 메모리 장치(도 8의 5-3)의 제조 방법을 설명하기 위한 단면들이고, 도 19b, 도 20b, 도 21b는 3차원 반도체 메모리 장치(도 8의 5-3)의 제조 방법을 설명하기 위한 레이아웃도들이다. 도 19b, 도 20b 및 도 21b은 2개의 전극 구조체(ST)를 포함하는 메모리 블록을 이용하여 설명한다. 일부 실시예에서, 1개의 전극 구조체(ST)가 하나의 메모리 블록이 될 수도 있다.
도 19a 및 도 19b를 참조하면, 반도체 기판(10) 상에 주변 로직 구조체(PS)가 형성될 수 있다. 주변 로직 구조체(PS)를 형성하는 것은 반도체 기판(10) 상에 주변 로직 회로들(PTR)을 형성하고, 주변 로직 회로들(PTR)과 연결되는 주변 배선 구조체들(31, 33)을 형성하고, 하부 매립 절연층(50)을 형성하는 것을 포함할 수 있다.
하부 매립 절연층(50) 상에 수평 반도체층(100)이 형성될 수 있다. 수평 반도체층(100)은 앞서 설명한 것처럼 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다. 일 예로, 수평 반도체층(100)은 하부 매립 절연층(50)의 전면을 덮도록 폴리실리콘층을 증착한 후, 폴리실리콘층을 패터닝하여 형성될 수 있다. 폴리실리콘층을 증착하는 동안 제1 도전형의 불순물이 도핑될 수 있다. 수평 반도체층(100)은 패터닝 되어 하부 매립 절연층(50)의 일부를 노출시킬 수 있다.
이어서, 수평 반도체층(100) 상에 게이트 오프닝들(OP)을 갖는 하부 희생층(SL1)이 형성될 수 있다. 게이트 오프닝들(OP)은 연결 영역(CNR)에서 수평 반도체층(100)의 일 부분들이 노출되도록 하부 희생층(SL1)을 식각하여 형성될 수 있다. 게이트 오프닝들(OP)은 도 19b에 도시된 바와 같이, 제2 방향(Y 방향)으로 서로 이격되어 형성될 수 있다. 게이트 오프닝들(OP)은 제1 방향으로도 서로 이격되어 형성될 수 있다.
도 20a 및 도 20b를 참조하면, 게이트 오프닝들(OP) 내에 접지 선택 게이트 절단 영역(GGIR)을 형성한다. 접지 선택 게이트 절단 영역(GGIR)의 구체적 형성 과정은 후에 설명한다. 접지 선택 게이트 절단 영역(GGIR) 및 수평 반도체층(100)의 전면을 덮는 하부 절연층(ILD1)이 형성될 수 있다. 하부 절연층(ILD1)은 평탄화된 상면을 가질 수 있다.
계속하여, 하부 절연층(ILD1) 상에 상부 희생층들(SL2) 및 상부 절연층들(ILD2)이 수직적으로 번갈아 적층된 몰드 구조체(110)가 형성될 수 있다. 예를 들어, 하부 및 상부 희생층들(SL1, SL2)은 실리콘 질화층으로 형성될 수 있다. 하부 및 상부 절연층들(ILD1, ILD2)은 실리콘 산화층으로 형성될 수 있다.
몰드 구조체(110)는 수평 반도체층(100)의 연결 영역(CNR)에서 트리밍(trimming) 공정을 이용하여 계단 구조를 가지도록 형성될 수 있다. 트리밍 공정에 의해 몰드 구조체(110)는 셀 어레이 영역(CAR)에서 멀어질수록 내려가는 형태의 계단 구조(Sa, Sb, Sc)를 가질 수 있다. 도 20b에 도시한 바와 같이 몰드 구조체(110)의 상부 계단 구조(Sc)가 접지 선택 게이트 절단 영역(GGIR)과 오버랩될 수 있다.
몰드 구조체(110)를 형성한 후, 수평 반도체층(100) 전면에 상부 매립 절연층(150)이 형성될 수 있다. 상부 매립 절연층(150)은 실질적으로 평탄한 상면을 가질 수 있다. 상부 매립 절연층(150)은 몰드 구조체(110)보다 두꺼운 매립 절연층을 형성한 후, 평탄화 공정을 수행하여 형성될 수 있다.
도 21a 및 도 21b를 참조하면, 몰드 구조체(110)의 일부, 하부 희생층(SL1)의 일부 및 수평 반도체층(100)의 일부를 관통하는 관통 절연 패턴(200)이 형성될 수 있다. 일 예에서, 관통 절연 패턴(200)은 몰드 구조체(110)의 중간 계단 구조 일부를 관통할 수 있다. 관통 절연 패턴(200)은 하부 희생층(SL1)에 형성된 접지 선택 게이트 절단 영역(GGIR)과 이격될 수 있다.
도 22를 참조하면, 셀 어레이 영역(CAR)의 수평 반도체층(100) 상에 몰드 구조체(110), 하부 절연층(ILD1), 및 하부 희생층(SL1)을 관통하는 수직 구조체들(VS)이 형성될 수 있다. 계속해서, 수직 구조체들(VS)의 상면들을 덮는 제 1 층간 절연층(151)이 상부 매립 절연층(150) 상에 형성될 수 있다. 제1 층간 절연층(151)을 형성한 후, 몰드 구조체(110) 및 하부 희생층(SL1)을 관통하여 수평 반도체층(100)을 노출시키는 제 1 및 제 2 게이트 분리 영역들(GIR1, GIR2), 더미 게이트 분리 영역들(DIR), 및 전극 분리 영역들(ESR)이 형성될 수 있다.
실시예들에서, 제 1 게이트 분리 영역들(GIR1)은 셀 어레이 영역(CAR)에서 제 1 방향(X 방향)으로 서로 나란하게 연장될 수 있다. 제 2 게이트 분리 영역들(GIR2)은, 평면적 관점에서, 접지 선택 게이트 절단 영역(GGIR)을 사이에 두고 제 1 게이트 분리 영역들(GIR1)과 제1 방향(X 방향)으로 이격될 수 있다.
도 23을 참조하면, 제 1 및 제 2 게이트 분리 영역들(GIR1, GIR2), 더미 게이트 분리 영역들(DIR), 전극 분리 영역들(ESR)에 노출된 하부 희생층(SL1) 및 상부 희생층들(SL2)을 전극들(GGE, CGE, SGE)로 대체(replacement)하는 공정들을 수행함으로써 전극 구조체(ST)가 형성될 수 있다.
상세하게, 제1 및 제 2 게이트 분리 영역들(GIR1, GIR2), 더미 게이트 분리 영역들(DIR), 및 전극 분리 영역들(ESR)에 노출된 하부 희생층(SL1) 및 상부 희생층들(SL2)을 제거하여 하부 및 상부 절연층들(ILD1, ILD2) 사이에 게이트 영역들이 형성될 수 있다. 하부 희생층(SL1) 및 상부 희생층들(SL2)은 하부 및 상부 절연층들(ILD1, ILD2), 수직 구조체들(VS), 및 반도체 기판(10)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 등방성 식각될 수 있다. 게이트 영역들(GR)은 하부 및 상부 절연층들(ILD1, ILD2) 사이로 수평적으로 연장될 수 있으며, 수직 구조체들(VS)의 측벽 일부분들을 노출시킬 수 있다.
계속해서, 게이트 영역들 내에 수평 절연 패턴들(도 9a 및 도 9b의 HP) 및 전극들(GGE, CGE, SGE)이 형성될 수 있다. 상세하게, 수평 절연 패턴들(HP) 및 전극들(GGE, CGE, SGE)은 게이트 영역들(GR)이 형성된 몰드 구조체(110) 상에 차례로 수평 절연층, 배리어 금속층(예를 들어, TiN, TaN 또는 WN) 및 금속층(예를 들어, W)을 차례로 증착하고, 트렌치 내벽에 증착된 배리어 금속층 및 금속층을 이방성 식각함으로써 형성될 수 있다. 여기서, 수평 절연 패턴(HP)은 NAND 플래시 메모리 트랜지스터의 데이터 저장층의 일부로서, 실리콘 산화층 및/또는 고유전층을 포함할 수 있다.
전극들(GGE, CGE, SGE)을 형성한 후에, 제 1 및 제 2 게이트 분리 영역들(GIR1, GIR2), 더미 게이트 분리 영역들(DIR), 및 전극 분리 영역들(ESR)은 절연 물질로 채워질 수 있다. 또한, 절연 물질로 채워진 제 1 게이트 분리 영역들(GIR1) 내에 공통 소오스 영역(CSR)과 접속되는 공통 소오스 플러그(CPLG)가 형성될 수 있다.
이후, 도 8에 도시한 바와 같이 제1 층간 절연층(151) 상에 제2 층간 절연층(153)이 형성될 수 있다. 이어서, 셀 어레이 영역(CAR)의 비트 라인 콘택 플러그들(BPLG), 연결 영역(CNR)에서 전극들(GGE, CGE, SGE)에 접속되는 하부, 중간, 및 상부 콘택 플러그들(PLGa, PLGb, PLGc), 관통 절연 패턴(200)을 관통하는 관통 콘택 플러그들(TPLG) 및 연결 콘택 플러그(PPLG)가 형성될 수 있다.
도 24a 내지 도 24d는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 접지 선택 게이트 절단 영역의 제조 방법을 설명하기 위한 단면도들이다.
도 24a 및 도 24b를 참조하면, 도 24a에 도시한 바와 같이 수평 반도체층(100) 상에 하부 희생 물질층(SL1a)이 형성될 수 있다. 도 24b에 도시한 바와 같이 하부 희생 물질층(SL1a) 상에 마스크 패턴(MP1)을 형성한다.
이어서, 마스크 패턴(MP1)을 식각 마스크로 하부 희생 물질층(SL1a)을 선택적으로 식각하여 게이트 오프닝(OP)을 갖는 하부 희생층(SL1)을 형성한다. 하부 희생층(SL1)은 앞서 설명한 바와 같이 대체(replacement) 공정을 통하여 접지 선택 게이트 전극(GGE)이 될 수 있다. 따라서, 하부 희생층(SL1)과 마스크 패턴(MP1)의 평면적 오버랩 관계에 따라 후공정에서 평면적으로 접지 선택 게이트 절단 영역의 모양이나 형태가 달라질 수 있다.
도 24c 및 도 24d를 참조하면, 도 24c에 도시한 바와 같이 마스크 패턴(MP1)을 제거한 후 게이트 오프닝(OP)을 갖는 하부 희생층(SL1) 상에 절연층(IL)을 형성한다. 이에 따라, 게이트 오프닝(OP) 내에 절연층(IL)이 채워질 수 있다.
도 24d에 도시한 바와 같이 절연층(IL)을 평탄화하여 선택 게이트 절단 영역(GGIR)을 형성한다. 선택 게이트 절단 영역(GGIR)은 후 공정을 통하여 접지 선택 게이트 전극(GGE)를 일 방향으로 절단할 수 있다. 앞서 설명한 바와 같이 하부 희생층(SL1)과 마스크 패턴(MP1)의 평면적 오버랩 관계에 따라 평면적으로 접지 선택 게이트 절단 영역(GGIR)의 모양이나 형태가 달라질 수 있다.
도 24a 내지 도 24d에서 예시적으로 선택 게이트 절단 영역(GGIR)의 형성 방법을 설명하나, 다양한 방법으로 선택 게이트 절단 영역(GGIR)을 형성할 수 있다.
도 25는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 게이트 분리 영역과 접지 선택 게이트 절단 영역의 다양한 오버랩 관계를 도시한 레이아웃도이다.
구체적으로, 앞서 도 11에서 설명한 바와 같이 3차원 반도체 메모리 장치는 접지 선택 게이트 전극 레벨에서 다양한 레이아웃에 따라 분리 영역들(GIR1 및/또는 GIR2)과 접지 선택 게이트 절단 영역들(GGIR5-GGIR8) 사이의 평면적 오버랩이 다를 수 있다.
도 25의 (a)에 도시한 바와 같이 제1 방향(X 방향)으로 서로 떨어져 있는 2개의 분리 영역들(GIR1, GIR2)을 포함할 수 있다. 제1 분리 영역(GIR1) 및 제2 분리 영역(GIR2)은 각각 제1 단부(EP1) 및 제2 단부(EP2)를 가질 수 있다. 분리 영역들(GIR1, GIR2)의 폭은 L1일 수 있다.
접지 선택 게이트 절단 영역(GGIR5)은 제1 단부(ED1) 및 제2 단부(ED2)를 가질 수 있다. 접지 선택 게이트 절단 영역(GGIR5)의 폭(L2)은 분리 영역들(GIR1, GIR2)의 폭(L1)보다 작을 수 있다. 접지 선택 게이트 절단 영역(GGIR5)은 직사각형 또는 라인형일 수 있다. 접지 선택 게이트 절단 영역(GGIR5)은 제1 및 제2 분리 영역들(GIR1, GIR2)의 제1 및 제2 단부들(EP1, EP2)과 평면적으로 오버랩되어 배치될 수 있다. 접지 선택 게이트 절단 영역(GGIR5)의 제2 방향(Y 방향)으로의 길이(또는 폭)이 분리 영역들(GIR1, GIR2)의 제2 방향으로의 길이(또는 폭)보다 작을 수 있다.
도 25의 (b)에 도시한 바와 같이 접지 선택 게이트 절단 영역(GGIR6)은 제1 분리 영역(GIR1)의 제1 단부(EP1)과 평면적으로 오버랩되어 배치될 수 있다. 접지 선택 게이트 절단 영역(GGIR6)은 직사각형 또는 라인형일 수 있다.
도 25의 (c)에 도시한 바와 같이 접지 선택 게이트 절단 영역(GGIR7)은 제1 분리 영역(GIR1)의 제1 단부(EP1)과 평면적으로 오버랩되어 배치될 수 있다. 접지 선택 게이트 절단 영역(GGIR6)은 I자 형태일 수 있다.
도 25의 (d)에 도시한 바와 같이 접지 선택 게이트 절단 영역(GGIR8)은 제1 분리 영역(GIR1)의 제1 단부(EP1)과 평면적으로 오버랩되어 배치될 수 있다. 접지 선택 게이트 절단 영역(GGIR9)은 내부 공공(VO)을 갖는 직사각형 또는 라인형일 수 있다.
도 26a 및 도 26b는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 게이트 분리 영역들, 접지 게이트 전극들, 및 접지 선택 게이트 절단 영역간의 다양한 오버랩 관계를 설명하기 위하여 도시한 레이아웃도들이다.
구체적으로, 3차원 반도체 메모리 장치는 메모리 블록(BLK) 별로 전극 분리 영역(ESR)에 의해 분리되어 있다. 메모리 블록 내에서는 복수개, 예컨대 4개의 접지 게이트 전극들(GGE0-GGE3)이 배치될 수 있다. 접지 게이트 전극들(GGE0-GGE3)은 메모리 블록(BLK) 내에서 게이트 분리 영역(GIR1, GIR2)에 의해 분리되어 있다.
도 26a에 도시한 바와 같이 접지 게이트 전극들(GGE0-GGE3) 레벨에서 접지 선택 게이트 절단 영역(GGIR9)은 게이트 분리 영역들(GIR1, GIR2)과 넓은 폭(W5)으로 오버랩되어 있다. 다시 말해, 접지 게이트 전극들(GGE0-GGE3) 레벨에서 접지 선택 게이트 절단 영역(GGIR9)은 게이트 분리 영역들(GIR1, GIR2) 및 접지 게이트 전극들(GGE0-GGE3)과 오버랩되어 있다.
도 26b에 도시한 바와 같이 접지 게이트 전극들(GGE0-GGE3) 레벨에서 접지 선택 게이트 절단 영역(GGIR10)은 게이트 분리 영역들(GIR1, GIR2)과 좁은 폭(W6)으로 오버랩되어 있다. 다시 말해, 접지 게이트 전극들(GGE0-GGE3) 레벨에서 접지 선택 게이트 절단 영역(GGIR10)은 게이트 분리 영역들(GIR1, GIR2)만 오버랩되어 있다.
도 27a 및 도 27b는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 게이트 분리 영역들, 콘택 영역, 접지 게이트 전극들, 및 접지 선택 게이트 절단 영역간의 다양한 오버랩 관계를 설명하기 위하여 도시한 레이아웃도들이다.
구체적으로, 3차원 반도체 메모리 장치의 복수개, 즉 3개의 접지 게이트 전극들(GGE0-GGE2)은 메모리 블록(BLK) 별로 전극 분리 영역(ESR)에 의해 분리되어 있다. 복수개의 접지 게이트 전극들(GGE0-GGE2)은 메모리 블록(BLK) 내에서 게이트 분리 영역(GIR1, GIR2)에 의해 분리되어 있다.
도 27a에 도시한 바와 같이 접지 게이트 전극들(GGE0-GGE2) 레벨에서 접지 선택 게이트 절단 영역(GGIR1)은 게이트 분리 영역들(GIR1, GIR2)과 넓은 폭(W7)으로 오버랩되어 있다. 다시 말해, 접지 게이트 전극들(GGE0-GGE2) 레벨에서 접지 선택 게이트 절단 영역(GGIR1)은 게이트 분리 영역들(GIR1, GIR2) 및 접지 게이트 전극들(GGE0-GGE3)와 오버랩되어 있다. 더하여, 접지 선택 게이트 절단 영역(GGIR11)의 단부들(ED1, ED2)는 게이트 분리 영역들(GIR1, GIR2)의 단부들(EP1, EP2)과 평면적으로 오버랩되어 배치될 수 있다.
도 27b에 도시한 바와 같이 접지 게이트 전극들(GGE0-GGE2) 레벨에서 접지 선택 게이트 절단 영역(GGIR12)은 게이트 분리 영역들(GIR1) 및 관통 배선 구조체(THV)를 갖는 콘택 영역(120)과 오버랩되어 있다. 복수개, 예컨대 2개의 접지 선택 게이트 절단 영역(GGIR12)이 콘택 영역(120)과 평면적으로 오버랩되어 있다. 콘택 영역(120)과 오버랩되는 접지 선택 게이트 절단 영역(GGIR12)의 수는 콘택 영역(120)의 크기에 따라 다를 수 있다.
더하여, 접지 선택 게이트 절단 영역(GGIR12)의 단부(ED1)는 게이트 분리 영역들(GIR1)의 단부(EP1)과 평면적으로 오버랩되어 배치될 수 있다. 접지 선택 게이트 절단 영역(GGIR12)의 단부(ED2)는 콘택 영역(120))과 평면적으로 오버랩되어 배치될 수 있다.
아울러서, 접지 게이트 전극들(GGE0-GGE2) 레벨에서 접지 게이트 전극들(GGE0-GGE2)의 일단부(EG)는 콘택 영역(120)에 접하여 곡면형의 프로파일(CRP)을 가질 수 있다. 접지 게이트 전극들(GGE0-GGE2) 레벨에서 접지 게이트 전극들(GGE0-GGE2)의 일단부(EG)가 곡면형 프로파일(CRP)을 갖는 것은 접지 게이트 전극들(GGE0-GGE2)을 대체(replacement) 공정에 의해 만들어질 때 얻어질 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
PS: 주변 로직 구조체, CS: 셀 어레이 구조체, THV: 관통 배선 구조체, ST: 전극 구조체, ST: 전극 구조체, GGIR: 접지 선택 게이트 절단 영역, ESR: 전극 분리 영역, GGIR: 게이트 분리 영역,

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판 상에 적층된 복수개의 전극들을 구비하는 전극 구조체들을 포함하고, 상기 전극 구조체들은 제1 방향으로 연장됨과 아울러 상기 제1 방향과 수직한 제2 방향으로 분리 영역들에 의해 서로 이격되고;
    상기 전극 구조체들의 전극들중 최하층에 위치한 접지 선택 게이트 전극들; 및
    상기 접지 선택 게이트 전극들 레벨에서 상기 분리 영역들은 일단부를 가지며, 상기 분리 영역들의 일단부와 평면적으로 오버랩되어 상기 접지 선택 게이트 전극들을 서로 전기적으로 분리하는 적어도 하나의 접지 선택 게이트 절단 영역을 포함하는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 기판은 셀 어레이 영역 및 연결 영역을 포함하고, 상기 전극 구조체들은 상기 제1 방향으로 상기 셀 어레이 영역에서 상기 연결 영역으로 연장되고, 상기 접지 선택 게이트 절단 영역은 상기 셀 어레이 영역 또는 연결 영역에 위치하는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 분리 영역들은 상기 일단부와 이격하여 상기 일단부와 대향하는 타단부를 더 가지며, 상기 접지 선택 게이트 절단 영역은 상기 분리 영역들의 상기 일단부 및 상기 타단부 모두와 평면적으로 오버랩되어 있는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 접지 선택 게이트 절단 영역의 상기 제2 방향으로 길이가 상기 분리 영역의 상기 제2 방향으로의 길이보다 큰 것을 특징으로 하는 3차원 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 접지 선택 게이트 절단 영역의 상기 제2 방향으로 길이가 상기 분리 영역의 상기 제2 방향으로의 길이보다 작은 것을 특징으로 하는 3차원 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 분리 영역들은 상기 제1 방향으로 상기 일단부를 제1 분리 영역과, 상기 2 방향으로 상기 제1 분리 영역과 이격되고 타단부를 가지는 제2 분리 영역을 포함하고,
    상기 접지 선택 게이트 절단 영역은 상기 제2 방향으로 상기 제1 분리 영역들의 상기 일단부 및 상기 제2 분리 영역들의 타단부 모두와 평면적으로 오버랩되어 있는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 접지 선택 게이트 절단 영역은 상기 제1 방향으로의 길이가 상기 제2 방향으로의 길이보다 작은 것을 특징으로 하는 3차원 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 접지 선택 게이트 절단 영역은 상기 제1 방향으로의 길이가 상기 제2 방향으로의 길이보다 큰 것을 특징으로 하는 3차원 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 접지 선택 게이트 절단 영역은 라인형, I형, 또는 내부 공공을 갖는 라인형으로 구성되는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  10. 제1항에 있어서, 상기 분리 영역은 전극 분리 영역 또는 게이트 분리 영역인 것을 특징으로 하는 3차원 반도체 메모리 장치.
  11. 반도체 기판 상의 주변 로직 구조체;
    상기 주변 로직 구조체 상에 제공되며 셀 어레이 영역 및 상기 셀 어레이 영역과 전기적으로 연결되는 연결 영역을 포함하는 수평 반도체층;
    상기 셀 어레이 영역 및 연결 영역의 상기 수평 반도체층 상에 적층된 복수개의 전극들을 구비하는 전극 구조체들을 포함하고, 상기 전극 구조체들은 제1 방향으로 연장됨과 아울러 상기 제1 방향과 수직한 제2 방향으로 분리 영역들에 의해 서로 이격되고;
    상기 연결 영역에서 상기 전극 구조체들과 상기 주변 로직 구조체를 연결하는 관통 배선 구조체를 포함하는 적어도 하나의 콘택 영역;
    상기 셀 어레이 영역 및 연결 영역의 상기 전극 구조체들의 전극들중 최하층에 위치한 접지 선택 게이트 전극들; 및
    상기 접지 선택 게이트 전극들 레벨에서 상기 분리 영역들은 일단부를 가지며, 상기 분리 영역들의 일단부와 평면적으로 오버랩되어 상기 접지 선택 게이트 전극들을 서로 전기적으로 분리하는 적어도 하나의 접지 선택 게이트 절단 영역을 포함하는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 접지 선택 게이트 전극들 레벨에서 상기 접지 선택 게이트 절단 영역은 상기 콘택 영역과 평면적으로 오버랩되어 있는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  13. 제11항에 있어서, 상기 콘택 영역은 상기 제1 방향으로 서로 떨어져 있는 복수개의 콘택 영역들을 포함하고, 상기 콘택 영역들 사이에는 상기 접지 선택 게이트 절단 영역이 배치되어 있는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  14. 제11항에 있어서, 상기 분리 영역들은 상기 제2 방향으로 상기 콘택 영역을 둘러싸게 배치되어 있고, 상기 분리 영역들의 일부는 상기 제1 방향으로 서로 나란하게 직선형으로 배치되어 있는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  15. 제11항에 있어서, 상기 접지 선택 게이트 전극들 레벨에서 상기 콘택 영역 및 접지 선택 게이트 절단 영역과 인접한 상기 접지 선택 게이트 전극들의 일측면의 프로파일은 곡면형인 것을 특징으로 하는 3차원 반도체 메모리 장치.
  16. 반도체 기판 상의 주변 로직 구조체;
    상기 주변 로직 구조체 상에 제공되며 셀 어레이 영역 및 상기 셀 어레이 영역과 전기적으로 연결되는 연결 영역을 포함하는 수평 반도체층;
    상기 셀 어레이 영역 및 연결 영역의 상기 수평 반도체층 상에 적층된 복수개의 전극들을 구비하는 전극 구조체들을 포함하고, 상기 전극 구조체들 각각은 제1 방향으로 연장됨과 아울러 상기 제1 방향과 수직한 제2 방향으로 적어도 하나의 게이트 분리 영역들에 의해 서로 이격되고;
    상기 연결 영역에서 상기 전극 구조체들과 상기 주변 로직 구조체를 연결하는 관통 배선 구조체를 포함하는 적어도 하나의 콘택 영역;
    상기 셀 어레이 영역 및 연결 영역의 상기 전극 구조체들의 전극들중 최하층에 위치한 접지 선택 게이트 전극들; 및
    상기 접지 선택 게이트 전극들 레벨에서 상기 게이트 분리 영역들은 일단부를 가지며, 상기 게이트 분리 영역들의 일단부와 평면적으로 오버랩되어 상기 접지 선택 게이트 전극들을 서로 전기적으로 분리하는 적어도 하나의 접지 선택 게이트 절단 영역을 포함하는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  17. 제16항에 있어서, 상기 셀 어레이 영역은 상기 제2 방향으로 제1 길이를 가지며, 상기 연결 영역은 상기 제2 방향으로 제1 길이보다 큰 제2 길이를 가지는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  18. 제16항에 있어서, 상기 셀 어레이 영역은 상기 제2 방향으로 복수개의 메모리 블록들이 배치되어 있고, 상기 메모리 블록들은 제1 메모리 블록 그룹 및 제2 메모리 블록 그룹으로 구분되고, 상기 제1 메모리 블록 그룹 및 제2 메모리 블록은 각각 상기 셀 어레이 영역의 일측 및 타측에 상기 제1 방향으로 제1 연결 영역 및 제2 연결 영역이 배치되어 있는 것을 특징으로 하는 3차원 메모리 장치.
  19. 제16항에 있어서, 상기 연결 영역은 상기 제1 방향으로 복수개의 콘택 영역들을 포함하고, 상기 연결 영역은 상기 수평 반도체층 상부에서 상기 전극들과 전기적으로 연결되는 적어도 하나의 평탄 영역 및 상기 평탄 영역들 사이에 상기 전극들과 전기적으로 연결되는 적어도 하나의 계단 영역을 포함하는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  20. 제16항에 있어서, 상기 접지 선택 게이트 절단 영역은 상기 콘택 영역과 인접한 평탄 영역이나 상기 계단 영역 내에 배치되어 있는 것을 특징으로 하는 3차원 반도체 메모리 장치.
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