JP2015144279A - 半導体装置 - Google Patents
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Abstract
Description
酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。金属酸化
物は様々な用途に用いられている。例えば、酸化インジウムは、液晶表示装置において画
素電極の材料として用いられている。半導体特性を示す金属酸化物としては、例えば、酸
化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性
を示す金属酸化物をチャネル形成領域に用いるトランジスタが、既に知られている(特許
文献1及び特許文献2)。
れるDRAM、SRAM、不揮発性メモリに分類されるマスクROM、EPROM、EE
PROM、フラッシュメモリ、強誘電体メモリなどがあり、単結晶の半導体基板を用いて
形成されたこれらのメモリの多くは既に実用化されている。上記の記憶装置の中でも、D
RAMは、トランジスタとキャパシタ(以下、容量素子ともいう)でメモリセルを構成す
る単純な構造を有しており、SRAM等の他の記憶装置に比べてメモリセルを構成するた
めの半導体素子が少ない。よって、他の記憶装置と比べて単位面積あたりの記憶容量を高
めることができ、低コスト化を実現できる。
つ、集積度のより高い集積回路を実現するためには、他の記憶装置と同様にもっと単位面
積あたりの記憶容量を高めなくてはならない。そのためには、電荷を保持するために各メ
モリセルに設けられた容量素子の面積を小さくし、各メモリセルの面積を縮小化せざるを
得ない。
電荷量の差が小さくなるため、トランジスタのオフ電流の値が高いとデータの正確さを維
持するのが難しく、保持期間が短くなる傾向にある。よって、リフレッシュ動作の頻度が
増加し、消費電力が嵩んでしまう。
メモリセルの数が増大する、或いは、一のビット線が引き回される距離が長くなる。よっ
て、ビット線の有する寄生容量と寄生抵抗が増大するため、容量素子の面積縮小化により
各デジタル値どうしの電荷量の差が小さくなると、上記ビット線を介して上記電荷量の差
、すなわちデータを正確に読み出すのが困難になり、エラー発生率が高まる。
メモリセルの数が増大する、或いは、一のワード線が引き回される距離が長くなる。よっ
て、ワード線の有する寄生容量と寄生抵抗が増大するため、ワード線に入力された信号の
パルスが遅延する、或いは、ワード線の電位降下が大きくなる。よって、ワード線を介し
てトランジスタのスイッチングを制御するための信号をメモリセルに供給すると、メモリ
セルによって、データが書き込まれない、データを十分に保持しきれずに消失してしまう
、読み出しにかかる時間が長すぎるために正確なデータが読み出されないなど、データの
書き込み、保持、読み出しの一連の動作に不具合が生じ、エラー発生率が高まる。
の記憶容量を高めることができる記憶装置の提案を、目的の一とする。或いは、本発明の
一態様は、エラー発生率を抑えつつ、単位面積あたりの記憶容量を高めることができる記
憶装置の提案を、目的の一とする。或いは、本発明の一態様は、上記記憶装置を用いるこ
とで、高集積化された半導体装置を実現することを、目的の一とする。或いは、本発明の
一態様は、上記記憶装置を用いることで、信頼性の高い半導体装置を実現することを、目
的の一とする。
線の数を増やすことで、メモリセルの数が増大してもビット線の寄生容量、寄生抵抗を小
さく抑えることができるのではないかと考えた。ただし、ビット線の数が増加すると、複
数のメモリセルで構成されるセルアレイのレイアウトが一方向に長く伸びた形状となり、
そのアスペクト比が1からかけ離れてしまう。
記憶装置を用いた集積回路の設計を行う際に、レイアウト上の制約が大きくなる。そこで
、本発明の一態様に係る記憶装置では、複数のビット線を幾つかのグループに分割し、複
数のワード線も幾つかのグループに分割する。そして、一のグループに属するビット線に
接続されたメモリセルには、一のグループに属するワード線が接続されるようにする。さ
らに、上記複数のビット線は、複数のビット線駆動回路によってグループごとにその駆動
が制御されるようにする。
とが容易となる。
めた駆動回路上に、セルアレイを形成する。駆動回路とセルアレイが重なるように三次元
化することで、ビット線駆動回路が複数設けられていても、記憶装置の占有面積を小さく
することができる。
、複数の第2ビット線を駆動する第2ビット線駆動回路と、複数の第1ワード線及び複数
の第2ワード線を駆動するワード線駆動回路と、複数の第1メモリセルを有する第1セル
アレイ及び複数の第2メモリセルを有する第2セルアレイと、を有し、前記第1メモリセ
ルは、ゲート電極が前記複数の第1ワード線のいずれか一に電気的に接続され、ソース電
極及びドレイン電極の一方が前記複数の第1ビット線のいずれか一に電気的に接続された
第1トランジスタと、一方の電極が前記第1トランジスタのソース電極及びドレイン電極
の他方に電気的に接続された第1容量素子と、を有し、前記第2メモリセルは、ゲート電
極が前記複数の第2ワード線のいずれか一に電気的に接続され、ソース電極及びドレイン
電極の一方が前記複数の第2ビット線のいずれか一に電気的に接続された第2トランジス
タと、一方の電極が前記第2トランジスタのソース電極及びドレイン電極の他方に電気的
に接続された第2容量素子と、を有し、前記第1セルアレイは、前記第1ビット線駆動回
路上に重畳して設けられ、前記第2セルアレイは、前記第2ビット線駆動回路上に重畳し
て設けられることを特徴とする記憶装置である。
コンやゲルマニウムなどの半導体を用いる。また、セルアレイのメモリセルが有するトラ
ンジスタに、上記シリコンやゲルマニウムなどよりもバンドギャップが広い酸化物半導体
などの半導体を用いる。
コンやゲルマニウムなどの半導体を用いたトランジスタに比べて、オフ電流が著しく低い
。よって、上記オフ電流の著しく低いトランジスタをメモリセルに用いることで、容量素
子からの電荷のリークを防ぐことができる。そのため、メモリセルの微細化により容量素
子が小さくなったとしても、リフレッシュ動作の頻度が増大するのを防ぐことができる。
いたトランジスタであることを特徴とする記憶装置も本発明の一態様である。
トランジスタは、上記バンドギャップの広い半導体を活性層に用いたトランジスタに比べ
て移動度が高い。よって、上記移動度の高いトランジスタを駆動回路に用いることで、記
憶装置を高速で駆動させることができる。
駆動回路が多結晶又は単結晶のシリコン又はゲルマニウムを活性層に用いたトランジスタ
を有することを特徴とする記憶装置も本発明の一態様である。
が可能である。すなわち、当該ビット線の寄生容量を低減することが可能である。また、
ビット線に電気的に接続される素子数を低減することに付随して、当該ビット線を短縮す
ることが可能である。すなわち、当該ビット線の寄生抵抗を低減することが可能である。
これにより、メモリセルに設けられる容量素子の容量値(容量素子のサイズ)が低減され
た場合であっても、当該メモリセルにおけるデータの保持が可能となる。したがって、単
位面積あたりの記憶容量を高めることができる。或いは、本発明の一態様に係る記憶装置
は、上記構成により、エラー発生率を抑えつつ、単位面積あたりの記憶容量を高めること
ができる。或いは、本発明の一態様に係る半導体装置は、上記記憶装置を用いることで、
集積度を高め、小型化することができる。或いは、本発明の一態様に係る半導体装置は、
上記記憶装置を用いることで、信頼性を高めることができる。
以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態お
よび詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本
発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
体表示装置など、記憶装置を用いることができるありとあらゆる半導体装置が、本発明の
範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子(OLED)
に代表される発光素子を各画素に備えた発光装置、電子ペーパー、DMD(Digita
l Micromirror Device)、PDP(Plasma Display
Panel)、FED(Field Emission Display)など、半導
体膜を用いた回路素子を画素部又は駆動回路に有している半導体表示装置が、その範疇に
含まれる。
まず、本発明の一態様の記憶装置について図1〜図5を参照して説明する。
図1は、本発明の一態様の記憶装置の構造例を示す概念図である。図1に示す記憶装置は
、半導体基板100を用いて設けられたワード線駆動回路101と、第1ビット線駆動回
路102aと、第2ビット線駆動回路102bと、第3ビット線駆動回路102cと、第
1ビット線駆動回路102a上に重畳して設けられる第1セルアレイ103aと、第2ビ
ット線駆動回路102b上に重畳して設けられる第2セルアレイ103bと、第3ビット
線駆動回路102c上に重畳して設けられる第3セルアレイ103cと、を有する。なお
、図1においては、ワード線駆動回路101及び第1ビット線駆動回路102a乃至第3
ビット線駆動回路102cと、第1セルアレイ103a乃至第3セルアレイ103cとを
離間して図示しているが、当該記憶装置において両者は重なって設けられている。
化シリコンなどの第14族元素でなる半導体基板、また、ガリウムヒ素やインジウムリン
等の化合物半導体基板、SOI基板などを適用することができる。なお、一般に「SOI
基板」とは、絶縁表面上にシリコン層が設けられた構成の基板をいうが、本明細書等にお
いては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含
むものとする。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半
導体層が設けられた構成のものが含まれるものとする。
る構成について示しているが、当該記憶装置がk種(kは、2以上の自然数)のビット線
駆動回路と、それぞれが対応するビット線駆動回路上に重畳して設けられるk種のセルア
レイを有する構成とすることも可能である。
図2は、セルアレイ(第1セルアレイ103a〜第3セルアレイ103c)の構成例を示
す回路図である。図2に示す第1セルアレイ103aは、複数の第1ワード線104aと
、複数の第1ビット線105aと、マトリクス状に配設された複数の第1メモリセル10
6aと、を有する。なお、複数の第1メモリセル106aのそれぞれは、ゲート電極が複
数の第1ワード線104aのいずれか一に電気的に接続され、ソース電極及びドレイン電
極の一方が複数の第1ビット線105aのいずれか一に電気的に接続されるトランジスタ
107aと、一方の電極が当該トランジスタ107aのソース電極及びドレイン電極の他
方に電気的に接続され、他方の電極が容量線に電気的に接続された容量素子108aと、
を有する。また、複数の第1ワード線104aのそれぞれは、ワード線駆動回路101に
よって電位が制御される。すなわち、ワード線駆動回路101は、第1メモリセル106
aが有するトランジスタのスイッチングを制御する回路である。また、複数の第1ビット
線105aのそれぞれは、第1ビット線駆動回路102aによって電位の制御及び電位の
判別が行われる。具体的には、特定の第1メモリセル106aに対してデータの書き込み
を行う際には、当該特定の第1メモリセル106aに電気的に接続された第1ビット線1
05aの電位が第1ビット線駆動回路102aによって当該データに対応した電位となる
ように制御され、当該特定の第1メモリセル106aからデータの読み出しを行う際には
、当該特定の第1メモリセル106aに電気的に接続された第1ビット線105aの電位
の判別することで当該データの読み出しが行われる。すなわち、第1ビット線駆動回路1
02aは、第1メモリセル106aへのデータの書き込み及び当該データの読み出しを行
う回路である。
アレイ103aと同様の構成を有する。具体的には、第2セルアレイ103bは、複数の
第2ワード線104bと、複数の第2ビット線105bと、マトリクス状に配設された複
数の第2メモリセル106bと、を有する。なお、第2メモリセル106bは、第1メモ
リセル106aと同様の回路構成を有する。具体的には、複数の第2メモリセル106b
のそれぞれは、ゲート電極が複数の第2ワード線104bのいずれか一に電気的に接続さ
れ、ソース電極及びドレイン電極の一方が複数の第2ビット線105bのいずれか一に電
気的に接続されるトランジスタ107bと、一方の電極が当該トランジスタ107bのソ
ース電極及びドレイン電極の他方に電気的に接続され、他方の電極が容量線に電気的に接
続された容量素子108bと、を有する。また、複数の第2ワード線104bのそれぞれ
は、ワード線駆動回路101によって電位が制御される。また、複数の第2ビット線10
5bのそれぞれは、第2ビット線駆動回路102bによって電位の制御及び電位の判別が
行われる。
線105cと、マトリクス状に配設された複数の第3メモリセル106cと、を有する。
なお、第3メモリセル106cは、第1メモリセル106a及び第2メモリセル106b
と同様の回路構成を有する。具体的には、複数の第3メモリセル106cのそれぞれは、
ゲート電極が複数の第3ワード線104cのいずれか一に電気的に接続され、ソース電極
及びドレイン電極の一方が複数の第3ビット線105cのいずれか一に電気的に接続され
るトランジスタ107cと、一方の電極が当該トランジスタ107cのソース電極及びド
レイン電極の他方に電気的に接続され、他方の電極が容量線に電気的に接続された容量素
子108cと、を有する。また、複数の第3ワード線104cのそれぞれは、ワード線駆
動回路101によって電位が制御される。また、複数の第3ビット線105cのそれぞれ
は、第3ビット線駆動回路102cによって電位の制御及び電位の判別が行われる。
図3は、駆動回路(ワード線駆動回路101及び第1ビット線駆動回路102a乃至第3
ビット線駆動回路102c等)の構成例を示すブロック図である。なお、図3中において
は、機能ごとに分類された回路を互いに独立したブロックとして示すが、実際の回路は機
能ごとに完全に切り分けることが難しく、一つの回路が複数の機能に係わることもあり得
る。
レイ103c、駆動回路120を有している。駆動回路120は、ワード線駆動回路10
1と、第1ビット線駆動回路102a乃至第3ビット線駆動回路102cと、を有する。
さらに、駆動回路120は、ワード線駆動回路101及び第1ビット線駆動回路102a
乃至第3ビット線駆動回路102cの動作を制御する制御回路110を有する。
選択されたメモリセルへのデータの書き込みを行う書き込み回路810と、第1セルアレ
イ103aから読み出されたデータを情報として含む信号を生成する読み出し回路811
と、を有する。そして、書き込み回路810は、デコーダ812と、レベルシフタ813
と、セレクタ814とを有する。
成が第1ビット線駆動回路102aと同じである。よって、第2ビット線駆動回路102
b及び第3ビット線駆動回路102cの具体的な回路構成については、上述した第1ビッ
ト線駆動回路102aの回路構成を参照することができる。
、バッファ817とを有する。
されると、制御回路110は、上記アドレスのメモリセルが、第1セルアレイ103a、
第2セルアレイ103b、第3セルアレイ103cのいずれに属するかを判断する。そし
て、例えば上記メモリセルが第1セルアレイ103aに属していた場合、アドレスの列方
向に関する情報であるアドレスAxを、第1セルアレイ103aに対応する第1ビット線
駆動回路102aに送る。また、制御回路110は、データを情報として含む信号DAT
Aを、上記第1ビット線駆動回路102aに送る。さらに、アドレスの行方向に関する情
報であるアドレスAyをワード線駆動回路101に送る。
み出し動作の選択は、制御回路110に供給される信号RE(Read enable)
、信号WE(Write enable)などによって選択される。
制御回路110からの指示に従って、ワード線駆動回路101が有するデコーダ815に
おいて、アドレスAyに対応するメモリセルを選択するための信号が生成される。当該信
号は、レベルシフタ816によって振幅が調整された後、バッファ817において波形が
処理され、第1セルアレイ103aに第1ワード線を介して入力される。
ダ812において選択されたメモリセルのうち、アドレスAxに対応するメモリセルを選
択するための信号が生成される。当該信号は、レベルシフタ813によって振幅が調整さ
れた後、セレクタ814に入力される。セレクタ814では、入力された信号に従って信
号DATAをサンプリングし、アドレス(Ax、Ay)に対応するメモリセルにサンプリ
ングした信号を入力する。
て、ワード線駆動回路101が有するデコーダ815において、アドレスAyに対応する
メモリセルを選択するための信号が生成される。当該信号は、レベルシフタ816によっ
て振幅が調整された後、バッファ817において波形が処理され、第1セルアレイ103
aに入力される。一方、第1ビット線駆動回路102aが有する読み出し回路811は、
制御回路110からの指示に従って、デコーダ815により選択されたメモリセルのうち
、アドレスAxに対応するメモリセルを選択する。そして、読み出し回路811は、アド
レス(Ax、Ay)に対応するメモリセルに記憶されているデータを読み出し、該データ
を情報として含む信号を生成する。
続端子が設けられ、なおかつ樹脂等で保護された、所謂パッケージングされた状態であっ
ても良い。
1ビット線駆動回路102a乃至第3ビット線駆動回路102c並びに第1セルアレイ1
03a乃至第3セルアレイ103c)と共に、一の基板を用いて形成されていても良いし
、互いに異なる基板を用いて形成されていても良い。
it)などを介して電気的な接続を確保することができる。この場合、制御回路110の
一部がFPCにCOF(Chip On Film)法を用いて接続されていても良い。
或いは、COG(Chip On Glass)法を用いて、電気的な接続を確保するこ
とができる。
次いで、読み出し回路の具体的な構成例について説明する。
のレベルが決まる。よって、理想的には、複数のメモリセルに同じデジタル値のデータが
記憶されているならば、複数のメモリセルから読み出された電位は、全て同じレベルのは
ずである。しかし、実際には、容量素子、スイッチング素子として機能するトランジスタ
の特性が、メモリセル間においてばらつくことがある。この場合、読み出されるはずのデ
ータが全て同じデジタル値であっても、実際に読み出された電位にばらつきが生じるため
、その分布は幅を有する。しかし、読み出し回路は、セルアレイから読み出された電位に
多少のばらつきが生じていても、より正確なデータを情報として含み、なおかつ所望の仕
様に合わせて振幅、波形が処理された信号を形成することができる。
レイから読み出された電位Vdataの、読み出し回路への入力を制御するためのスイッ
チング素子として機能するトランジスタ260を有する。また、図4に示す読み出し回路
は、オペアンプ262を有している。
号Sigの電位に従って、オペアンプ262の非反転入力端子(+)への電位Vdata
の供給を制御する。例えば、トランジスタ260がオンになると、電位Vdataが、オ
ペアンプ262の非反転入力端子(+)に与えられる。一方、オペアンプ262の反転入
力端子(−)には、基準電位Vrefが与えられている。そして、非反転入力端子(+)
に与えられる電位が、基準電位Vrefに対して高いか低いかにより、出力端子の電位V
outのレベルを異ならせることができ、それにより、間接的にデータを情報として含む
信号を得ることができる。
らつきにより、読み出された電位Vdataのレベルにもばらつきが生じ、その分布が幅
を有する場合がある。よって、基準電位Vrefのレベルは、データの値を正確に読み取
るために電位Vdataのばらつきを考慮して定める。
の読み出しに用いるオペアンプは、電位Vdataの与えられるノードに対して1つずつ
用いているが、オペアンプの数はこれに限定されない。n値(nは2以上の自然数)のデ
ータを扱う場合は、電位Vdataの与えられるノードに対するオペアンプの数をn−1
とする。
図5は、記憶装置の構造の一例を示す断面図である。図5に示す記憶装置は、上部にメモ
リセル670が複数設けられたセルアレイ201を有し、下部に駆動回路210を有する
。上部のセルアレイ201は、酸化物半導体を用いたトランジスタ662を有し、下部の
駆動回路210は、多結晶または単結晶のシリコンまたはゲルマニウムなどの半導体を用
いたトランジスタ660を有する。
型トランジスタのいずれも用いることができる。ここでは、トランジスタ660、トラン
ジスタ662が、いずれもnチャネル型である場合を例に挙げて、以下の説明を行う。
れたチャネル形成領域616と、チャネル形成領域616を挟むように設けられた不純物
領域620と、不純物領域620に接する金属化合物領域624と、チャネル形成領域6
16上に設けられたゲート絶縁膜608と、ゲート絶縁膜608上に設けられたゲート電
極610と、金属化合物領域624と電気的に接続するソース電極またはドレイン電極6
30a、630bと、を有する。また、トランジスタ660を覆うように、絶縁膜628
が設けられている。ソース電極またはドレイン電極630a、630bは、絶縁膜628
に形成された開口を通じて、金属化合物領域624と電気的に接続されている。また、絶
縁膜628上には、ソース電極またはドレイン電極630aに接して電極636aが形成
され、ソース電極またはドレイン電極630bに接して電極636bが形成されている。
れている。なお、高集積化を実現するためには、図5に示すようにトランジスタ660が
サイドウォール絶縁膜を有しない構成とすることが望ましい。一方で、トランジスタ66
0の特性を重視する場合には、ゲート電極610の側面にサイドウォール絶縁膜を設け、
そのサイドウォール絶縁膜と重畳する領域に形成された不純物濃度が異なる領域を含めて
不純物領域620を設けても良い。
いて、酸化物半導体膜644と、酸化物半導体膜644と電気的に接続されているソース
電極またはドレイン電極642a、642bと、酸化物半導体膜644、ソース電極また
はドレイン電極642a、642b、を覆うゲート絶縁膜646と、ゲート絶縁膜646
上に酸化物半導体膜644と重畳するように設けられたゲート電極648aと、を有する
。
n Mass Spectroscopy)による水素濃度の測定値が、5×1019/
cm3以下、好ましくは5×1018/cm3以下、より好ましくは5×1017/cm
3以下、更に好ましくは1×1016/cm3以下とする。また、ホール効果測定により
測定できる酸化物半導体膜のキャリア密度は、1×1014/cm3未満、好ましくは1
×1012/cm3未満、更に好ましくは1×1011/cm3未満とする。また、酸化
物半導体のバンドギャップは、2eV以上、好ましくは2.5eV以上、より好ましくは
3eV以上である。水分又は水素などの不純物濃度が十分に低減されて高純度化された酸
化物半導体膜を用いることにより、トランジスタ662のオフ電流を下げることができる
。
び導電膜中の水素濃度測定は、二次イオン質量分析法(SIMS:Secondary
Ion Mass Spectrometry)で行う。SIMS分析は、その原理上、
試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であ
ることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をSIMSで分
析する場合、対象となる膜が存在する範囲において、値に極端な変動がなく、ほぼ一定の
値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる
膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られ
る領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度
の極大値又は極小値を、当該膜中の水素濃度として採用する。更に、当該膜が存在する領
域において、極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場
合、変曲点の値を水素濃度として採用する。
が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が1×106μm
でチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧(ドレイ
ン電圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナライザの
測定限界以下、すなわち1×10−13A以下という特性を得ることができる。この場合
、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、100
zA/μm以下であることが分かる。また、容量素子とトランジスタとを接続して、容量
素子に流入又は容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、
オフ電流密度の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物
半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該
トランジスタのオフ電流密度を測定した。その結果、トランジスタのソース電極とドレイ
ン電極間の電圧が3Vの場合に、数十yA/μmという、更に低いオフ電流密度が得られ
ることが分かった。従って、本発明の一態様に係る半導体装置では、高純度化された酸化
物半導体膜を活性層として用いたトランジスタのオフ電流密度を、ソース電極とドレイン
電極間の電圧によっては、100yA/μm以下、好ましくは10yA/μm以下、更に
好ましくは1yA/μm以下にすることができる。従って、高純度化された酸化物半導体
膜を活性層として用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いた
トランジスタに比べて著しく低い。
に、島状に加工された酸化物半導体膜を用いているが、島状に加工されていない構成を採
用しても良い。酸化物半導体膜を島状に加工しない場合には、マスクの枚数を削減するこ
とができる。
導電膜648bで構成される。すなわち、ソース電極またはドレイン電極642aは、容
量素子664の一方の電極として機能し、導電膜648bは、容量素子664の他方の電
極として機能することになる。このような構成とすることにより、十分な容量を確保する
ことができる。
642a、642bの端部は、テーパー形状であることが好ましい。ソース電極またはド
レイン電極642a、ソース電極またはドレイン電極642bの端部をテーパー形状とす
ることにより、ゲート絶縁膜646の被覆性を向上させ、上記端部におけるゲート絶縁膜
646の膜切れを防止することができる。ここでは、テーパー角は、例えば、30°以上
60°以下とする。なお、テーパー角とは、テーパー形状を有する膜(例えば、ソース電
極またはドレイン電極642a)を、その断面(基板の表面と直交する面)に垂直な方向
から観察した際に、当該膜の側面と底面がなす傾斜角を示す。
れている。そして、ゲート絶縁膜646、絶縁膜650、絶縁膜652などに形成された
開口には、電極654a、654bが設けられ、絶縁膜652上には、電極654a、6
54bと接続する配線656が形成される。配線656は、メモリセルの一と他のメモリ
セルとを接続する配線である。また、配線656は、電極654bと、電極642cと、
電極626と、を介して電極636cと接続されている。上記構成により、下部の駆動回
路210と、上部のセルアレイ201とを接続することができる。なお、図5において、
電極642cは、電極626を介して電極636cと電気的に接続する場合について示し
たが、絶縁膜640に開口を設け、電極642cと電極636cとが直接接する構造とし
てもよい。
ついて示したが、本発明の一態様はこれに限定されず、2層以上、セルアレイを積層して
もよい。すなわち、セルアレイ201を複数のセルアレイ層を用いて構成することが可能
である。なお、2層目のセルアレイ層は、1層目のセルアレイ層の上に設けられる。3層
目以上のセルアレイ層についても同様である。また、2層目以上のセルアレイ層について
も、1層目のセルアレイ層と同様の構成を適用することができる。または、2層目以上の
セルアレイ層については、1層目のセルアレイ層とは異なる構成を適用することもできる
。このような積層構造を適用することにより、記憶装置の集積化をさらに図ることができ
る。
本明細書で開示される記憶装置は、ビット線の数を増やすことで、メモリセルの数が増大
しても、一のビット線に接続されるメモリセルの数を小さく抑えることができる。よって
、ビット線の有する寄生容量と寄生抵抗を小さくすることができるため、容量素子の面積
縮小化により各デジタル値どうしの電荷量の差が小さくなっても、上記ビット線を介して
読み出されるデータの正確性を高め、エラー発生率を低く抑えることができる。
複数のビット線駆動回路によって上記グループごとにビット線の駆動が制御されるように
する。上記構成により、ビット線の数が増えても、セルアレイのアスペクト比が1から極
端に遠ざかるのを防ぐことができる。よって、記憶装置の汎用性を高めることができる。
また、記憶装置を用いた集積回路の設計を行う際に、レイアウト上の制約を小さくするこ
とができる。
一のグループに属するビット線に接続されたメモリセルには、一のグループに属するワー
ド線が接続されるようにする。上記構成により、メモリセルの数が増大しても、一のワー
ド線に接続されるメモリセルの数を小さく抑えることができる。よって、ワード線の有す
る寄生容量と寄生抵抗を小さくすることができるため、ワード線に入力された信号のパル
スが遅延する、或いは、ワード線の電位降下が大きくなるのを防ぎ、延いては記憶装置の
エラー発生率を低く抑えることができる。
子に蓄積された電荷を保持するためのスイッチング素子として用いることで、容量素子か
らの電荷のリークを防ぐことができる。よって、長期間に渡るデータの保持が可能となり
、メモリセルを微細化することで容量素子の容量値が小さくなっても、リフレッシュ動作
の頻度が増大するのを防ぐことができる。
化することで、ビット線駆動回路が複数設けられていても、記憶装置の占有面積を小さく
することができる。
図6及び図7に、図5に示したトランジスタ662とは異なるトランジスタの構成例を示
す。
レイン電極642a、642bとの間に、ソース領域又はドレイン領域として機能する酸
化物導電膜643a、643bが設けられている。酸化物半導体膜644と、ソース電極
またはドレイン電極642a、642bとの間に、ソース領域又はドレイン領域として機
能する酸化物導電膜643a、643bを設けることにより、ソース領域及びドレイン領
域の低抵抗化を図ることができ、トランジスタ312を高速動作させることができる。ま
た、酸化物半導体膜644と、酸化物導電膜643a、643bと、ソース電極またはド
レイン電極642a、642bとを積層することにより、トランジスタ312の耐圧を向
上させることができる。また、容量素子314は、酸化物導電膜643bと、ソース電極
またはドレイン電極642bと、ゲート絶縁膜646と、導電膜648bと、で構成され
ている。
レイン電極642a、642bとの間に、ソース領域又はドレイン領域として機能する酸
化物導電膜643a、643bが設けられている点で、図6(A)と共通している。図6
(A)に示すトランジスタ312では、酸化物導電膜643a、643bが酸化物半導体
膜644の上面及び側面で接しているのに対し、図6(B)に示すトランジスタ322で
は、酸化物導電膜643a、643bが酸化物半導体膜644の上面で接している。この
ような構成とする場合であっても、ソース領域及びドレイン領域の低抵抗化を図ることが
でき、トランジスタ322を高速動作させることができる。また、酸化物半導体膜644
と、酸化物導電膜643a、643bと、ソース電極またはドレイン電極642a、64
2bとを積層することにより、トランジスタ322の耐圧を向上させることができる。ま
た、容量素子324の構成については、図5の記載を参酌することができる。
電極642a、642b、酸化物半導体膜644、ゲート絶縁膜646、ゲート電極64
8aを含む点で、図5に示すトランジスタ662と共通している。図7(A)に示すトラ
ンジスタ332と、図5に示すトランジスタ662との相違は、酸化物半導体膜644と
、ソース電極またはドレイン電極642a、642bとが接続する位置である。すなわち
、トランジスタ662は、酸化物半導体膜644を形成後に、ソース電極またはドレイン
電極642a、642bを形成することで、少なくとも酸化物半導体膜644の上面の一
部が、ソース電極またはドレイン電極642a、642bと接している。これに対して、
トランジスタ332は、ソース電極またはドレイン電極642a、642bの上面の一部
が、酸化物半導体膜644と接している。また、容量素子334の構成については、図5
の記載を参酌することができる。
ート構造としてもよい。図7(B)及び図7(C)に、ボトムゲート構造のトランジスタ
を示す。
られ、ゲート電極648a上にゲート絶縁膜646が設けられ、ゲート絶縁膜646上に
ソース電極またはドレイン電極642a、642bが設けられ、ゲート絶縁膜646、及
びソース電極またはドレイン電極642a、642b上に、ゲート電極648aと重畳す
るように酸化物半導体膜644が設けられている。また、容量素子344は、絶縁膜64
0上に設けられた導電膜648bと、ゲート絶縁膜646と、ソース電極またはドレイン
電極642bとで、構成されている。
けられていてもよい。
ト絶縁膜646、ソース電極またはドレイン電極642a、642b、酸化物半導体膜6
44を含む点で、図7(B)に示すトランジスタ342と共通している。図7(C)に示
すトランジスタ352と、図7(B)に示すトランジスタ342との相違は、酸化物半導
体膜644と、ソース電極またはドレイン電極642a、642bと、が接する位置であ
る。すなわち、トランジスタ342は、ソース電極またはドレイン電極642a、642
bを形成後に、酸化物半導体膜644を形成することで、少なくとも酸化物半導体膜64
4の下面の一部が、ソース電極またはドレイン電極642a、642bと接している。こ
れに対して、トランジスタ352は、ソース電極またはドレイン電極642a、642b
の下面の一部が、酸化物半導体膜644と接している。また、容量素子354の構成につ
いては、図7(B)の記載を参酌することができる。
た2つのゲート電極を有する、デュアルゲート構造としてもよい。図7(D)に、デュア
ルゲート構造のトランジスタを示す。
ト絶縁膜646、ソース電極またはドレイン電極642a、642b、酸化物半導体膜6
44を含む点で、図7(B)に示すトランジスタ342と共通している。図7(D)では
、さらに、ソース電極またはドレイン電極642a、642b、及び酸化物半導体膜64
4を覆うように絶縁膜650が設けられており、絶縁膜650上には、酸化物半導体膜6
44と重畳するように導電膜659が設けられている。絶縁膜650は、第2のゲート絶
縁膜として機能し、導電膜659は、第2のゲート電極として機能する。このような構造
とすることにより、トランジスタの信頼性を調べるためのバイアス−熱ストレス試験(以
下、BT試験という)において、BT試験前後におけるトランジスタのしきい値電圧の変
化量をより低減することができる。導電膜659は、電位がゲート電極648aと同じで
もよいし、異なっていても良い。また、導電膜659の電位がGND、0V、或いはフロ
ーティング状態であってもよい。
次に、図5に示したトランジスタ662の作製方法の一例について、図8を参照して説明
する。
化物半導体膜644を形成する(図8(A)参照)。
酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成する。絶縁膜640に、誘電
率の低い(low−k)材料を用いることで、各種電極や配線の重なりに起因する容量を
十分に低減することが可能となるため好ましい。なお、絶縁膜640には、上述の材料を
用いた多孔性の絶縁層を適用してもよい。多孔性の絶縁層では、密度の高い絶縁層と比較
して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能であ
る。また、絶縁膜640は、ポリイミド、アクリル等の有機絶縁材料を用いて形成するこ
とも可能である。絶縁膜640は、上述の材料を用いて単層構造または積層構造で形成す
ることができる。ここでは、絶縁膜640として、酸化シリコンを用いる場合について説
明する。
)を含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体
を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それ
らに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ
(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有
することが好ましい。また、スタビライザーとしてアルミニウム(Al)を有することが
好ましい。
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系
酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の
酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系
酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸
化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化
物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物
、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、
In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、I
n−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In
−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、I
n−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−
Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用
いることができる。
て有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとG
aとZn以外の金属元素が入っていてもよい。
で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた
一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In3SnO5
(ZnO)n(n>0、且つ、nは整数)で表記される材料を用いてもよい。
a:Zn=2:2:1(=2/5:2/5:1/5)の原子数比のIn−Ga−Zn系酸
化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1
:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1
/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の
原子数比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度
等を適切なものとすることが好ましい。
ら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
c=1)である酸化物が、原子数比がIn:Ga:Zn=A:B:C(A+B+C=1)
の酸化物のrだけ近傍であるとは、a、b、cが、(a―A)2+(b―B)2+(c―
C)2≦r2を満たすことを言う。rとしては、例えば、0.05とすればよい。他の酸
化物でも同様である。
でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス
でもよい。
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い移動度を得ることができる。
の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。
表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく
、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好ま
しくは0.1nm以下の表面上に形成するとよい。
きるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均し
た値」と表現でき、以下の式にて定義される。
)(x2,y2)で表される4点によって囲まれる長方形の領域)の面積を指し、Z0は
測定面の平均高さを指す。Raは原子間力顕微鏡(AFM:Atomic Force
Microscope)にて評価可能である。
法で作製するのが望ましい。酸化物半導体膜は、例えば、スパッタリング法などを用いて
作製することができる。
リング法により形成する。
Ga2O3:ZnO=1:1:1[mol数比]の酸化物ターゲットを用いることができ
る。なお、ターゲットの材料及び組成を上述に限定する必要はない。例えば、In2O3
:Ga2O3:ZnO=1:1:2[mol数比]の組成比の酸化物ターゲットを用いる
こともできる。
%以下とする。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物
半導体膜を緻密な膜とすることができるためである。
スと酸素の混合雰囲気下などとすればよい。また、酸化物半導体膜への水素、水、水酸基
、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に
除去された高純度ガスを用いた雰囲気とすることが望ましい。
00℃以下、好ましくは300℃を超えて500℃以下、より好ましくは350℃以上4
50℃以下となるように加熱する。
分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体膜を
成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、
イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが
望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであっても
よい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素
化物などの不純物(より好ましくは炭素原子を含む化合物も)などが除去されているため
、当該成膜室で成膜した酸化物半導体膜に含まれる水素、水、水酸基または水素化物など
の不純物の濃度を低減することができる。
む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板
を上述の温度で加熱して、酸化物半導体膜の成膜を行うことにより、基板温度は高温とな
るため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体膜に取り込ま
れにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体膜の成膜を
行うことにより、酸化物半導体膜に含まれる水素、水、水酸基または水素化物などの不純
物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減するこ
とができる。
直流(DC)電源を0.5kW、基板温度を400℃、成膜雰囲気を酸素(酸素流量比率
100%)雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質
(パーティクル、ごみともいう)が軽減でき、膜厚分布も均一となるため好ましい。
プラズマを発生させる逆スパッタを行い、酸化物半導体膜の被形成表面に付着している粉
状物質(パーティクル、ごみともいう)を除去することが好ましい。逆スパッタとは、基
板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である
。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
物半導体膜の加工は、所望の形状のマスクを酸化物半導体膜上に形成した後、当該酸化物
半導体膜をエッチングすることによって行うことができる。上述のマスクは、フォトリソ
グラフィなどの方法を用いて形成することができる。または、インクジェット法などの方
法を用いてマスクを形成しても良い。なお、酸化物半導体膜のエッチングは、ドライエッ
チングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい
。
理を行うことによって、酸化物半導体膜644中に含まれる水素原子を含む物質をさらに
除去し、酸化物半導体膜644の構造を整え、エネルギーギャップ中の欠陥準位を低減す
ることができる。熱処理の温度は、不活性ガス雰囲気下、250℃以上700℃以下、好
ましくは450℃以上600℃以下、または基板の歪み点未満とする。不活性ガス雰囲気
としては、窒素、または希ガス(ヘリウム、ネオン、アルゴン等)を主成分とする雰囲気
であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装
置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9
999%)以上、好ましくは7N(99.99999%)以上(すなわち、不純物濃度が
1ppm以下、好ましくは0.1ppm以下)とする。
450℃、1時間の条件で行うことができる。この間、酸化物半導体膜644は大気に触
れさせず、水や水素の混入が生じないようにする。
い酸化物半導体膜を形成することで、極めて優れた特性のトランジスタを実現することが
できる。
水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導
体膜を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可
能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても
良い。
ていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石
灰ガラスも使えると指摘されている(神谷、野村、細野、「アモルファス酸化物半導体の
物性とデバイス開発の現状」、固体物理、2009年9月号、Vol.44、pp.62
1−633.)。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を
構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成す
る元素ではない場合において、不純物となる。特に、アルカリ金属のうちNaは、酸化物
半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してNa+となる。ま
た、Naは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分
断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向に
シフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が
起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタ
の特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素の濃度が十分に低い場合に
おいて顕著に現れる。従って、酸化物半導体膜中の水素の濃度が5×1019cm−3以
下、特に5×1018cm−3以下である場合には、上記不純物の濃度を低減することが
望ましい。具体的に、二次イオン質量分析法によるNa濃度の測定値は、5×1016/
cm3以下、好ましくは1×1016/cm3以下、更に好ましくは1×1015/cm
3以下とするとよい。同様に、Li濃度の測定値は、5×1015/cm3以下、好まし
くは1×1015/cm3以下とするとよい。同様に、K濃度の測定値は、5×1015
/cm3以下、好ましくは1×1015/cm3以下とするとよい。
によって、酸化物半導体膜644が弱いp型の導電性を示すようにしてもよい。Snは、
酸化物半導体のターゲットにSnOxとして含ませておくことで、酸化物半導体膜644
にp型不純物元素として添加することができる。上記のように高純度化された酸化物半導
体膜644は真性若しくは実質的に真性であるので、価電子制御をするための不純物元素
を微量に添加することによって、弱いp型の導電性を示す酸化物半導体膜を得ることがで
きる。これにより、当該酸化物半導体膜644を用いて形成されるトランジスタがノーマ
リオン(ゲート電極に電圧を印加しない状態でもドレイン電流が流れてしまう状態)とな
ってしまうことを防ぐことが可能となる。また、ノーマリオン化を防ぐには、酸化物半導
体膜644を挟んでゲート電極と対向する側に、第2のゲート電極を設け、これによって
しきい値電圧を制御するようにしても良い。
域として結晶性を有する酸化物半導体膜を用いることが好ましい。結晶性を有する酸化物
半導体膜を用いることで、トランジスタの信頼性(ゲート・バイアス・ストレス耐性)を
高めることができるからである。
軸配向を有した結晶(C Axis Aligned Crystal:CAACとも呼
ぶ)を含む酸化物であるものが好ましい。
状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素原子とが層状
に配列しており、ab面においてはa軸またはb軸の向きが異なる(c軸を中心に回転し
た)結晶(CAAC:C Axis Aligned Crystal)を含む酸化物に
ついて説明する。
て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な
方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸
化物をいう。
ACは結晶化した部分(結晶部分)を含むが、1つの結晶部分と他の結晶部分の境界を明
確に判別できないこともある。
を構成する個々の結晶部分のc軸は一定の方向(例えば、CAACを支持する基板面、C
AACの表面などに垂直な方向)に揃っていてもよい。または、CAACを構成する個々
の結晶部分のab面の法線は一定の方向(例えば、CAACを支持する基板面、CAAC
の表面などに垂直な方向)を向いていてもよい。
たりする。また、その組成などに応じて、可視光に対して透明であったり不透明であった
りする。
方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察す
ると金属原子または金属原子および酸素原子(または窒素原子)の層状配列が認められる
結晶を挙げることもできる。
、図12乃至図14は上方向をc軸方向とし、c軸方向と直交する面をab面とする。な
お、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。
配位のO)と、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原
子のみ示した構造を小グループと呼ぶ。図12(A)の構造は、八面体構造をとるが、簡
単のため平面構造で示している。なお、図12(A)の上半分および下半分にはそれぞれ
3個ずつ4配位のOがある。図12(A)に示す小グループは電荷が0である。
配位のO)と、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、
いずれもab面に存在する。図12(B)の上半分および下半分にはそれぞれ1個ずつ4
配位のOがある。また、Inも5配位をとるため、図12(B)に示す構造をとりうる。
図12(B)に示す小グループは電荷が0である。
造を示す。図12(C)の上半分には1個の4配位のOがあり、下半分には3個の4配位
のOがある。または、図12(C)の上半分には3個の4配位のOがあり、下半分には1
個の4配位のOがあってもよい。図12(C)に示す小グループは電荷が0である。
造を示す。図12(D)の上半分には3個の4配位のOがあり、下半分には3個の4配位
のOがある。図12(D)に示す小グループは電荷が+1となる。
4配位のOがあり、下半分には1個の4配位のOがある。図12(E)に示す小グループ
は電荷が−1となる。
大グループ(ユニットセルともいう。)と呼ぶ。
6配位のInの上半分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の
3個のOは、上方向にそれぞれ3個の近接Inを有する。5配位のGaの上半分の1個の
Oは、下方向に1個の近接Gaを有し、下半分の1個のOは、上方向に1個の近接Gaを
有する。4配位のZnの上半分の1個のOは、下方向に1個の近接Znを有し、下半分の
3個のOは、上方向にそれぞれ3個の近接Znを有する。このように、金属原子の上方向
の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子
の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4
配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4
になる。したがって、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向
にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結
合することができる。例えば、6配位の金属原子(InまたはSn)が下半分の4配位の
Oを介して結合する場合、4配位のOが3個であるため、5配位の金属原子(Gaまたは
In)または4配位の金属原子(Zn)の上半分の4配位のOのいずれかと結合すること
になる。
また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して
中グループを構成する。
す。図13(B)に、3つの中グループで構成される大グループを示す。なお、図13(
C)は、図13(B)の層構造をc軸方向から観察した場合の原子配列を示す。
、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠
の3として示している。同様に、図13(A)において、Inの上半分および下半分には
それぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図13
(A)において、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあ
るZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZn
とを示している。
ら順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上
半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZ
nと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分
および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2
個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4
配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グ
ループが複数結合して大グループを構成する。
67、−0.5と考えることができる。例えば、In(6配位または5配位)、Zn(4
配位)、Sn(5配位または6配位)の電荷は、それぞれ+3、+2、+4である。従っ
て、Snを含む小グループは電荷が+1となる。そのため、Snを含む層構造を形成する
ためには、電荷+1を打ち消す電荷−1が必要となる。電荷−1をとる構造として、図1
2(E)に示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む
小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消され
るため、層構造の合計の電荷を0とすることができる。
−O系の結晶(In2SnZn3O8)を得ることができる。なお、得られるIn−Sn
−Zn−O系の層構造は、In2SnZn2O7(ZnO)m(mは0または自然数。)
とする組成式で表すことができる。
元系金属の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する。)、In−
Al−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−A
l−Zn系酸化物や、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−C
e−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm
−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−
Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Z
n系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn
系酸化物や、二元系金属の酸化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al
−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物や、I
n−Ga系酸化物などを用いた場合も同様である。
ル図を示す。
ら順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分
にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個
ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介
して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。
この中グループが複数結合して大グループを構成する。
、図14(B)の層構造をc軸方向から観察した場合の原子配列を示している。
ぞれ+3、+2、+3であるため、In、ZnおよびGaのいずれかを含む小グループは
、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合
計の電荷は常に0となる。
中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大
グループも取りうる。
きる。スパッタリング法によってCAACで構成された酸化物半導体膜を得るには酸化物
半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶
を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと
基板の距離を広くとり(例えば、150mm〜200mm程度)、基板加熱温度を100
℃〜500℃、好適には200℃〜400℃、さらに好適には250℃〜300℃にする
と好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された
酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修
復することができる。
しかもc軸に配向した結晶を有することで、価電子制御をする不純物元素に対して構造敏
感になり、弱いp型に価電子制御することが容易となる。
形成される配線を含む)を形成するための導電層を形成し、当該導電層を加工して、ソー
ス電極またはドレイン電極642a、642bを形成する(図8(B)参照)。
しては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから
選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マ
グネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこ
れらを複数組み合わせた材料を用いてもよい。
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極またはドレイン電極642a、642bへの加工が容易であるというメリッ
トがある。
ては酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、酸化
インジウム酸化スズ合金(In2O3―SnO2、ITOと略記する場合がある)、酸化
インジウム酸化亜鉛合金(In2O3―ZnO)、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。
端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば
、30°以上60°以下であることが好ましい。ソース電極またはドレイン電極642a
、642bの端部をテーパー形状となるようにエッチングすることにより、後に形成され
るゲート絶縁膜646の被覆性を向上し、段切れを防止することができる。
びソース電極またはドレイン電極642bの下端部の間隔によって決定される。なお、チ
ャネル長(L)が25nm未満のトランジスタを形成する場合に用いるマスク形成の露光
を行う際には、数nm〜数10nmと波長の短い超紫外線(Extreme Ultra
violet)を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も
大きい。従って、後に形成されるトランジスタのチャネル長(L)を、10nm以上10
00nm(1μm)以下とすることも可能であり、回路の動作速度を高めることが可能で
ある。また、微細化によって、記憶装置の消費電力を低減することも可能である。
644の一部と接するように、ゲート絶縁膜646を形成する(図8(C)参照)。
また、ゲート絶縁膜646は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリ
ウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウ
ムシリケート(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムシリ
ケート(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムアルミネー
ト(HfAlxOy(x>0、y>0))、などを含むように形成するのが好適である。
ゲート絶縁膜646は、単層構造としても良いし、上記の材料を組み合わせて積層構造と
しても良い。また、その厚さは特に限定されないが、記憶装置を微細化する場合には、ト
ランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用い
る場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とするこ
とができる。
ークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁膜646に、酸化ハ
フニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート(HfSixOy(
x>0、y>0))、窒素が添加されたハフニウムシリケート(HfSixOy(x>0
、y>0))、窒素が添加されたハフニウムアルミネート(HfAlxOy(x>0、y
>0))、などの高誘電率(high−k)材料を用いると良い。high−k材料をゲ
ート絶縁膜646に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するた
めに膜厚を大きくすることが可能になる。なお、high−k材料を含む膜と、酸化シリ
コン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのい
ずれかを含む膜との積層構造としてもよい。
6)は、第13族元素及び酸素を含む絶縁材料としてもよい。酸化物半導体には第13族
元素を含むものが多く、第13族元素を含む絶縁材料は酸化物半導体との相性が良く、こ
れを酸化物半導体膜に接する絶縁膜に用いることで、酸化物半導体膜との界面の状態を良
好に保つことができる。
むことを意味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化
アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここ
で、酸化アルミニウムガリウムとは、ガリウムの含有量(原子%)よりアルミニウムの含
有量(原子%)が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量(
原子%)がアルミニウムの含有量(原子%)以上のものを示す。
ート絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体膜とゲート絶縁膜の界
面特性を良好に保つことができる。また、酸化物半導体膜と酸化ガリウムを含む絶縁膜と
を接して設けることにより、酸化物半導体膜と絶縁膜の界面における水素のパイルアップ
を低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用い
る場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料
を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させ
にくいという特性を有しているため、当該材料を用いることは、酸化物半導体膜への水の
侵入防止という点においても好ましい。
プなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。
酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素
を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸
素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。
また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa2Ox
(X=3+α、0<α<1)とすることができる。また、酸化物半導体膜644に接する
絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープ
を行うことにより、酸化アルミニウムの組成をAl2OX(X=3+α、0<α<1)と
することができる。または、酸化物半導体膜644に接する絶縁膜として酸化ガリウムア
ルミニウム(酸化アルミニウムガリウム)を用いた場合、酸素雰囲気下による熱処理や、
酸素ドープを行うことにより、酸化ガリウムアルミニウム(酸化アルミニウムガリウム)
の組成をGaXAl2−XO3+α(0<X<2、0<α<1)とすることができる。
膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体膜が接するこ
とにより、絶縁膜中の過剰な酸素が酸化物半導体膜に供給され、酸化物半導体膜中、また
は酸化物半導体膜と絶縁膜の界面における酸素不足欠陥を低減し、酸化物半導体膜をi型
化またはi型に限りなく近い酸化物半導体とすることができる。
えて、酸化物半導体膜644の下地膜に適用しても良く、ゲート絶縁膜646及び下地絶
縁膜の双方に適用しても良い。
処理を行うのが望ましい。熱処理の温度は、200℃以上450℃以下、望ましくは25
0℃以上350℃以下である。例えば、窒素雰囲気下で250℃、1時間の熱処理を行え
ばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁膜646が酸素を含む場合、酸化物半導体膜644
に酸素を供給し、該酸化物半導体膜644の酸素欠損を補填して、i型(真性半導体)ま
たはi型に限りなく近い酸化物半導体膜を形成することもできる。
処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を
行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処
理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良
い。
半導体膜644を、その水素原子を含む物質が極力含まれないように高純度化することが
できる。
成し、当該導電層を加工して、ゲート電極648a及び導電膜648bを形成する(図8
(D)参照)。
ン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とす
る合金材料を用いて形成することができる。なお、ゲート電極648a及び導電膜648
bは、単層構造としても良いし、積層構造としても良い。
量素子664が完成する(図8(D)参照)。
640上にソース電極またはドレイン電極642a、642bを形成し、絶縁膜640及
びソース電極またはドレイン電極642a、642b上に酸化物半導体膜644を形成す
る。次に、ソース電極またはドレイン電極642a、642b、及び酸化物半導体膜64
4上にゲート絶縁膜646を形成する。その後、ゲート絶縁膜646上に、酸化物半導体
膜644と重畳するようにゲート電極648aを形成し、ソース電極またはドレイン電極
642bと重畳するように導電膜648bを形成する。
640上にゲート電極648a、導電膜648bを形成し、絶縁膜640、ゲート電極6
48a及び導電膜648b上にゲート絶縁膜646を形成する。次に、ゲート絶縁膜64
6上に、ソース電極またはドレイン電極642a、642bを形成する。その後、ゲート
絶縁膜646上に、ゲート電極648aと重畳するように酸化物半導体膜644を形成す
ることで、トランジスタ342及び容量素子344が完成する。なお、トランジスタ34
2及び容量素子344を覆うように絶縁膜650及び絶縁膜652を形成してもよい。例
えば、絶縁膜650は、酸素雰囲気下による熱処理や、酸素ドープにより、絶縁材料を化
学量論的組成比より酸素が多い状態とすることが好ましく、絶縁膜652は、水や水素を
透過しにくい状態とすることが好ましい。絶縁膜652は、水や水素を透過しにくい状態
とすることで、酸化物半導体膜644に水や水素が浸入することを防止し、絶縁膜650
を化学量論的組成比より酸素が多い状態とすることで、酸化物半導体膜644の酸素欠損
を補填して、i型またはi型に限りなく近い酸化物半導体膜644を形成することができ
るからである。
640上にゲート電極648a、導電膜648bを形成し、絶縁膜640、ゲート電極6
48a及び導電膜648b上にゲート絶縁膜646を形成する。次に、ゲート絶縁膜64
6上に、ゲート電極648aと重畳するように酸化物半導体膜644を形成する。その後
、酸化物半導体膜644上にソース電極またはドレイン電極642a、642bを形成す
ることで、トランジスタ352及び容量素子354が完成する。なお、絶縁膜650及び
絶縁膜652については、図7(B)の記載を参酌できる。
640上にゲート電極648a、導電膜648bを形成し、絶縁膜640、ゲート電極6
48a(図7(D)においては第1のゲート電極)及び導電膜648b上にゲート絶縁膜
646(図7(D)においては第1のゲート絶縁膜)を形成する。次に、ゲート絶縁膜6
46上に、ゲート電極648aと重畳するように酸化物半導体膜644を形成し、酸化物
半導体膜644上にソース電極またはドレイン電極642a、642bを形成する。その
後、酸化物半導体膜644及びソース電極またはドレイン電極642a、642b上に絶
縁膜650(図7(D)においては第2のゲート絶縁膜)を形成し、酸化物半導体膜64
4と重畳するように導電膜659(図7(D)においては第2のゲート電極)を形成する
ことで、トランジスタ362及び容量素子364が完成する。なお、導電膜659は、ゲ
ート電極648aの記載を参酌できる。
明する。
膜644上に、酸化物導電膜及び導電層の積層を成膜する。
、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電膜の材料とし
ては、酸化亜鉛、酸化亜鉛アルミニウム、酸化窒化亜鉛アルミニウム、酸化亜鉛ガリウム
、インジウム錫酸化物などを適用することができる。また、上記の材料に酸化シリコンを
含ませてもよい。なお、導電層の成膜方法及び材料については、ソース電極またはドレイ
ン電極642a、642bを形成するための導電層の記載を参酌できる。
とによって、ソース電極またはドレイン電極642a、642b、及び酸化物導電膜64
3a、643bを形成する。
グされないように、エッチング条件(エッチング材の種類、濃度、エッチング時間等)を
適宜調整する。
にゲート絶縁膜646を形成する。その後、ゲート絶縁膜646上に、酸化物半導体膜6
44と重畳するようにゲート電極648aを形成し、ソース電極またはドレイン電極64
2bと重畳するように導電膜648bを形成する。
膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォト
リソグラフィ工程によって形状を加工して、島状の酸化物半導体膜及び酸化物導電膜を形
成する。次に、島状の酸化物導電膜上にソース電極またはドレイン電極642a、642
bを形成した後、ソース電極またはドレイン電極642a、642bをマスクとして、島
状の酸化物導電膜をエッチングすることで、ソース領域又はドレイン領域となる酸化物導
電膜643a、643bを形成する。
にゲート絶縁膜646を形成する。その後、ゲート絶縁膜646上に、酸化物半導体膜6
44と重畳するようにゲート電極648aを形成し、ソース電極またはドレイン電極64
2bと重畳するように導電膜648bを形成する。
濃度は、5×1019/cm3以下、望ましくは5×1018/cm3以下、より望まし
くは5×1017/cm3以下である。また、酸化物半導体膜644のキャリア密度は、
一般的なシリコンウェハにおけるキャリア密度(1×1014/cm3程度)と比較して
、十分に小さい値(例えば、1×1012/cm3未満、より好ましくは、1.45×1
010/cm3未満)をとる。そして、当該トランジスタのオフ電流も十分に小さくなる
。例えば、当該トランジスタの室温(25℃)でのオフ電流(ここでは、単位チャネル幅
(1μm)あたりの値)は100zA(1zA(ゼプトアンペア)は1×10−21A)
以下、望ましくは10zA以下となる。
減されており、アルカリ金属又はアルカリ土類金属の濃度は、例えば、Naの場合、5×
1016cm−3以下、好ましくは1×1016cm−3以下、さらに好ましくは1×1
015cm−3以下、Liの場合、5×1015cm−3以下、好ましくは1×1015
cm−3以下、Kの場合、5×1015cm−3以下、好ましくは1×1015cm−3
以下となる。
ンジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジス
タを用いることで、極めて長期にわたり記憶内容を保持することが可能な記憶装置が得ら
れる。
以下では、上述した記憶装置の利用例について図9、10を参照して説明する。
セッサは、CPU401、メインメモリ402、クロックコントローラ403、キャッシ
ュコントローラ404、シリアルインターフェース405、I/Oポート406、端子4
07、インターフェース408、キャッシュメモリ409等が形成されている。勿論、図
9に示すマイクロプロセッサは、その構成を簡略化して示した一例にすぎず、実際のマイ
クロプロセッサはその用途によって多種多様な構成を有している。
る。しかし、CPU401の動作スピードにあったアクセスタイムをもつ高速の大容量メ
モリを使用した場合、一般的にコストが高くなってしまう。そこで大容量のメインメモリ
402の他に、メインメモリ402よりも小容量であるが高速のメモリであるSRAMな
どのキャッシュメモリ409を、CPU401とメインメモリ402の間に介在させる。
CPU401がキャッシュメモリ409にアクセスすることにより、メインメモリ402
のスピードによらず、高速で動作することが可能となる。
とができる。上記構成により、集積度の高いマイクロプロセッサ、信頼性の高いマイクロ
プロセッサを実現することができる。
。そして例えば実行初期において、メインメモリ402に格納されているプログラムは、
キャッシュメモリ409にダウンロードされる。ダウンロードされるプログラムは、メイ
ンメモリ402に格納されているものに限定されず、他の外付のメモリからダウンロード
することもできる。キャッシュメモリ409は、CPU401で実行されるプログラムを
格納するだけでなく、ワーク領域としても機能し、CPU401の計算結果等を一時的に
格納する。
行なうことで、動作速度の向上を図ることができる。その場合、CPU間の処理速度がま
ちまちだと処理全体で見たときに不都合が起きる場合があるので、スレーブとなる各CP
Uの処理速度のバランスを、マスターとなるCPUでとるようにしても良い。
ッサのメインメモリにその用途が限られるわけではない。例えば表示装置の駆動回路に用
いられるビデオラムや、画像処理回路に必要となる大容量メモリとしての用途も好ましい
。その他、様々なシステムLSIにおいても、大容量もしくは小型用途のメモリとして用
いることができる。
、アンテナ回路551と、集積回路552とを有している。集積回路552は、電源回路
553、復調回路554、変調回路555、レギュレータ556、演算回路557、記憶
装置558、昇圧回路559を有している。なお、記憶装置558は、上述した記憶装置
である。
と、アンテナ回路551において該電波が交流電圧に変換される。電源回路553では、
アンテナ回路551からの交流電圧を整流し、電源用の電圧を生成する。電源回路553
において生成された電源用の電圧は、演算回路557とレギュレータ556に与えられる
。レギュレータ556は、電源回路553からの電源用の電圧を安定化させるか、又はそ
の高さを調整した後、集積回路552内の復調回路554、変調回路555、演算回路5
57、記憶装置558又は昇圧回路559などの各種回路に供給する。
557に出力する。演算回路557は復調回路554から入力された信号に従って演算処
理を行い、別途信号を生成する。上記演算処理を行う際に、記憶装置558は一次キャッ
シュメモリ又は二次キャッシュメモリとして用いることができる。また演算回路557は
、復調回路554から入力された信号を解析し、質問器から送られてきた命令の内容に従
って、記憶装置558内の情報の出力、又は記憶装置558内における命令の内容の実行
を行う。演算回路557から出力される信号は符号化され、変調回路555に送られる。
変調回路555は該信号に従ってアンテナ回路551が受信している電波を変調する。ア
ンテナ回路551において変調された電波は質問器で受け取られる。
変調することで行われる。キャリアは、125kHz、13.56MHz、950MHz
など規格により様々である。また変調の方式も規格により振幅変調、周波数変調、位相変
調など様々な方式があるが、規格に即した変調方式であればどの変調方式を用いても良い
。
式など様々な種類に分類することができる。
供給している。
で、高集積度、高信頼性を実現することができる。
るが、図10に示したRFタグは、必ずしもアンテナ回路をその構成要素に含む必要はな
い。また、図10に示したRFタグに、発振回路又は二次電池を設けても良い。
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は
、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因として
は半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデル
を用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出
せる。そこで、本実施の形態では、半導体内部に欠陥がない理想的な酸化物半導体の電界
効果移動度を理論的に導き出すとともに、このような酸化物半導体を用いて微細なトラン
ジスタを作製した場合の特性の計算結果を示す。
テンシャル障壁(粒界等)が存在すると仮定すると、以下の式で表現できる。
。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは
、以下の式で表現できる。
誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たり
の容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導
体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域に
おけるドレイン電流Idは、以下の式で表現できる。
また、Vdはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数を取ると、
以下のようになる。
横軸を1/Vgとする直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタ
のId―Vg特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム(I
n)、スズ(Sn)、亜鉛(Zn)の比率が、In:Sn:Zn=1:1:1のものでは
欠陥密度Nは1×1012/cm2程度である。
が導出される。欠陥のあるIn−Sn−Zn酸化物で測定される移動度は35cm2/V
s程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半
導体の移動度μ0は120cm2/Vsとなると予想できる。
てトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からxだけ離れ
た場所における移動度μ1は、以下の式で表現できる。
り求めることができ、上記の測定結果からは、B=4.75×107cm/s、G=10
nm(界面散乱が及ぶ深さ)である。Dが増加する(すなわち、ゲート電圧が高くなる)
と数6の右辺の第2項が増加するため、移動度μ1は低下することがわかる。
μ2を計算した結果を図15に示す。なお、計算にはシノプシス社製デバイスシミュレー
ションソフト、Sentaurus Deviceを使用し、酸化物半導体のバンドギャ
ップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、
15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定し
て得られたものである。
子ボルト、4.6電子ボルトとした。また、ゲート絶縁膜の厚さは100nm、比誘電率
は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vdは0
.1Vである。
つけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること(At
omic Layer Flatness)が望ましい。
性を計算した結果を図16乃至図18に示す。なお、計算に用いたトランジスタの断面構
造を図19に示す。図19に示すトランジスタは酸化物半導体層にn+の導電型を呈する
半導体領域8103aおよび半導体領域8103cを有する。半導体領域8103aおよ
び半導体領域8103cの抵抗率は2×10−3Ωcmとする。
込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁層8102の上に形成
される。トランジスタは半導体領域8103a、半導体領域8103cと、それらに挟ま
れ、チャネル形成領域となる真性の半導体領域8103bと、ゲート8105を有する。
ゲート8105の両側面には側壁絶縁物8106aおよび側壁絶縁物8106b、ゲート
8105の上部には、ゲート8105と他の配線との短絡を防止するための絶縁物810
7を有する。側壁絶縁物の幅は5nmとする。また、半導体領域8103aおよび半導体
領域8103cに接して、ソース8108aおよびドレイン8108bを有する。なお、
このトランジスタにおけるチャネル幅を40nmとする。
埋め込み絶縁層8102の上に形成され、半導体領域8103a、半導体領域8103c
と、それらに挟まれた真性の半導体領域8103bと、幅33nmのゲート8105とゲ
ート絶縁膜8104と側壁絶縁物8106aおよび側壁絶縁物8106bと絶縁物810
7とソース8108aおよびドレイン8108bを有する点で図19(A)に示すトラン
ジスタと同じである。
縁物8106aおよび側壁絶縁物8106bの下の半導体領域の導電型である。図19(
A)に示すトランジスタでは、側壁絶縁物8106aおよび側壁絶縁物8106bの下の
半導体領域はn+の導電型を呈する半導体領域8103aおよび半導体領域8103cで
あるが、図19(B)に示すトランジスタでは、真性の半導体領域8103bである。す
なわち、半導体領域8103a(半導体領域8103c)とゲート8105がLoffだ
け重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオ
フセット長という。図から明らかなように、オフセット長は、側壁絶縁物8106a(側
壁絶縁物8106b)の幅と同じである。
スシミュレーションソフト、Sentaurus Deviceを使用した。図16は、
図19(A)に示される構造のトランジスタのドレイン電流(Id、実線)および移動度
(μ、点線)のゲート電圧(Vg、ゲートとソースの電位差)依存性を示す。ドレイン電
流Idは、ドレイン電圧(ドレインとソースの電位差)を+1Vとし、移動度μはドレイ
ン電圧を+0.1Vとして計算したものである。
mとしたものであり、図16(C)は5nmとしたものである。ゲート絶縁膜が薄くなる
ほど、特にオフ状態でのドレイン電流Id(オフ電流)が顕著に低下する。一方、移動度
μのピーク値やオン状態でのドレイン電流Id(オン電流)には目立った変化が無い。ゲ
ート電圧1V前後で、ドレイン電流はメモリセル等で必要とされる10μAを超えること
が示された。
mとしたもののドレイン電流Id(実線)および移動度μ(点線)のゲート電圧Vg依存
性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電圧を
+0.1Vとして計算したものである。図17(A)はゲート絶縁膜の厚さを15nmと
したものであり、図17(B)は10nmとしたものであり、図17(C)は5nmとし
たものである。
を15nmとしたもののドレイン電流Id(実線)および移動度μ(点線)のゲート電圧
依存性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電
圧を+0.1Vとして計算したものである。図18(A)はゲート絶縁膜の厚さを15n
mとしたものであり、図18(B)は10nmとしたものであり、図18(C)は5nm
としたものである。
ク値やオン電流には目立った変化が無い。
cm2/Vs程度、図18では40cm2/Vs程度と、オフセット長Loffが増加す
るほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長
Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかであ
る。また、いずれもゲート電圧1V前後で、ドレイン電流はメモリセル等で必要とされる
10μAを超えることが示された。
In、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは
、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を
形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成
比で5atomic%以上含まれる元素をいう。そこで、本実施の形態では、酸化物半導
体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上さ
せた場合について、図20乃至図26を用いて説明する。
で、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタ
のしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
m、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁膜を
用いたトランジスタの特性である。なお、Vdは10Vとした。
とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動
度は18.8cm2/Vsecが得られている。一方、基板を意図的に加熱してIn、S
n、Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが
可能となる。図20(B)は基板を200℃に加熱してIn、Sn、Znを主成分とする
酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は32.2
cm2/Vsecが得られている。
理をすることによって、さらに高めることができる。図20(C)は、In、Sn、Zn
を主成分とする酸化物半導体膜を200℃でスパッタリング成膜した後、650℃で熱処
理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/V
secが得られている。
まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸
化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のよう
に電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水
化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるため
とも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を
図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には10
0cm2/Vsecを超える電界効果移動度を実現することも可能になると推定される。
化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はそ
の後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結
晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与して
いる。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半
導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてし
まう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場
合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトラン
ジスタがノーマリ・オフとなる方向に動き、このような傾向は図20(A)と図20(B
)の対比からも確認することができる。
可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノ
ーマリ・オフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn
=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。
より好ましくは400℃以上であり、より高温で成膜し或いは熱処理することでトランジ
スタのノーマリ・オフ化を図ることが可能となる。
アス・ストレスに対する安定性を高めることができる。例えば、2MV/cm、150℃
、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V
未満を得ることができる。
を行った試料2のトランジスタに対してBT試験を行った。
測定を行った。次に、基板温度を150℃とし、Vdsを0.1Vとした。次に、ゲート
絶縁膜608に印加される電界強度が2MV/cmとなるようにVgsに20Vを印加し
、そのまま1時間保持した。次に、Vgsを0Vとした。次に、基板温度25℃とし、V
dsを10Vとし、トランジスタのVgs−Ids測定を行った。これをプラスBT試験
と呼ぶ。
s特性の測定を行った。次に、基板温度を150℃とし、Vdsを0.1Vとした。次に
、ゲート絶縁膜608に印加される電界強度が−2MV/cmとなるようにVgsに−2
0Vを印加し、そのまま1時間保持した。次に、Vgsを0Vとした。次に、基板温度2
5℃とし、Vdsを10Vとし、トランジスタのVgs−Ids測定を行った。これをマ
イナスBT試験と呼ぶ。
)に示す。また、試料2のプラスBT試験の結果を図22(A)に、マイナスBT試験の
結果を図22(B)に示す。
1.80Vおよび−0.42Vであった。また、試料2のプラスBT試験およびマイナス
BT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった。
試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信
頼性が高いことがわかる。
下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱
水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めること
ができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜
に注入する方法を適用しても良い。
、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成
される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間
に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1020/cm3
以下のとすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる
。
、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1
:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化
物半導体膜は、X線回折(XRD:X−Ray Diffraction)でハローパタ
ンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させる
ことができる。熱処理温度は任意であるが、例えば650℃の熱処理を行うことで、X線
回折により明確な回折ピークを観測することができる。
AXS社製X線回折装置D8 ADVANCEを用い、Out−of−Plane法で
測定した。
料Bの作製方法を説明する。
。
DC)として成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子数比]のI
n−Sn−Zn−Oターゲットを用いた。なお、成膜時の基板加熱温度は200℃とした
。このようにして作製した試料を試料Aとした。
熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気で
さらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。
が観測されなかったが、試料Bでは、2θが35deg近傍および37deg〜38de
gに結晶由来のピークが観測された。
こと及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることがで
きる。
に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半
導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによ
ってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化される
ことによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の
単位は、チャネル幅1μmあたりの電流値を示す。
す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値(1000/
T)を横軸としている。
0−18A/μm)以下、85℃の場合には100zA/μm(1×10−19A/μm
)以下、室温(27℃)の場合には1zA/μm(1×10−21A/μm)以下にする
ことができる。好ましくは、125℃において0.1aA/μm(1×10−19A/μ
m)以下に、85℃において10zA/μm(1×10−20A/μm)以下に、室温に
おいて0.1zA/μm(1×10−22A/μm)以下にすることができる。
からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図る
ことが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−70℃以
下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不
純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。
In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去するこ
とができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が
高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
、基板温度と電気的特性の関係について評価した。
が0μm、dWが0μmである。なお、Vdsは10Vとした。なお、基板温度は−40
℃、−25℃、25℃、75℃、125℃および150℃で行った。ここで、トランジス
タにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に
対する一対の電極のはみ出しをdWと呼ぶ。
図24(A)に基板温度としきい値電圧の関係を、図24(B)に基板温度と電界効果移
動度の関係を示す。
の範囲は−40℃〜150℃で1.09V〜−0.23Vであった。
なお、その範囲は−40℃〜150℃で36cm2/Vs〜32cm2/Vsであった。
従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
ランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30c
m2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2
/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、
L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vの
とき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる
温度範囲においても、十分な電気的特性を確保することができる。このような特性であれ
ば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載
しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することがで
きる。
ついて、図27などを用いて説明する。
面図および断面図である。図27(A)にトランジスタの上面図を示す。また、図27(
B)に図27(A)の一点鎖線A1−A2に対応する断面A1−A2を示す。
絶縁層1102と、下地絶縁層1102の周辺に設けられた保護絶縁膜1104と、下地
絶縁層1102および保護絶縁膜1104上に設けられた高抵抗領域1106aおよび低
抵抗領域1106bを有する酸化物半導体膜1106と、酸化物半導体膜1106上に設
けられたゲート絶縁膜1108と、ゲート絶縁膜1108を介して酸化物半導体膜110
6と重畳して設けられたゲート電極1110と、ゲート電極1110の側面と接して設け
られた側壁絶縁膜1112と、少なくとも低抵抗領域1106bと接して設けられた一対
の電極1114と、少なくとも酸化物半導体膜1106、ゲート電極1110および一対
の電極1114を覆って設けられた層間絶縁膜1116と、層間絶縁膜1116に設けら
れた開口部を介して少なくとも一対の電極1114の一方と接続して設けられた配線11
18と、を有する。
を有していても構わない。該保護膜を設けることで、層間絶縁膜1116の表面伝導に起
因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減する
ことができる。
ジスタの他の一例について示す。
28(A)はトランジスタの上面図である。また、図28(B)は図28(A)の一点鎖
線B1−B2に対応する断面B1−B2を示す。
絶縁層1602と、下地絶縁層1602上に設けられた酸化物半導体膜1606と、酸化
物半導体膜1606と接する一対の電極1614と、酸化物半導体膜1606および一対
の電極1614上に設けられたゲート絶縁膜1608と、ゲート絶縁膜1608を介して
酸化物半導体膜1606と重畳して設けられたゲート電極1610と、ゲート絶縁膜16
08およびゲート電極1610を覆って設けられた層間絶縁膜1616と、層間絶縁膜1
616に設けられた開口部を介して一対の電極1614と接続する配線1618と、層間
絶縁膜1616および配線1618を覆って設けられた保護膜1620と、を有する。
化物半導体膜1606としてはIn−Sn−Zn−O膜を、一対の電極1614としては
タングステン膜を、ゲート絶縁膜1608としては酸化シリコン膜を、ゲート電極161
0としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜1616として
は酸化窒化シリコン膜とポリイミド膜との積層構造を、配線1618としてはチタン膜、
アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜1620としてはポ
リイミド膜を、それぞれ用いることができる。
極1614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜1606に対する一
対の電極1614のはみ出しをdWと呼ぶ。
装置は、本発明の一態様に係る記憶装置を用いることで、信頼性を高め、小型化を実現す
ることが可能である。特に携帯用の半導体装置の場合、本発明の一態様に係る記憶装置を
用いることで小型化が実現されれば、使用者の使い勝手が向上するというメリットが得ら
れる。
体を備えた画像再生装置(代表的にはDVD:Digital Versatile D
isc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用い
ることができる。その他に、本発明の一態様に係る記憶装置を用いることができる半導体
装置として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジ
タルスチルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲー
ションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、
複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機(AT
M)、自動販売機などが挙げられる。これら半導体装置の具体例を図11に示す。
表示部7034、マイクロホン7035、スピーカー7036、操作キー7037、スタ
イラス7038等を有する。本発明の一態様に係る記憶装置は、携帯型ゲーム機の駆動を
制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための
集積回路に本発明の一態様に係る記憶装置を用いることで、信頼性が高い携帯型ゲーム機
、コンパクトな携帯型ゲーム機を提供することができる。なお、図11(A)に示した携
帯型ゲーム機は、2つの表示部7033と表示部7034とを有しているが、携帯型ゲー
ム機が有する表示部の数は、これに限定されない。
音声出力部7044、操作キー7045、受光部7046等を有する。受光部7046に
おいて受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本
発明の一態様に係る記憶装置は、携帯電話の駆動を制御するための集積回路に用いること
ができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る記憶装置を
用いることで、信頼性が高い携帯電話、コンパクトな携帯電話を提供することができる。
等を有する。図11(C)に示す携帯情報端末は、モデムが筐体7051に内蔵されてい
ても良い。本発明の一態様に係る記憶装置は、携帯情報端末の駆動を制御するための集積
回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一
態様に係る記憶装置を用いることで、信頼性が高い携帯情報端末、コンパクトな携帯情報
端末を提供することができる。
101 ワード線駆動回路
102a 第1ビット線駆動回路
102b 第2ビット線駆動回路
102c 第3ビット線駆動回路
103a 第1セルアレイ
103b 第2セルアレイ
103c 第3セルアレイ
104a 第1ワード線
104b 第2ワード線
104c 第3ワード線
105a 第1ビット線
105b 第2ビット線
105c 第3ビット線
106a 第1メモリセル
106b 第2メモリセル
106c 第3メモリセル
107a トランジスタ
107b トランジスタ
107c トランジスタ
108a 容量素子
108b 容量素子
108c 容量素子
110 制御回路
120 駆動回路
201 セルアレイ
210 駆動回路
260 トランジスタ
262 オペアンプ
312 トランジスタ
314 容量素子
322 トランジスタ
324 容量素子
332 トランジスタ
334 容量素子
342 トランジスタ
344 容量素子
352 トランジスタ
354 容量素子
362 トランジスタ
364 容量素子
401 CPU
402 メインメモリ
403 クロックコントローラ
404 キャッシュコントローラ
405 シリアルインターフェース
406 I/Oポート
407 端子
408 インターフェース
409 キャッシュメモリ
550 RFタグ
551 アンテナ回路
552 集積回路
553 電源回路
554 復調回路
555 変調回路
556 レギュレータ
557 演算回路
558 記憶装置
559 昇圧回路
600 基板
606 素子分離絶縁層
608 ゲート絶縁膜
610 ゲート電極
616 チャネル形成領域
620 不純物領域
624 金属化合物領域
626 電極
628 絶縁膜
630a ソース電極またはドレイン電極
630b ソース電極またはドレイン電極
636a 電極
636b 電極
636c 電極
640 絶縁膜
642a ソース電極またはドレイン電極
642b ソース電極またはドレイン電極
642c 電極
643a 酸化物導電膜
643b 酸化物導電膜
644 酸化物半導体膜
646 ゲート絶縁膜
648a ゲート電極
648b 導電膜
650 絶縁膜
652 絶縁膜
654a 電極
654b 電極
656 配線
659 導電膜
660 トランジスタ
662 トランジスタ
664 容量素子
670 メモリセル
810 書き込み回路
811 読み出し回路
812 デコーダ
813 レベルシフタ
814 セレクタ
815 デコーダ
816 レベルシフタ
817 バッファ
1101 基板
1102 下地絶縁層
1104 保護絶縁膜
1106a 高抵抗領域
1106b 低抵抗領域
1106 酸化物半導体膜
1108 ゲート絶縁膜
1110 ゲート電極
1112 側壁絶縁膜
1114 一対の電極
1116 層間絶縁膜
1118 配線
1600 基板
1602 下地絶縁層
1606 酸化物半導体膜
1608 ゲート絶縁膜
1610 ゲート電極
1614 一対の電極
1616 層間絶縁膜
1618 配線
1620 保護膜
7031 筐体
7032 筐体
7033 表示部
7034 表示部
7035 マイクロホン
7036 スピーカー
7037 操作キー
7038 スタイラス
7041 筐体
7042 表示部
7043 音声入力部
7044 音声出力部
7045 操作キー
7046 受光部
7051 筐体
7052 表示部
7053 操作キー
8101 下地絶縁層
8102 埋め込み絶縁層
8103a 半導体領域
8103b 半導体領域
8103c 半導体領域
8104 ゲート絶縁膜
8105 ゲート
8106a 側壁絶縁物
8106b 側壁絶縁物
8107 絶縁物
8108a ソース
8108b ドレイン
Claims (3)
- 第1の駆動回路と、
第2の駆動回路と、
第3の駆動回路と、
第1のメモリセルと、
第2のメモリセルと、を有し、
前記第1の駆動回路は、第1のビット線を駆動する機能を有し、
前記第2の駆動回路は、第2のビット線を駆動する機能を有し、
前記第3の駆動回路は、第1のワード線を駆動する機能を有し、
前記第3の駆動回路は、第2のワード線を駆動する機能を有し、
前記第1のメモリセルは、第1のトランジスタと、第1の容量素子とを有し、
前記第1のトランジスタのゲートは、前記第1のワード線と電気的に接続され、
前記第1のトランジスタのソース又はドレインの一方は、前記第1のビット線と電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、前記第1の容量素子の電極と電気的に接続され、
前記第2のメモリセルは、第2のトランジスタと、第2の容量素子とを有し、
前記第2のトランジスタのゲートは、前記第2のワード線と電気的に接続され、
前記第2のトランジスタのソース又はドレインの一方は、前記第2のビット線と電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、前記第2の容量素子の電極と電気的に接続され、
前記第1のメモリセルを有するセルアレイは、前記第1の駆動回路と重なる領域を有し、
前記第2のメモリセルを有するセルアレイは、前記第2の駆動回路と重なる領域を有し、
前記第1のトランジスタの活性層は、第1の酸化物半導体層を有し、
前記第2のトランジスタの活性層は、第2の酸化物半導体層を有し、
前記第1の酸化物半導体層は、結晶性を有し、
前記第2の酸化物半導体層は、結晶性を有することを特徴とする半導体装置。 - 請求項1において、
前記第1のトランジスタは、前記第1の酸化物半導体層と、第1のゲート電極と、を有し、
前記第2のトランジスタは、前記第2の酸化物半導体層と、第2のゲート電極と、を有し、
前記第1の酸化物半導体層は、第1のチャネル形成領域と、第1の半導体領域と、第2の半導体領域とを有し、
前記第2の酸化物半導体層は、第2のチャネル形成領域と、第3の半導体領域と、第4の半導体領域とを有し、
前記第1のゲート電極の一端部は、前記第1の半導体領域の端部と一致し、
前記第1のゲート電極の他端部は、前記第2の半導体領域の端部と一致し、
前記第2のゲート電極の一端部は、前記第3の半導体領域の端部と一致し、
前記第2のゲート電極の他端部は、前記第4の半導体領域の端部と一致することを特徴とする半導体装置。 - 請求項1において、
前記第1のトランジスタは、前記第1の酸化物半導体層と、第1のゲート電極と、を有し、
前記第2のトランジスタは、前記第2の酸化物半導体層と、第2のゲート電極と、を有し、
前記第1の酸化物半導体層は、第1のチャネル形成領域と、第1の半導体領域と、第2の半導体領域とを有し、
前記第2の酸化物半導体層は、第2のチャネル形成領域と、第3の半導体領域と、第4の半導体領域とを有し、
前記第1のゲート電極の一端部は、前記第1の半導体領域の端部と一致せず、
前記第1のゲート電極の他端部は、前記第2の半導体領域の端部と一致せず、
前記第2のゲート電極の一端部は、前記第3の半導体領域の端部と一致せず、
前記第2のゲート電極の他端部は、前記第4の半導体領域の端部と一致しないことを特徴とする半導体装置。
Priority Applications (1)
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---|---|---|---|
JP2015022865A JP5980973B2 (ja) | 2010-09-14 | 2015-02-09 | 半導体装置 |
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