KR102304460B1 - 콘택 개구 식각 윈도우들을 위한 lc 모듈 레이아웃 배치 - Google Patents

콘택 개구 식각 윈도우들을 위한 lc 모듈 레이아웃 배치 Download PDF

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Abstract

큰 계단 높이를 방지하는 3차원 반도체 메모리 내의 LC 모듈들을 위한 레이아웃 배치가 개시된다. 상기 배치는 인접하는 쌍들이 두 절연/도전층의 쌍들의 두께보다 크지 않은 높이로 다른 절연/도전층의 쌍들을 형성한다.

Description

콘택 개구 식각 윈도우들을 위한 LC 모듈 레이아웃 배치{LC MODULE LAYOUT ARRANGEMENT FOR CONTACT OPENING ETCH WINDOWS}
본 발명은 대체로 반도체 장치들에 관한 것으로서, 보다 상세하게는 3차원 메모리 모듈들의 제조에 관한 것이다.
반도체 메모리들의 밀도들이 증가함에 따라, 2차원 구조들은 더 이상 특정된 요구 사항들을 만족하지 못하고 있다. 이에 따라, 비록 3차원 메모리들을 제조하기 위한 제조 공정들이 특별한 문제들을 제기하지만, 3차원 메모리들이 알려져 왔다. 3차원으로 메모리 구조들을 형성하기 위한 하나의 접근 방식은 계단 구조들의 수평 층들 내에 배치되는 메모리 요소들을 형성하고, 이후에 상기 층들을 콘택 개구들 내에 배치되는 수직 도전성 요소들을 갖는 컨트롤 층에 연결하여 상기 층들의 도전성 표면 레벨들에 대한 접근을 제공하는 과정들을 수반한다. 상기 계단 구조들은 절연성 및 도전성 물질의 교번하는 층들을 먼저 적층하여 형성될 수 있다. 순차적인 마스크/포토/식각 단계들이 이후에 식각 단계들 사이에서 점차적으로 벗겨지는 포토레지스트로 수행될 수 있다. 단조롭게 증가하는 깊이의 식각들의 수행은 계단 구조들의 다중 계단들을 생성한다. 식각 단계들의 숫자가 클 때, 이러한 접근 방식은 반도체 구조들 내의 인접하는 표면들의 레벨들 사이에 큰 불연속부들을 형성한다. 이들 큰 불연속부들은 절충되는 임계 치수들을 야기할 수 있으며, 이에 따라 콘택 패터닝 오버레이 마진(overlay margin)을 감소시키고 원하지 않는 식각 관통 문제를 발생시킨다.
이에 따라 인접하는 도전성 표면 레벨들 사이에 큰 불연속부들을 나타내지 않는 다층 반도체 구조들에 대한 필요성이 해당 기술 분야에 존재한다. 또한, 이러한 다층 반도체 구조들을 형성하는 방법에 대한 필요성도 존재한다.
본 발명은 복수의 LC 모듈들을 구비하는 3차원 반도체 메모리 구조를 제공하여 이들 및 다른 필요성들을 해결하며, 상기 모듈들은 콘택 패드들 및 콘택 패드들을 위한 계층별(layer-by-layer) 개구들을 포함한다. 상기 LC 모듈들은 복수의 레벨들 상에 배치되고, 각각의 레벨은 하나 또는 그 이상의 도전 물질 및 절연 물질의 교번되는 층들의 쌍들(OP층의 쌍들)로 형성되며, 여기서 인접하는 레벨들의 표면들 사이의 높이 차이는 두 OP층의 쌍들의 두께를 초과하지 않는다.
여기에 개시되는 본 발명의 특정한 구현예들은 여덟 또는 그 보다 적은 LC 모듈들을 포함한다. 본 발명의 다른 실시예들은 여덟 이상의 LC 모듈들을 포함한다. LC 모듈들은 홀수의 번호가 부여되거나, 짝수의 번호가 부여되어 지정될 수 있으며, 0의 번호가 부여되는 LC 모듈은 짝수의 번호가 부여되는 것으로 지정될 수 있다.
일 실시예에 따르면, 연속적으로 번호가 부여된 LC 모듈들의 표면들 사이의 높이 차이는 하나의 OP층의 쌍의 두께이다.
일 실시예에 따르면, 상기 0의 번호가 부여된 LC 모듈의 표면이 가장 크거나 가장 높은 표면이고, 가장 큰 번호가 부여된 LC 모듈의 표면이 가장 작은(또는 가장 낮은) 표면이다. 일 실시예에 있어서, 상기 홀수의 번호가 부여된 표면들 또는 표면 레벨들이 나란히 그룹으로 되고, 상기 짝수의 번호가 부여된 표면들 또는 표면 레벨들이 나란히 그룹으로 되어, 가장 큰 홀수의 번호를 갖는 표면들 또는 표면 레벨들이 가장 큰 짝수의 번호를 갖는 레벨에 인접한다.
본 발명의 일 측면은 3차원 반도체 메모리를 위한 LC 모듈들의 집합을 형성하는 방법을 포함한다. 상기 방법의 일 구현예는 기판 상에 형성되는 반도체 스택을 제공하는 단계를 포함하고, 상기 스택은 상부에 교번되는 도전/절연 물질층의 쌍들(OP층의 쌍들)이 형성되는 두꺼운 절연층을 포함한다. 일 구현예에 있어서, 상기 방법은 복수의 식각 위치들을 한정한다. 복수의 별개의 표면들 또는 표면 레벨들(각 식각 위치들에서)을 형성하도록 상기 반도체 스택에 대해 일련의 식각들이 수행되어, 두 OP층의 쌍들의 두께보다 큰 두께로 높이가 다른 인접하는 표면들이 없게 된다.
일 실시예에 있어서, 상기 방법은 2의 제곱승(power)과 동일한 숫자의 식각 위치들에 대응되는 LC 모듈들을 생성하도록 적용된다. 상기 방법의 구현예들은 홀수의 식각 위치들을 형성할 수 있거나, 짝수의 식각 위치들을 형성할 수 있다.
상기 장치와 방법이 기능적인 설명들로 문법적으로 적절한 표현을 위해 기술되거나 기술될 것이지만, 다르게 나타내지 않는 한, 특허 청구 범위가 "수단들" 또는 "단계들" 한정들의 구성에 의해 어떠한 방식으로도 제한되는 것으로 해석되지는 않으며, 특허 청구 범위와 균등물들에 대한 법률적인 원칙에 의해 제공되는 의미와 균등물들의 전체 범주에 부합되는 점이 분명히 이해되어야 할 것이다.
여기에 기재되거나 참조되는 임의의 특징이나 특징들의 결합은 상기 특징들이 포함되는 임의의 이러한 결합이 본문, 본 명세서 및 해당 기술 분야의 숙련자의 지식으로부터 분명해질 것 경우에 같이 상호 불일치되지 않도록 제공되는 본 발명의 범주에 포함된다. 또한, 여기에 기재되거나 참조되는 임의의 특징이나 특징들의 결합은 본 발명의 임의의 실시예들로부터 특별히 배제되지는 않을 수 있다. 본 발명을 개략적으로 설명하는 목적들을 위해, 본 발명의 특정 측면들, 이점들 및 새로운 특징들이 기재되거나 참조된다. 물론, 이와 같은 측면들, 이점들 또는 특징들이 본 발명의 임의의 특정한 구현에 모두 구체화될 필요는 없는 점이 이해될 것이다. 본 발명의 추가적인 특징들 및 측면들은 다음의 상세한 설명과 특허 청구 범위에서 명확해질 것이다.
본 발명의 방법의 구현들은 랜딩 패드들의 위치들 및 3차원 메모리 구조의 보다 높은 층들 내의 대응하는 연결 포인트들을 효과적으로 재배치하여, LC 모듈들의 신뢰성을 향상시킬 수 있다.
도 1은 교번되는 절연/도전층들(OP층의 쌍들)로 형성되는 종래 기술의 3차원 반도체 메모리 장치의 일부의 단면도이다.
도 2는 인접하는 OP층의 쌍들의 레벨들 사이의 큰 차이를 나타내는 도 1의 종래 기술의 구조의 일부의 상세도이다.
도 2a는 종래 기술에 따른 콘택 개구들의 형성을 위한 제조에 대한 처리 후의 도 2의 구조의 개념적인 도면을 나타낸다.
도 2b는 콘택 개구들의 형성 후의 도 2a의 종래 기술의 구조를 나타낸다.
도 2c는 콘택 패드 및 콘택 패드를 위한 계층별 개구를 나타내는 LC 모듈의 상세한 도면을 나타낸다.
도 3은 여덟 개의 OP층의 쌍들의 처리되지 않은 반도체 스택 및 제1 식각 단계의 세부 사항의 단면도이다.
도 4는 도 3의 구조에 적용되는 제1 식각 단계의 결과를 나타내고, 제2 식각 단계의 세부 사항을 포함하는 도면이다.
도 5는 도 4의 구조에 적용되는 제1 식각 단계의 결과를 나타내고, 제3 식각 단계를 더 설명하는 도면이다.
도 6은 여덟 개의 OP층의 쌍들의 처리되지 않은 반도체 스택 및 도 3에 명시된 경우와 다른 제1 식각 단계의 세부 사항의 단면도이다.
도 7은 도 6의 구조에 적용되는 제1 식각 단계의 효과를 나타내고, 제2 식각 단계를 명시하는 도면이다.
도 8은 제2 식각 단계의 결과를 나타내고, 도 7의 구조에 적용되는 제3 식각 단계를 설명하는 도면이다.
도 9는 인접하는 레벨들 사이의 최대 차이가 두 OP층의 쌍들의 두께인 점을 나타내는 제3 식각 단계의 적용 후의 도 8의 구조의 형상을 설명한다.
도 10은 여덟 개의 OP층의 쌍들을 갖는 도 9의 구조를 형성하기 위한 마스크/포토/식각 공정의 구현을 설명하는 흐름도이다.
도 11은 임의의 숫자의 OP층의 쌍들을 갖는 3차원 메모리 구조들을 형성하기 위한 일반적인 마스크/포토/식각의 공정의 구현을 설명하는 흐름도이다.
도 11a는 도 11의 구현의 세부 단계를 나타내는 흐름도이다.
도 12는 열 개의 OP층의 쌍들의 처리되지 않은 반도체 스택 및 도 11 및 도 11a의 구현에 따른 제1 식각 단계의 세부 사항의 단면도이다.
도 13은 제1 식각 단계의 결과를 나타내고, 도 12의 구조에 적용되는 제2 식각 단계를 설명하는 도면이다.
도 14는 제2 식각 단계의 결과 및 도 13의 구조에 적용되는 제3 식각 단계에 대해 설명하는 단면도이다.
도 15는 도 14의 구조에 적용되는 제3 식각 단계의 효과를 나타내고 특정한 제4 식각 단계를 나타내는 도면이다.
도 16은 도 15의 구조에 제4 식각 단계를 적용한 결과를 나타내고, 인접하는 레벨들 사이의 최대의 레벨 차이가 두 OP층의 쌍들의 두께인 점을 나타내는 도면이다.
도 17은 열하나의 OP층의 쌍들을 갖는 반도체 스택을 설명하고, 제1 식각 단계를 설명하는 도면이다.
도 18은 제1 식각 단계의 결과를 나타내고, 도 17의 구조에 적용되는 제2 식각 단계를 설명하는 도면이다.
도 19는 도 17의 구조에 대한 제1의 두 식각 단계들의 적용의 효과를 나타내고, 제3 식각 단계를 설명하는 도면이다.
도 20은 제3 식각 단계의 결과를 설명하고, 도 19의 구조에 적용되는 제4 식각 단계를 설명하는 도면이다.
도 21은 도 20의 구조에 대해 수행되는 한 제4 식각 단계의 최종적인 결과를 나타내고, 인접하는 레벨들 사이의 최대의 차이가 두 OP층의 쌍들의 두께인 점을 보여주는 도면이다.
이하, 다른 구현예들에서는 각 예들에 대해 그렇지 않을 수 있지만 일부 구현예들에서는 도시된 예들이 크기가 조정된 것으로 이해되는 첨부된 도면들에 예시되고 기재되는 본 발명의 실시예들을 설명한다. 특정 측면들에 있어서, 도면들과 상세한 설명에서 유사하거나 동일한 참조 부호들의 사용은 다른 구현예들에서 동일한 사용이 그렇지 않을 수 있지만 동일하거나, 유사하거나, 비슷한 부품들 및/또는 요소들을 언급한다. 특정 구현예들에 따르면, 상부, 하부, 좌측, 우측, 위로, 아래로, 상에, 상부에, 아래에, 하부에, 후방 및 전방과 같은 방향 용어들의 사용은 다른 구현예들에서 동일한 사용이 그렇지 않을 수 있지만 문자 그대로 해석된다. 본 발명은 해당 기술 분야에서 통상적인 다양한 집적 회로 제조 및 다른 기술들과 함께 수행될 수 있으며, 상당히 보편적으로 수행되는 공정 단계들이 본 발명에 대한 이해를 제공하기 위해 필요한 경우에 여기에 포함된다. 본 발명은 반도체 장치들 및 공정들의 분야에서 일반적으로 이용 가능성을 가진다. 그러나, 예시적인 목적들을 위하여, 다음의 설명은 3차원 반도체 메모리 장치들 및 관련된 제조 방법들에 속하게 된다.
도면들을 보다 상세하게 참조하면, 도 1은 종래 기술의 3차원 반도체 메모리 장치의 일부, 특히 콘택 패드들 및 콘택 패드들을 위한 계층별 개구들의 집합들 (LC 모듈들)을 포함하는 구조(100)의 단면도를 예시한다.
예시된 구조(100)의 일부(110)의 세부 사항은 도 2에 도시되며, 이는 예를 들면, 원소들의 주기율표에서 IVA족 물질의 원자들로 형성되는 기판(102)에서 확인된다. 게르마늄 및 실리콘이 통상적인 예들이다. 베이스층(base layer)을 형성할 수 있는 절연 물질(예를 들면, 산화물)의 상대적으로 두꺼운 층(115)이 상기 기판(102) 상에 증착될 수 있고, 도전 물질(125) 및 절연 물질(120)의 교번되는 층들의 계단이 상기 산화물층(115) 상에 형성될 수 있다. 상기 도전층들(125)은 임의의 적합한 도전 물질, 예를 들면, 여기서 폴리실리콘으로 언급될 수 있는 다결정 실리콘으로 형성될 수 있고, 상기 절연층들(120)은 임의의 적합한 절연 물질, 예를 들면, 산화 실리콘(SiO2), 실리콘 산탄화물(SiOC) 또는 실리콘 산불화물(SiOF)과 같은 실리콘의 산화물로 형성될 수 있다. 상기 도전 및 절연 물질의 교번되는 쌍들은 여기서 OP층의 쌍들(130)로 언급될 수 있다. 비록 층의 쌍들의 숫자는 일부 구현예들에서 여덟보다 많거나 적은, 예를 들면, 2, 4, 16, 32 또는 그 이상이 될 수 있지만, 여덟 개의 OP층의 쌍들(130)이 도 2에 예시된다. 상기 도전(폴리실리콘)층들(125)은 약 15㎚ 내지 약 30㎚의 두께 범위, 통상적으로 약 20㎚의 두께가 될 수 있으며, 상기 절연(산화물)층들(120)은 통상적으로 약 40㎚의 두께로 약 20㎚ 내지 약 50㎚의 두께 범위가 될 수 있다. 최상부의 절연층(121) 및 상기 베이스층(115)은 제조 공정 문제들을 처리하기 위하여 상기 산화물층들(120)보다 두꺼울 수 있다.
도 1 및 도 2의 구조들은 마스킹, 포토레지스트의 적용, 식각 및 포토레지스트의 철회 단계들 및 구별되는 표면 레벨들(surface levels) 또는 상기 OP층의 쌍들의 표면들의 요구되는 숫자(예를 들면, 여덟 개)를 형성하기 위한 상기 단계들의 반복에 의해 형성될 수 있으며, 이들은, 예를 들면, 상기 OP층의 쌍들 상부에 개구들을 생성하는 식각 단계들이 도 2a 및 도 2b를 참조하여 다음에 설명하는 바와 같이 콘택 패드들 상에 "랜드(land)"되어야 하기 때문에 여기서는 콘택 패드들 또는 랜딩 패드들(135)로 언급될 수 있다. 상기 OP층의 쌍들의 표면들은 이와 같은 참조 표현이 혼란을 야기하지 않을 때는 여기서는 간단히 "레벨들" 또는 "표면들"로 언급될 수 있다.
OP층의 쌍들은 상부층 및 하부층을 포함할 수 있으며, 여기서 상기 상부층은 절연층이고, 상기 하부층은 어떤 다른 도전층과 전기적인 연결을 실질적으로 갖지 않는 도전층이다. 다음의 도 2a를 참조하여 요약되는 이후의 제조 단계는 3차원 메모리 구조의 일부로서 개별적인 도전층들을 갖는 연결들(즉, 상기 랜딩 패드들(135))을 생성하는 수직 도전 구조들을 형성할 수 있다. 상기 랜딩 패드들(135)(최하부의 랜딩 패드(145)를 제외하고)은 약 150㎚의 통상적인 값을 가질 수 있고, 약 100㎚ 내지 약 250㎚의 범위가 될 수 있는 폭(140)을 가진다.
편의를 위하여, 식각 위치들(랜딩 패드들에 대응될 수 있는)은 도 2 및 이후의 도면들에서 P(0), P(1),…, P(7)로 확인된다. 각 위치들에서 식각의 깊이는 각각의 랜딩 패드들에 대한 레벨을 결정한다. 상기 레벨들은 본 실시예(도 2)에서 L(0), L(1),…, L(7)로 확인되며, 여기서 L(i)는 i번째 레벨을 형성하는 식각 공정에 의해 제거되는 OP 층의 쌍들의 숫자를 언급한다.
도 1 및 도 2에 예시한 바와 같이, 상기 구조(100)는 상기 계단의 각 위치 P(7)에서 레벨 L(7), 즉 가장 낮은 레벨에 배치되는 특정한 랜딩 패드(145)에 인접하는 위치 P(0)에 위치하는 레벨 L(0), 즉 높은 레벨에서 OP층의 쌍들(130)의 큰(즉, 상대적으로 높은) 스택(160)을 포함한다. 레벨들 L(0) 및 L(7)의 병치는 최대의 레벨 차이, 즉 본 실시예에서 일곱 개의 OP층의 쌍들의 두께와 같은 가장 높은 차이를 가져온다. 보다 일반적으로는, N의 수의 OP층의 쌍들이 사용될 때, L(0) 및 L(N-1) 사이에서 이러한 최대의 레벨 차이는 (N-1)×(OP 두께)이다.
상기 높은 스택(160)은 이와 관련되어 약 0도(테이퍼(taper) 없음)부터 약 1 내이 3도의 수직 범위의 각도를 갖는 테이퍼(150)를 가질 수 있다. 상기 테이퍼 각도의 값의 조절은 어려우며, 테이퍼 각도의 임의의 양의 값은 기생되는 것으로 간주될 수 있다. 양의 테이퍼 각도는 필연적으로 대략 (N-1)×(테이퍼 각도)×(OP 두께)의 양으로 최하부의 랜딩 패드(145)의 식각 후 임계 치수(ECD)(155)의 감소를 발생시킨다. 즉, 상기 최하부의 랜딩 패드(145)의 폭(155)이 남아 있는 랜딩 패드(155)의 폭(140) 보다 작을 수(예를 들면, 상당히 작을 수) 있다. 상기 감소된 폭(155)은 상기 최하부의 랜딩 패드(145)에 접촉되는 수직 연결 구조의 정확한 배치를 어렵게 한다. 이와 같은 배치의 구현에 대한 실패는 바람직하지 않게 상기 메모리 장치의 제조에 결함을 가져온다.
상기 계단 구조(100)를 형성하는 하나의 종래의 식각의 방법은 OP층의 쌍들(130)의 각 세트가 개별적으로 식각되기 때문에 일곱의 순차적인 식각 단계들을 채용한다. 예를 들어 상기 일곱 식각들의 위치들이 P(0)-P(7)로 번호가 부여된 도 2를 참조하면, 이와 같은 방법의 구현은 위치 P(7) 내의 하나의 OP층의 쌍(130)을 제거할 수 있고, 포토레지스트가 철회될 수 있으며, 하나의 OP층의 쌍(130)이 위치들 P(6)-P(7) 내에서 제거될 수 있다. 이들 과정들은 위치들 P(5)-P(7) 등의 추가적인 OP층의 쌍(130)을 제거하여 반복될 수 있다. 본질적으로, 일곱의 이러한 식각 단계들은 위치 P(7) 내의 일곱 OP층의 쌍들(130)을 제거하고, 여섯 OP층의 쌍들(130)이 위치 P(6) 내에서 제거되는 등으로 일곱 번째 식각 단계에서 위치 P(1) 내의 OP층의 쌍(130)이 제거된다. 위치 P(0)에서의 레벨은 이러한 실시예에서는 식각되지 않는다.
도 2a 및 도 2b는 랜딩 패드들(135)과 전기적인 연결을 용이하게 하는 콘택 개구들을 형성하기 위한 도 2의 종래 기술의 구조에 적용되는 공정 단계들의 결과들을 예시한다. 상기 공정 단계들은, 도 2a에 도시한 바와 같이, 예를 들면 실리콘 질화물(SiN)의 층(165)을 도 2의 구조 상부에 위치시키는 단계를 포함할 수 있다. 상기 SiN은 랜들 패드들의 상부 표면들 상의 식각 정지층(166)으로 기능할 수 있고, 상기 랜딩 패드들의 측면들 상의 스페이서(167)로 기능할 수 있다. LC 산화막(170)으로 언급될 수 있는 후속하는 산화물층이 상기 SiN층(165) 상부에 놓일 수 있다. 화학 기계적 연마(CMP) 단계로 여기서 콘택 코팅(CO) SiN막(175)으로 언급되는 SiN의 다른 층의 증착을 위해 상기 LC 산화막(170)을 형성할 수 있다. 다른 산화물층, 예를 들면, CO 산화막(180)이 상기 CO SiN막(175) 상에 증착될 수 있으며, 결과물은 CMP에 의해 평탄화될 수 있다.
도 2b는 도 2a의 구조 내의 콘택 개구들 CO(0), CO(1),…, CO(7)의 형성의 결과들 예시한다. 상기 형성은 상기 콘택 개구들의 상부를 형성하는 제1 식각 단계를 포함하여 몇몇의 식각 단계들을 수반하는 사진 식각 방법들에 의해 이루어질 수 있다. 상기 CO SiN막(175)을 식각 정지층으로 이용할 수 있는 상기 제1 식각 단계는 도 2b에 예시한 바와 같이 실질적으로 수직하고 직선의 측부들을 갖는 콘택 개구들을 형성할 수 있다. 후속하여, 제2 식각 단계는 상기 제1 식각 단계에 의해 이미 노출된 CO SiN막(175)을 제거할 수 있고, 제3 식각 단계는 상기 CO SiN막(175) 아래의 상기 LC 산화막(170)의 물질을 제거할 수 있으며, 상기 제3 식각 단계는 상기 SiN 정지층(166) 상에서 종료된다. 제4 식각 단계는 랜딩 패드들을 위한 계층별(layer-by-layer) 콘택 개구들을 형성하도록 상기 SiN 정지층(166) 및 각각의 아래에 놓인 산화물층(120)을 천공할 수 있다. 상기 랜딩 패드들(즉, 콘택 패드들) 및 상기 패드들을 위한 콘택 개구들은 LC 모듈들 LC(0), LC(1),…, LC(7)로서 확인된다. 도 2b의 구조는 여덟 개의 이와 같은 LC 모듈들을 포함한다.
대표적인 LC 모듈 LC(3)의 세부 사항이 도 2c에 예시되며, LC 모듈(예를 들면, LC(3))은 상기 OP 쌍(130)의 일부이인 절연층(120) 상기 도전층(125)으로 형성되는 콘택 패드를 포함하며, 또한 절연층(120)을 포함할 수 있다. 일반적으로, 상기 절연층(120)의 상부 경계(122)는 여기서 표면, 레벨, 또는 LC 모듈의 표면 레벨로 언급될 수 있다. SiN 스페이서 물질(167) 및 상기 SiN 정지층(166)으로 나타나난 SiN 물질이 예시된다. 도전 물질로 채워질 때, 상기 콘택 개구 CO(3)(즉, 계층별 개구의 예)는 상기 콘택 패드(즉, 랜딩 패드)에 전기적인 연결을 제공한다.
도 2b에 예시한 실시예에 대하여, 상기 제4 식각 단계가 LC 모듈 LC(0)를 형성하도록 도전층(125)에 성공적으로 도달된다. 이러한 실시예에서 동일한 제4 식각 공정은 LC 모듈들 LC(1), LC(2),…, LC(6)을 성공적으로 생성한다. 그러나, LC(7)의 형성은 상기 큰 스택(160)(도 2)의 측벽 상부에 놓인 SiN 물질(165)의 테이퍼진 표면(151)에 의해 지연된다. 이에 따라, 상기 제4 식각 단계는 LC(7)에 대응되는 상기 도전층(125)에 도달하는 데 실패할 수 있다(도 2b에 예시한 바와 같이). 다른 실시예들에 있어서, 상기 제4 식각 단계는 LC(7) 상에 부분적인 랜딩만을 생성할 수 있다. 양 경우들에 있어서, 도전 물질로의 상기 콘택 개구들 CO(0)-CO(7)의 후속하는 충진은 높은 저항의 연결 또는 심지어는 보이드(void)가 생성될 수 있고 CO(7)의 저면에서 이른바 블라인드 홀(blind hole)을 야기할 수 있는 결과로 #7 랜딩 패드와의 전기적 연결을 형성하는 데 실패할 수 있다. 본 발명의 목적은 전술한 난점을 제거하는 방법을 설명하는 것이다.
다시 도 2를 참조하면, 상기 예시된 계단 구조는 일곱이 아니라 도 3-도 5에 예시한 바와 같이 세 식각 단계들로 구성될 수 있다. 이들 도면들에 예시된 상기 세 단계 공정은 도 3에 도시된 바와 같이 OP층 쌍들(130)의 처리되지 않은 스택으로 시작된다. 위치들 P(0)-P(7)은 도면에서 확인되며, 각 위치는 임의의 식각 단계들을 수행하기 전에 이와 관련된 레벨 L(0)을 가진다. 제1 마스크/포토/식각 과정이 개구들(205) 및 식각 깊이 ED(1)으로 특징지어지는 마스크(200)를 이용하여 도 3의 구조에 대해 수행되며, 여기서 표기 ED(i)는 i의 OP 레벨들이 상기 식각 과정에 의해 제거되는 점을 나타낸다. 상기 제1 식각 과정(식각 깊이 ED(1)을 갖는)은 하나의(즉, 최상부의) 상기 스택의 선택적인 위치들(예를 들면, 위치들 P(1), P(3), P(5), P(7))로부터 상기 OP층의 쌍들(130)을 제거한다. 이와 같은 제1 과정의 결과는 도 4에 도시된다. 예시한 바와 같이, 위치들 P(1), P(3), P(5) 및 P(7)은 제거된 하나의 OP층(L(1)로 나타낸)을 가지며, 나머지 위치들은 제거된 OP층들(L(0)로 나타낸)을 갖지 않는다.
제2 마스크/포토/식각 과정은 두 식각 위치들 및 식각 깊이 ED(2)를 커버하는 개구들(215)을 갖는 제2 마스크(210)를 이용한다. 이러한 과정은 위치들 P(2)-P(3) 및 P(6)-P(7) 내의 OP층의 쌍들의 두 레벨들로부터 물질을 제거한다. 상기 제2 식각의 결과는 도 5에 도시되며, 여기서 위치들 P(1) 및 P(5)는 레벨 L(1)까지 식각되고, 위치들 P(2) 및 P(6)은 레벨 L(2)까지 식각되며, 위치들 P(3) 및 P(7)은 레벨 L(3)까지 식각된다. 위치들 P(0) 및 P(4)는 식각되지 않았다.
개구(225) 및 식각 깊이 ED(4)를 갖는 제3 마스크(220)를 이용하는 최종 마스크/포토/식각 단계는 네 개의 인접하는 위치들 P(4)-P(7)로부터 물질을 제거한다.
상술한 세 식각 단계들은 도 2에 예시한 것과 실질적으로 동일한 구조를 가져온다.
전술한 바와 같은 여덟 OP층의 쌍들에 적용되는 상기 세 단계 프로토콜은 간단한 방식으로 여섯 OP층의 쌍들을 위해 네 단계 과정으로 일반화된다. 유사하게, 5, 6 및 7 단계들이, 예를 들면, 각기 32, 64 및 128의 OP층의 쌍들을 갖는 구조들을 위해 요구될 수 있다. 일반적으로, N 레벨들을 위해 요구되는 식각 단계들의 숫자는 N이 2의 제곱승(power)일 때에 log2(N)이다.
비록 상기 프로토콜이 LC 모듈들을 형성하기 위해 요구되는 식각 단계들의 숫자를 감소시킬 수 있지만, 이의 이용은 인접하는 패드 위치들 사이의 큰 최대의 레벨 차이를 감소시키지 못한다. 즉, 이와 같은 과정은 앞서 설시한 최대 레벨 차이 문제를 해결하지 못한다.
본 발명은 두 OP층의 쌍들의 최대의 인접하는 도전성 표면 또는 레벨 차이를 갖는 LC 모듈들을 구비하는 변경된 구조를 가져오는 새로운 레이아웃(layout) 배치 및 식각 과정을 채용하는 설계를 기술한다. 이와 같은 배치는 ECD(155)(도 2)의 감소를 실질적으로 제거할 수 있다. 이에 따라, 상기 배치는 도 2b의 CO(7)/LC(7)을 참조하여 전술한 같이 식각 단계들의 너무 이른 정지를 제거할 수 있다. 상기 변경된 구조는 종래의 구조 보다 하나 또는 그 이상의 이점들을 제공하면서 도 1 및 도 2에 예시한 구조와 실질적으로 동일한 기능성을 유지한다.
본 발명에 따른 식각 과정의 일 실시예의 구현은 여덟 랜딩 패드들의 경우에 대해 도 10의 흐름도에 요약된다. 상기 구현은 단계 400에서 전술한 바와 같이 구성되는 기판, 베이스층 및 복수의 OP층의 쌍들을 포함하는 반도체 스택을 제공함에 의해 시작된다. 랜딩 패드들의 위치들 P(0)-P(7)은 단계 405에서 확인된다.
이와 같은 스택의 예는 도 6에 예시되며, 여기서 형성되는 랜딩 패드들에 대응되는 식각 위치들 P(0)-P(7)이 표시된다. 0의 레벨(L(0))은 식각의 개시 이전에 각각의 위치 P(0)-P(7)에 나타난다.
단계 410에서, 제1 마스크/포토/식각 과정이 위치들 P(4)-P(7) 내의 하나의 OP층을 제거하기 위해 수행된다. 상기 마스크/포토/식각 단계는 도 6에 도시한 바와 같이 개구(306) 및 표시된 식각 깊이 ED(1)을 구비하는 배치(300)에 따라 물질의 하나의 OP층을 제거하도록 구성된다. 상기 도면은 상기 물질이 상기 개구(305) 바로 아래의 영역 내에서 제거되는 점을 나타낸다. 상기 제거에 후속하여, 상기 구조는 도 7에 예시한 바와 같이 나타나며, 여기서 위치들 P(0)-P(3)이 레벨 L(0)까지 식각되었고(즉, 식각되지 않았고), 위치들 P(4)-P(7)이 레벨 L(1)까지 식각되었던(즉, 하나의 OP층의 쌍이 제거되었던) 점이 나타난다.
단계 415에서, 식각 깊이 ED(2)를 갖는 개구(315)에 따라 물질의 제거를 나타내는 배치(310)(도 7)에 따른 두 OP층들을 제거하는 제2 마스크/포토/식각 동작이 수행된다. 즉, 두 OP층의 쌍들이 위치들 P(1), P(3), P(4) 및 P(6)로부터 제거된다. 상기 제거의 결과는 도 8에 도시되며, 여기서 위치들 P(2) 및 P(0)은 식각되지 않았고(레벨은 L(0)), 위치들 P(5) 및 P(7)은 레벨 L(1)까지 식각되었으며, 위치들 P(1) 및 P(3)은 레벨 L(2)까지 식각되었고, 위치들 P(4) 및 P(6)은 레벨 L(3)까지 식각되었다.
식각 깊이 ED(4)를 갖는 개구들(325)을 포함하는 배치(320)(도 8)에 따른 네 OP층의 쌍들을 제거하는 최종 마스크/포토/식각 과정이 단계 420에서 수행될 수 있다. 즉, 위치들 P(2)-P(5)로부터 물질이 제거된다. 상기 제거는 도 9에 예시된 결과를 생성하며, 여기서 위치들 P(0)-P(7)은 각각의 레벨들 L(0), L(2), L(4), L(6), L(7), L(5), L(3) 및 L(1)까지 식각되었다. 임의의 두 인접하는 위치들 사이의 높이 차이는 하나의 OP층의 두께 또는 두 OP층들의 두께이다.
도 9의 실시예는 또한 연속하여 번호가 부여된 레벨들(즉, 각각의 위치들 P(3) 및 P(4) 내의 L(6) 및 L(7))이 하나의 OP층의 쌍의 두께에 대응되는 것과 동일한 점을 보여준다. 더욱이, L(0)은 가장 큰(즉, 가장 높은) 레벨 또는 표면으로 나타나고, 가장 큰 번호가 부여된 레벨 또는 표면 L(7)은 가장 작은(즉, 가장 낮은) 레벨 또는 표면으로 나타난다. 도 9의 홀수의 번호가 부여된 레벨들 또는 표면들은 짝수의 번호가 부여된 레벨들 또는 표면들의 경우와 같이 나란히 그룹지어진다. 가장 큰 홀수의 번호가 부여된 레벨 또는 표면(즉, L(7)) 및 가장 큰 짝수의 번호가 부여된 레벨 또는 표면(즉, L(6))은 나란히 위치한다. 또한, 가장 작은 홀수의 번호가 부여된 레벨 또는 표면(즉, L(1)) 및 0의 번호가 부여된 레벨 또는 표면(즉, L(0))은 서로로부터 가장 멀리 위치한다.
비록 전술한 실시예가 여덟 개의 LC 모듈들을 갖는 구조들에 적용되지만, 본 명세서에 개시된 방법은 임의의 숫자의 OP층의 쌍들을 갖는 구조들에 대해 채용될 수 있다.
임의의 숫자의 층의 쌍들을 구비하는 스택을 처리하는 데 이용될 수 있는 상기 방법의 구현의 개요는 도 11의 흐름도에 제시된다. 예시된 구현에 따르면, 기판, 베이스층 및 교번되는 도전/절연층들(예를 들면, OP층의 쌍들)을 포함하는 반도체 스택이 단계 500에서 제공된다. 랜딩 패드들(표면들 또는 레벨들)의 숫자 N이 단계 505에서 결정되고, 랜딩 패드(표면 또는 레벨) 위치들이 한정되며, 식각 단계들의 숫자 M이 다음과 같이 계산된다.
M＝[log2N]
여기서, […]은 "보다 크거나 동일한 가장 작은 정수"를 나타낸다. 상기 랜딩 패드 위치들을 P(0), P(1),…, P(N-1)로 나타내고, 단계 510에서 이들 숫자들을 표의 제1 열(row)로 배열하는 것이 편리하다.
단계 515에서, N이 홀수인지 또는 짝수 인지에 대한 결정이 이루어진다. N이 짝수일 때, 식각 깊이(depth-of-etch) 정수들의 리스트가 다음의 배치로 단계 520에서 형성된다.
1, 3,…, N-1, N-2,…, 4, 2, 0
여기서, N-1이 홀수이고, N-2가 짝수인 점에 유의한다. 상기 식각 깊이 정수들은 각 랜딩 패드 위치 P(0), P(1),…,P(N-1).에서 수행되는 식각들 ED(′)의 레벨들(OP층의 쌍들의 숫자로 측정된)을 나타낸다. 상기 레벨 숫자들을 단계 510에서 구성된 표의 제2 열로서 이들을 삽입하여 표의 형태로 정렬하는 것이 편리하다. 구성된 바와 같이, 상기 표는 제1 열에 상기 랜딩 패드 위치들이 나열되고, 제2 열은 각 위치에서 수행되는 식각의 깊이를 나타낸다.
N이 홀수일 때, 정수들의 리스트가 단계 522에서 유사한(그러나 다른) 배치로 형성된다.
1, 3,…, N-2, N-1,…, 4, 2, 0
여기서, N-2는 홀수를 나타내고, N-1은 짝수를 나타낸다. 이전과 같이, 식각의 깊이 정수들은 랜딩 패드들의 숫자가 홀수일 때에 랜딩 패드 위치들의 레벨들을 나타낸다.
N＝10(짝수)이고 N＝11(홀수)에 대한 예들이 표 1 및 표 2에 각기 도시되며, 여기서 상기 표들의 제1 열에서 단계 510에 따른 각 식각 위치(즉, 랜딩 패드 위치)가 확인되고, 상기 표들의 제2 열은 나타낸 위치(단계 520 및 단계 522 참조)에 대한 레벨을 정의한다.
위치→ 9 8 7 6 5 4 3 2 1 0
레벨→ 1 3 5 7 9 8 6 4 2 0
ED(8) 0 0 0 0 1 1 0 0 0 0
ED(4) 0 0 1 1 0 0 1 1 0 0
ED(2) 0 1 0 1 0 0 1 0 1 0
ED(1) 1 1 1 1 1 0 0 0 0 0
위치→ 10 9 8 7 6 5 4 3 2 1 0
레벨→ 1 3 5 7 9 10 8 6 4 2 0
ED(8) 0 0 0 0 1 1 1 0 0 0 0
ED(4) 0 0 1 1 0 0 0 1 1 0 0
ED(2) 0 1 0 1 0 1 0 1 0 1 0
ED(1) 1 1 1 1 1 0 0 0 0 0 0
단계 525에서, 상기 식각의 깊이 정수들은 단계 520 또는 단계 522에서 개시되는 상기 표에 식각 깊이 열들 ED(′)로서 삽입되는 M-비트(digit binary) 숫자들로 표현된다.
M-비트 정수 q는 0부터 M-1까지의 값들 취할 수 있고, 예를 들면, M＝5의 경우에 각각의 "b" 숫자들이 0 또는 1인 b4b3b2b1b0으로서 이진수 형태로 표시될 수 있다. 이와 같은 표시는 다음을 의미하는 것으로 이해된다.
q＝b0×20＋b1×21＋b2×22＋…＋b4×24.
즉, 각 비트들이 q의 이진 표시내의 2의 제곱승(1, 2, 4, 8,…)과 관련된다. M＝5일 때, b4는 최상위 비트이고, b0은 최하위 비트이다. 예를 들면, q＝21일 경우, 그 이진 표시는 10011(즉, 16＋2＋1)이다.
표 1에 나타낸 예들에 대하여, N＝10이고 M＝4이다. 각 식각의 깊이 정수의 이진 표시는 상기 표의 마지막 네 열들을 형성하는 식각 깊이(ED) 열들을 갖는 행(column)으로 표현된다. 최상위 비트들은 제3 열에 위치하고, 최하위 비트들은 상기 표의 마지막 열에 놓인다. 각 식각 깊이 열들은 각 식각의 깊이 정수의 표시의 숫자들과 관련된 2의 제곱승에 따라 상기 표의 제1 행에 ED(8), ED(4), ED(2), ED(1)로 표기된다.
유사하게, 표 2의 예에 있어서, N＝11이고 다시 M＝4이다. 상기 식각의 깊이 정수들의 이진 표시가 표 1의 구성에 채용된 것과 유사한 방식으로 네 식각 깊이 열들을 생성하도록 상기 표에 추가된다.
마스크/포토/식각 과정들은 이후에 단계 530에서 비트의 열들에 따라 식각함에 의해 순차적으로 수행된다. 상기 표의 식각 깊이 열에 대응되는 각 식각 단계로 M의 식각 단계들이 수행된다(표 1 및 표 2에서 M＝4). 각 단계에서 식각되는 위치들은 각 식각 깊이 열에서 "1"로 나타낸다. 식각의 깊이는 각 단계에서 OP 두께의 단위들로 측정된 상기 식각 깊이 열(즉, 2의 제곱승)의 표기에 따라 수행된다.
단계 530의 세부 사항은 일 실시예에 따라 도 11a의 흐름도에 예시된다. 단계 532에서, 상기 표의 식각 깊이 열들의 하나가 선택되고, 식각이 단계 534에서 상기 식각 깊이 열 내의 "1"을 갖는 위치들에서 상기 식각 깊이 열의 표기(즉, 2의 제곱승)에 의해 나타낸 깊이까지 수행된다. 단계 536에서 점검에 대해 모든 식각 깊이 열들이 아직 선택되지 않았을 경우, 그러면 다른 식각 깊이 열(즉, 이미 선택되지 않은 식각 깊이 열)이 단계 538에서 선택된다. 상기 공정은 단계 534에서 모든 식각 깊이 열들에 대응하여 식각들이 수행되었을 때까지 반복된다.
N의 짝수 값(예를 들면, N＝10)을 이용하는 하나의 실시예가 식각들의 순서를 정의하도록 표 1 및 도 12-도 16을 이용하는 상기 방법의 구현을 예시한다. 이러한 실시예에 있어서, 열 개의 OP층들을 포함하는 반도체 스택이 도 12에 도시된다. 식각 위치들 P(0)-P(9)가 한정된다. 처음에, 식각 깊이들은 식각들이 수행되지 않았던 경우에 대응되는 L(0)로 표시된다.
도 11a의 흐름도를 따르면, 표 1의 ED(1)으로 표기된 식각 깊이 열이 단계 532에서 선택되고, 마스크(600)(도 12)가 상기 식각 깊이 열 ED(1)에 나타나는 각각의 "1"에 따라 제조된다. 식각되는 랜딩 패드 위치들은 도 12에 점선의 사각형(605)으로 나타낸다. 상기 식각은 단계 534에서 완료된다. 상기 제1 식각은 도 13에 도시한 바와 같이 위치들 P(5)-P(9)로부터 하나의 물질의 층을 제거한다.
단계 536에서, 모든 식각 깊이 열들이 아직 선택되지 않았으면, 공정은 단계 538에서, 예를 들면, ED(2)로 표기된 상기 식각 깊이 열을 선택함에 의해 계속되는 점에 유의하며, 이는 위치들 P(1), P(3), P(6) 및 P(8)의 하나들을 가지는 것으로 확인된다. 이에 따라, 단계 534에서 마스크 배치(610)(도 13)가 구성되고, 깊이 2의 식각이 점선의 사각형들(615)에 기초하여 수행되며, 이에 따라 2개의 OP층의 쌍들이 위치들 P(1), P(3), P(6) 및 P(8)로부터 제거된다. 상기 제2 식각의 결과는 도 14에 예시되며, 위치들 P(0), P(2) 및 P(4)는 식각되지 않았고(즉, 레벨 L(0)), 위치들 P(5), P(7) 및 P(9)는 레벨 L(1)까지 식각되었으며, 위치들 P(1) 및 P(3)는 레벨 L(2)까지 식각되었고, 위치들 P(6) 및 P(8)은 레벨 L(3)까지 식각되었던 점이 나타난다.
표 1의 ED(4)로 표기된 식각 깊이를 이용하여 같은 방식으로 계속하여, 제3 식각(즉, 4-레벨 식각)이 도 14의 점선의 사각형들(625)로 나타낸 상기 마스크 배치(620)에 따라 수행된다. 상기 제3 식각의 결과는 도 15에 예시된다.
최종적으로, 제4 식각이 점선의 사각형(635)을 포함하는 마스크 배치(630)에 따라 표 1의 ED(8)로 표기된 식각 깊이 열(즉, 식각 깊이가 8이다) 내의 것들까지 수행된다. 상기 최종적인 식각의 결과는 도 16에 예시된다. 이전과 같이, 레벨이 없는 높이는 인접하는 레벨의 경우와 2개 이상의 OP 두께만큼 다르다.
도 17-도 21은 표 2를 참조하여 여기서 설명한 바와 같이 11개의 OP층의 쌍들을 포함하는 반도체 스택에 대해 수행되는 일련의 식각들의 결과들을 예시한다. 상기 구현은 N의 홀수의 값(N＝11)을 이용하며, 도 11a 및 도 12-16을 참조하여 앞서 예시한 경우들과 유사한 단계들을 수반한다.
비록 전술한 실시예들이 특정한 순서로 식각을 수행(즉, 순차적으로 깊이 1, 2, 4, 8의 식각들을 수행)하지만, 상기 식각들의 순서는 중요하지는 않으며, 변화될 수 있다. 여기에 설시되는 실시예들은 또한 연속하여 번호가 부여된 레벨들(예를 들면, 표 1 및 표 2의 레벨 열)의 레벨 차이가 하나의 OP층의 쌍의 두께인 점을 보여준다. 더욱이, 모든 경우들에서 L(0)이 가장 큰(즉, 가장 높은) 레벨로 확인되고, 가장 큰 번호가 부여된 레벨 L(N-1)이 가장 작은(즉, 가장 낮은) 레벨로 확인된다. 홀수의 번호가 부여된 레벨들은 짝수의 번호가 부여된 레벨들의 경우와 같이 나란히 그룹이 된다. 가장 큰 홀수의 번호가 부여된 레벨 및 가장 큰 짝수의 번호가 부여된 레벨은 마찬가지로 나란히 위치한다. 또한, 가장 작은 홀수의 번호가 부여된 레벨(즉, L(1)) 및 0의 번호가 부여된 레벨(즉, L(0))은 서로로부터 가장 멀리 위치한다.
상기 방법 구현들의 실시예들 및 상기 구현들에 의해 형성된 결과물인 3차원 반도체 메모리 구조들은 앞서 확인된 큰 최대의 인접하는 레벨 차이 문제가 기존의 제조 공정들에 약간의 변화들만을 적용하여 해결될 수 있는 점을 보여준다.
상기 방법의 구현들은 랜딩 패드들의 위치들 및 3차원 메모리 구조의 보다 높은 층들(도시되지 않음) 내의 대응하는 연결 포인트들을 효과적으로 재배치한다. 이러한 재배치는 그 기능성에 대한 해로운 효과가 없이 또는 실질적으로 없이 상기 LC 모듈들의 신뢰성을 향상시킨다. 즉, N의 LC 모듈 위치들을 갖는 구조에 대하여, EDC의 감소는,
(N-1)×(테이퍼 각도)×(OP 두께)로부터
2×(테이퍼 각도)×(OP 두께)까지
(N-1)/2의 요소로 감소된다.
구현되는 상대적인 개선점은 인접하는 랜딩 패드 레벨들 사이의 높이의 최대 차이가 항상 2×(OP 두께)이므로 적용되는 층들의 숫자를 증가시킨다. 도 2에서 확인된 ECD의 감소는 이에 따라 콘택 패턴 오버레이 마진 및 원치 않는 식각 관통의 문제들이 감소됨으로써 사실상 감소된다.
비록 본 발명의 개시 사항들이 특정한 예시적인 실시예들에 대해 언급되었지만, 이들 실시예들이 제한적이기 보다는 예시를 위해 설시되었던 점을 이해할 수 있을 것이다. 설시된 본 발명은 이러한 실시예들이 첨부된 특허 청구 범위에 의해서만 제한되는 본 발명의 사상과 범주에 해당될 수 있으며, 해당 기술 분야에서 통상의 지식을 가진 자가 상호 배타적이지 않은 정도까지 실시예들의 모든 변경들, 변형들, 결합들, 교체들, 생략들, 대체들, 선택들 및 균등물들을 커버하는 것으로 해당 기술 분야에서 통상의 지식을 가진 자의 지식으로 간주될 수 있게 하려는 의도이다.
100：계단 구조 102：기판
115：베이스층 120：절연층
125：도전층 130：OP층의 쌍
135：랜딩 패드 150：테이퍼
160：스택 165：실리콘 질화물층
166：식각 정지층 170：LC 산화막
175：CO SiN막 180：CO 산화막
210：제2 마스크 215：개구
220：제3 마스크 225：개구

Claims (20)

  1. 3차원 반도체 메모리 구조에 있어서,
    복수의 LC 모듈들을 포함하며, 상기 모듈들은,
    콘택 패드들; 및
    상기 콘택 패드들과의 연결을 가능하게 하는 계층별(layer-by-layer) 개구들을 포함하며,
    상기 LC 모듈들은 복수의 레벨들 상에 배치되고 높이가 다르며, 각각의 레벨은 도전 물질 및 절연 물질의 교번되는 층들의 하나 또는 그 이상의 쌍들(OP층의 쌍들)로부터 형성되며, 상기 LC 모듈들의 인접하는 레벨들 중에서 임의의 둘의 표면들 사이의 높이 차이가 두 OP층의 쌍들의 두께 이하이고, 적어도 두 인접하는 OP층 쌍들이 상기 두 OP층 쌍들의 두께와 동일한 높이 차이를 가지며,
    홀수들 및 짝수들이 각각의 상기 LC 모듈들에 연속적으로 지정되고,
    상기 LC 모듈들은 두 에지 영역들 및 상기 두 에지 영역들 사이에 배치되는 중심 영역을 포함하며, 상기 LC 모듈들의 높이들은 상기 두 에지 영역들 내의 가장 작은 번호가 부여된 LC 모듈들로부터 상기 중심 영역 내의 가장 큰 번호가 부여된 LC 모듈들까지 감소하는 것을 특징으로 하는 반도체 메모리 구조.
  2. 제 1 항에 있어서, 상기 구조는 8 또는 그 이하의 LC 모듈들을 포함하는 것을 특징으로 하는 반도체 메모리 구조.
  3. 제 1 항에 있어서, 상기 구조는 8 이상의 LC 모듈들을 포함하는 것을 특징으로 하는 반도체 메모리 구조.
  4. 제 1 항에 있어서, 짝수의 번호가 부여된 LC 모듈들에 지정되는 숫자들은 0에서 시작되는 것을 특징으로 하는 반도체 메모리 구조.
  5. 제 4 항에 있어서, 연속적으로 번호가 부여된 LC 모듈들의 표면들 사이의 높이 차이는 하나의 OP층의 쌍의 두께인 것을 특징으로 하는 반도체 메모리 구조.
  6. 제 4 항에 있어서, 상기 0의 번호가 부여된 LC 모듈의 표면이 가장 높은 표면이고,
    가장 큰 번호가 부여된 LC 모듈의 표면이 가장 낮은 표면인 것을 특징으로 하는 반도체 메모리 구조.
  7. 제 6 항에 있어서, 상기 홀수의 번호가 부여된 LC 모듈들이 나란히 그룹으로 되고, 상기 짝수의 번호가 부여된 LC 모듈들이 나란히 그룹으로 되어, 가장 큰 홀수의 번호를 갖는 LC 모듈의 표면이 가장 큰 짝수의 번호를 갖는 LC 모듈의 표면에 인접하는 것을 특징으로 하는 반도체 메모리 구조.
  8. 제 6 항에 있어서, 상기 가장 작은 홀수의 번호가 부여된 LC 모듈 및 상기 0으로 번호가 부여된 LC 모듈은 서로로부터 가장 멀리 위치하는 것을 특징으로 하는 반도체 메모리 구조.
  9. 3차원 반도체 메모리를 위한 복수의 LC 모듈들을 형성하는 방법에 있어서,
    기판 상에 형성되는 반도체 스택을 제공하는 단계를 포함하고, 상기 스택은 베이스층 및 교번되는 도전/절연층들(OP층의 쌍들)을 포함하며;
    복수의 식각 위치들을 한정하는 단계를 포함하고;
    각 식각 위치들에서 OP층 쌍들의 표면들이 노출되도록 상기 반도체 스택에 대해 일련의 식각들을 수행하여, 두 OP층 쌍들의 두께보다 큰 두께로 높이가 다른 인접하는 표면들이 없게 되며, 적어도 두 인접하는 OP층 쌍들이 상기 두 OP층 쌍들의 두께와 동일한 높이 차이를 가지며,
    홀수 및 짝수의 정수들에 따라 상기 LC 모듈들의 표면들의 번호를 부여하는 단계를 포함하고,
    상기 LC 모듈들은 두 에지 영역들 및 상기 두 에지 영역들 사이에 배치되는 중심 영역을 포함하며, 상기 LC 모듈들의 높이들은 상기 두 에지 영역들 내의 가장 작은 번호가 부여된 LC 모듈들로부터 상기 중심 영역 내의 가장 큰 번호가 부여된 LC 모듈들까지 감소하는 것을 특징으로 하는 방법.
  10. 삭제
  11. 제 9 항에 있어서, 상기 한정하는 단계는 짝수의 식각 위치들을 지정하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서, 상기 한정하는 단계는 2의 전체 양수의 제곱승(power)인 짝수의 식각 위치들을 지정하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제 9 항에 있어서,
    홀수의 번호가 부여된 표면들을 함께 그룹으로 하는 단계; 및
    짝수의 번호가 부여된 표면들을 함께 그룹으로 하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  14. 삭제
  15. 제 9 항에 있어서, 상기 한정하는 단계는 홀수의 식각 위치들을 지정하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 3차원 반도체 메모리 어레이의 복수의 LC 모듈들을 형성하는 절연 물질 및 도전 물질의 교번되는 층들의 쌍들을 포함하는 장치에 있어서, 상기 복수의 LC 모듈들은 높이가 다르고,
    상기 교번되는 층들은 별개의 표면들을 형성하며;
    두 절연/도전층들의 쌍들의 두께 보다 큰 양으로 높이가 다른 두 인접하는 표면들이 없으며, 적어도 두 인접하는 절연/도전층들의 쌍들이 상기 두 절연/도전층들의 쌍들의 두께와 동일한 높이 차이를 가지고,
    홀수들 및 짝수들이 각각의 상기 LC 모듈들에 연속적으로 지정되며,
    상기 LC 모듈들은 두 에지 영역들 및 상기 두 에지 영역들 사이에 배치되는 중심 영역을 포함하며, 상기 LC 모듈들의 높이들은 상기 두 에지 영역들 내의 가장 작은 번호가 부여된 LC 모듈들로부터 상기 중심 영역 내의 가장 큰 번호가 부여된 LC 모듈들까지 감소하는 것을 특징으로 하는 장치.
  17. 제 16 항에 있어서, 상기 도전 물질은 폴리실리콘을 포함하는 것을 특징으로 하는 장치.
  18. 제 16 항에 있어서, 상기 절연 물질은 산화 실리콘(SiO2), 실리콘 산탄화물(SiOC), 실리콘 산불화물(SiOF) 및 이들의 결합들로부터 선택되는 것을 특징으로 하는 장치.
  19. 제 16 항에 있어서, 상기 쌍들의 숫자는 2의 양의 정수의 제곱승인 것을 특징으로 하는 장치.
  20. 제 16 항에 있어서, 상기 쌍들의 숫자는 짝수인 것을 특징으로 하는 장치.
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