KR101710274B1 - 반도체 장치의 제조 방법, 및 패턴 생성 프로그램을 저장한 컴퓨터 판독 가능한 불휘발성 기억 매체 - Google Patents

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Abstract

본 발명의 실시 형태의 반도체 장치에 의하면, 반도체 기판 상에 적층된 N(N은 2 이상의 정수)층 분의 적층체와, 상기 적층체에 의해 주위가 둘러싸이도록 분리된, 서로 깊이가 다른 개구부를 구비하는 적층체와, 개구부를 구비한다.

Description

반도체 장치의 제조 방법, 및 패턴 생성 프로그램을 저장한 컴퓨터 판독 가능한 불휘발성 기억 매체{MANUFACTURING METHOD FOR A SEMICONDUCTOR DEVICE, AND NONTRANSITORY COMPUTER READABLE MEDIUM STORING A PATTERN GENERATING PROGRAM}
본 실시 형태는, 일반적으로 반도체 장치, 반도체 장치의 제조 방법, 및 패턴 생성 프로그램을 저장한, 컴퓨터 판독 가능한 불휘발성 기억 매체에 관한 것이다.
본 출원은, 미국 가특허 출원 제62/127455호(출원일: 2015년 3월 3일)를 기초 출원으로 하는 우선권을 향수한다. 본 출원은 상기 기초 출원을 참조함으로써 기초 출원의 모든 내용을 포함한다.
반도체 장치의 고집적화를 도모하기 위하여 반도체 장치의 3차원 구조를 사용하는 경우가 있다. 이 3차원 구조에 있어서, 각 층으로부터 배선을 별개로 인출하기 위하여 각 층간에서 계단형 단차를 콘택트 영역에 형성하는 경우가 있다. 이 계단형 단차를 형성하기 위하여 단차의 단수에 따라 리소그래피 및 에칭을 반복하는 방법이 있었다.
본 발명의 실시 형태는, 적은 공정 수로 제조하는 것이 가능한 반도체 장치를 제공한다.
본 실시 형태의 반도체 장치에 의하면, 반도체 기판 상에 적층된 N(N은 2 이상의 정수)층 분의 적층체와, 상기 적층체에 의해 주위가 둘러싸이도록 분리된, 서로 깊이가 다른 개구부를 구비하는 적층체와, 개구부를 구비한다.
본 발명에 의하면, 적은 공정 수로 제조하는 것이 가능한 반도체 장치가 제공된다.
도 1의 (a)는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 평면도, 도 1의 (b) 내지 도 1의 (f)는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 2의 (a) 및 도 2의 (c)는 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 평면도, 도 2의 (b) 및 도 2의 (d)는 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 3의 (a) 내지 도 3의 (d)는 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 4의 (a) 및 도 4의 (b)는 제3 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 5는 제4 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 흐름도이다.
도 6은 제5 실시 형태에 따른 패턴 생성 장치의 개략 구성을 도시하는 블록도이다.
도 7은 제6 실시 형태에 따른 패턴 레이아웃 방법을 도시하는 흐름도이다.
도 8은 도 6의 패턴 생성 장치의 하드웨어 구성을 도시하는 블록도이다.
도 9는 제7 실시 형태에 따른 불휘발성 반도체 기억 장치의 개략 구성예를 도시하는 사시도이다.
도 10의 (a)는 제7 실시 형태에 따른 불휘발성 반도체 기억 장치의 개략 구성예를 도시하는 단면도, 도 10의 (b)는 도 10의 (a)의 메모리 셀을 확대하여 도시하는 단면도이다.
도 11은 제8 실시 형태에 따른 불휘발성 반도체 기억 장치의 개략 구성예를 도시하는 사시도이다.
이하에 첨부 도면을 참조하여, 실시 형태에 따른 반도체 장치 및 반도체 장치의 제조 방법을 상세히 설명한다. 또한 이들 실시 형태에 의하여 본 발명이 한정되는 것은 아니다.
(제1 실시 형태)
도 1의 (a)는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 평면도, 도 1의 (b) 내지 도 1의 (f)는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 1의 (a) 및 도 1의 (b)에 있어서, 3차원 구조체로서 적층체 TA가 설치되어 있다. 그리고 포토리소그래피 기술을 사용함으로써 적층체 TA 상에 가이드 패턴 G를 형성한다. 가이드 패턴 G에는 개구부 K1 내지 K3이 형성되어 있다. 또한 적층체 TA에는, 예를 들어 4층 분의 층 E1 내지 E4를 형성할 수 있다. 각 층 E1 내지 E4에는, 예를 들어 배선층을 형성할 수 있다. 이 배선층에는, 예를 들어 워드선을 설치할 수 있다. 이때, 적층체 TA는 워드선과 절연막이 교대로 적층된다. 가이드 패턴 G의 재료는 SiO2 등의 하드 마스크재여도 되고, 카본계 레지스트재여도 된다.
다음으로, 도 1의 (c)에 도시한 바와 같이 개구부 K1 내지 K3 내에 레지스트 R을 충전한다. 여기서, 개구부 K1 내지 K3의 레지스트 R의 각 막 두께 h1, h2, h3은 h3>h2>h1이 되도록 설정할 수 있다. 또한 가이드 패턴 G가 레지스트재로 구성되어 있는 경우, 레지스트 R은, 가이드 패턴 G보다도 리플로우 온도가 낮은 재료를 선택할 수 있다. 또한 가이드 패턴 G의 막 두께는, 에칭 EH1에 의하여 소실되지 않도록 설정할 수 있다. 여기서, 레지스트 R의 막 두께 h1, h2, h3을 서로 다르게 하는 방법으로서는, 개구부 K1 내지 K3의 면적이 서로 같은 경우, 개구부 K1 내지 K3 내의 레지스트 R의 체적을 상이하게 하고 이 레지스트 R을 리플로우시킴으로써, 개구부 K1 내지 K3마다 레지스트 R을 평탄화시키는 방법을 사용할 수 있다. 또는 잉크젯법으로 각 개구부 K1 내지 K3에 레지스트 R을 충전하도록 해도 된다.
다음으로, 도 1의 (d)에 도시한 바와 같이 막 두께 h1, h2, h3의 레지스트 R을 개재하여 적층체 TA의 에칭 EH1을 행함으로써, 서로 깊이가 다른 콘택트 홀 H1, H2, H3을 적층체 TA에 형성한다. 여기서, 각 층 E1 내지 E4에 배선층이 형성되어 있는 경우, 콘택트 홀 H1에서 층 E1의 배선을 노출시키고, 콘택트 홀 H2에서 층 E2의 배선을 노출시키며, 콘택트 홀 H3에서 층 E3의 배선을 노출시킬 수 있다. 이때, 콘택트 홀 H1에서 층 E1의 배선이 노출되었을 때, 콘택트 홀 H2에서 층 E2의 배선이 노출되고 콘택트 홀 H3에서 층 E3의 배선이 노출되도록 막 두께 h1, h2, h3을 조정할 수 있다. 또한 콘택트 홀 H1, H2, H3을 형성한 후, 가이드 패턴 G를 제거하도록 해도 된다.
다음으로, 도 1의 (e)에 도시한 바와 같이 콘택트 홀 H1 내지 H3의 측벽에 측벽 절연막 D1 내지 D3을 각각 형성한 후, 콘택트 홀 H1 내지 H3 내에 콘택트 플러그 V1 내지 V3을 각각 매립한다.
다음으로, 도 1의 (f)에 도시한 바와 같이 콘택트 플러그 V1 내지 V3을 각각 통하여 각 층 E1 내지 E3에 접속된 인출선 W1 내지 W3을 적층체 TA 상에 형성한다.
여기서, 막 두께가 서로 다른 레지스트 R을 개재하여 적층체 TA를 에칭함으로써, 1회의 에칭 공정으로 서로 깊이가 다른 콘택트 홀 H1 내지 H3을 형성할 수 있다. 이로 인하여, 서로 깊이가 다른 콘택트 홀 H1 내지 H3을 형성하기 위하여 에칭 공정을 반복할 필요가 없어져, 공정 수를 저감시킬 수 있다. 또한 막 두께가 서로 다른 레지스트 R을 적층체 TA 상에 형성하기 위하여 적층체 TA 상에 가이드 패턴 G를 형성하는 것에 의하여, 개구부 K1 내지 K3에 충전된 레지스트 R이 외부로 유출되는 것을 방지할 수 있다. 이로 인하여, 레지스트 R의 막 두께 h1, h2, h3을 고정밀화할 수 있고, 서로 깊이가 다른 콘택트 홀 H1 내지 H3의 깊이를 고정밀화할 수 있다.
(제2 실시 형태)
도 2의 (a) 및 도 2의 (c)는 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 평면도, 도 2의 (b), 도 2의 (d) 및 도 3의 (a) 내지 도 3의 (d)는 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 2의 (a) 및 도 2의 (b)에 있어서, 하지층 BS 상에 적층체 TA를 형성하고 포토리소그래피 기술을 사용함으로써, 적층체 TA 상에 가이드 패턴 G를 형성한다. 여기서, 가이드 패턴 G는 개구부 K1 내지 K3을 갖는 것으로 한다.
또한 하지층 BS는 반도체 기판이어도 되고, 절연체여도 되며, 도전체여도 된다. 하지층 BS에는 집적 회로가 형성되어 있어도 된다.
다음으로, 도 2의 (c) 및 도 2의 (d)에 있어서, 스핀 코트 등의 방법으로 적층체 TA 상에 균일하게 도포한 레지스트 R에 대하여, 노광광 EX를 노광 마스크 EM을 개재하여 조사함으로써, 노광 마스크 EM 상의 차광 패턴 A1 내지 A3의 잠상(latent image) Z를 레지스트 R 내에 형성한다. 여기서, 레지스트 R의 막 두께는 각 개구부 K1 내지 K3에 있어서 h0으로 설정할 수 있다. 또한 노광 마스크 EM 상의 차광 패턴 A1 내지 A3은 슬릿을 형성하고, 각 개구부 K1 내지 K3에 대응하여 그 형상이 정해져 있다. 예를 들어 슬릿의 개수를 각 개구부 K1 내지 K3마다 상이하게 설정할 수 있다. 또는 슬릿의 폭을 각 개구부 K1 내지 K3마다 상이하게 설정할 수 있다.
다음으로, 도 3의 (a)에 도시한 바와 같이 잠상 Z가 형성된 레지스트 R을 현상함으로써, 개구부 K1 내지 K3마다 추출 패턴(extracted pattern) NP1 내지 NP3을 레지스트 R에 형성한다.
다음으로, 도 3의 (b)에 도시한 바와 같이 레지스트 R을 열처리함으로써 레지스트 R을 리플로우시킨다. 이 열처리의 온도는 레지스트의 유리 전이 온도 이상으로 설정할 수 있다.
다음으로, 도 3의 (c)에 도시한 바와 같이 레지스트 R의 에칭 EH2를 행함으로써 레지스트 R을 평탄화시키고, 각 개구부 K1 내지 K3의 레지스트 R의 막 두께를 h1, h2, h3으로 설정한다. 또한 도 3의 (b)의 리플로우에 의하여 레지스트 R이 충분히 평탄화되는 경우, 도 3의 (c)의 공정은 생략해도 된다. 이때, 도 3의 (a)의 개구부 K1에 있어서의 레지스트 R의 피복률은 h1/h0, 도 3의 (a)의 개구부 K2에 있어서의 레지스트 R의 피복률은 h2/h0, 도 3의 (a)의 개구부 K3에 있어서의 레지스트 R의 피복률은 h3/h0으로 설정할 수 있다. 또한 차광 패턴 A1의 면적 A1은, 개구부 K1의 면적을 K1이라고 하면 A1=K1×h1/h0으로 부여할 수 있다. 차광 패턴 A2의 면적 A2는, 개구부 K2의 면적을 K2라고 하면 A2=K2×h2/h0으로 부여할 수 있다. 차광 패턴 A3의 면적 A3은, 개구부 K3의 면적을 K3이라고 하면 A3=K3×h3/h0으로 부여할 수 있다.
다음으로, 도 3의 (d)에 도시한 바와 같이 막 두께 h1, h2, h3의 레지스트 R을 개재하여 적층체 TA를 에칭함으로써, 깊이가 서로 다른 콘택트 홀 H1, H2, H3을 적층체 TA에 형성한다. 여기서, 콘택트 홀 H1, H2, H3의 각 깊이 d1, d2, d3은 d1>d2>d3이 되도록 설정할 수 있다. 또한 에칭 EH2 시에 있어서, 레지스트 R의 에칭 레이트를 EHR, 적층체 TA의 에칭 레이트를 EHA라고 하면, 예를 들어 h2-h1=Δh는 이하의 식으로 부여할 수 있다.
Δh=Δd×EHR/EHA
단, Δd=d2-d1이다.
여기서, 추출 패턴 NP1 내지 NP3을 레지스트 R에 형성함으로써, 각 개구부 K1 내지 K3의 레지스트 R의 체적의 제어를 고정밀화할 수 있고, 막 두께 h1, h2, h3을 고정밀화할 수 있다. 또한 적층체 TA 상에 가이드 패턴 G를 형성함으로써, 개구부 K1 내지 K3에 충전된 레지스트 R이 리플로우 시에 외부로 유출되는 것을 방지할 수 있고, 막 두께 h1, h2, h3이 설정값으로부터 어긋나는 것을 방지할 수 있다.
도 4의 (a) 및 도 4의 (b)는 제3 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 4의 (a)의 예에서는, 노광 마스크 EM 대신 노광 마스크 EM'이 설치되어 있다. 노광 마스크 EM'에서는, 도 2의 (c)의 차광 패턴 A1 내지 A3 대신 차광 패턴 A1' 내지 A3'이 설치되어 있다. 노광 마스크 EM에서는, 차광 패턴 A1 내지 A3의 면적을 조정하기 위하여 슬릿이 형성되어 있는 데 비하여, 노광 마스크 EM'에서는, 차광 패턴 A1' 내지 A3'의 면적을 조정하기 위하여 외주가 제거되어, 차광 패턴 A1' 내지 A3'은 개구부 K1 내지 K3마다 연속되어 있다.
다음으로, 도 4의 (b)에 도시한 바와 같이 스핀 코트 등의 방법으로 적층체 TA 상에 레지스트 R을 균일하게 도포한다. 이때, 각 개구부 K1 내지 K3에 있어서 레지스트 R의 막 두께는 h0으로 설정할 수 있다. 다음으로, 노광 마스크 EM'을 개재하여 노광광 EX를 레지스트 R에 조사함으로써, 레지스트 R에 잠상 Z'을 형성한다. 여기서, 레지스트 R에는 차광 패턴 A1' 내지 A3'의 제거부에 대응하여 잠상 Z'을 형성할 수 있다.
도 4의 (a)의 예에서는, 도 2의 (c)의 예에 비하여 패턴의 선 폭이나 간격을 크게 할 수 있다. 이로 인하여 도 4의 (a)의 예에서는, 도 2의 (c)의 예에 비하여 노광 시의 해상도를 저하시킬 수 있어, 노광 처리의 비용을 저감시킬 수 있다.
도 5는 제4 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 흐름도이다.
도 5에 있어서, 피가공 기판 상에 가이드 재료를 형성한다(S1). 피가공 기판은, 예를 들어 도 1의 (b)의 적층체 TA를 사용할 수 있다. 다음으로, 가이드 패턴 형성용 마스크로 가이드 재료를 패터닝함으로써 피가공 기판 상에 가이드 패턴을 형성한다(S2). 가이드 패턴은, 예를 들어 도 1의 (a)의 가이드 패턴 G를 사용할 수 있다. 다음으로, 리플로우용 레지스트를 가이드 패턴 상에 도포한다(S3). 다음으로, 리플로우용 레지스트의 패턴 형성용 마스크로 리플로우용 레지스트를 패터닝함으로써 리플로우용 레지스트에 추출 패턴을 형성한다(S4). 리플로우용 레지스트의 패턴 형성용 마스크는, 예를 들어 도 2의 (c)의 노광 마스크 EM을 사용하도록 해도 되고, 도 4의 (a)의 노광 마스크 EM'을 사용하도록 해도 된다. 다음으로, 리플로우용 레지스트를 리플로우함으로써(S5), 가이드 패턴으로 구획된 영역마다 리플로우용 레지스트를 평탄화하고 리플로우용 레지스트의 막 두께를 변화시킨다. 다음으로, 리플로우용 레지스트를 개재하여 피가공 기판을 에칭함으로써(S6), 서로 깊이가 다른 개구부를 피가공 기판에 형성한다. 다음으로, 에칭 후에 잔존하는 가이드 패턴 및 리플로우용 레지스트를 제거한다(S7). 다음으로, 가이드 패턴으로 피복된 부분을 파낼(digging) 필요가 있는지 여부를 판단한다(S8). 그리고 가이드 패턴으로 피복된 부분을 파낼 필요가 있는 경우, 가이드 패턴으로 피복된 부분을 파낸다(S9).
도 6은 제5 실시 형태에 따른 패턴 생성 장치의 개략 구성을 도시하는 블록도이다.
도 6에 있어서, 패턴 생성 장치에는 가이드 패턴 생성 장치(22) 및 마스크 패턴 생성 장치(23)가 설치되어 있다. 패턴 생성 장치의 주변 장치로서 CAD 시스템(21)이 설치되어 있다. 가이드 패턴 생성 장치(22)에는, 3차원 구조체의 단차 영역을 추출하는 단차 영역 산출부(22A), 단차 영역 주위의 가이드 영역을 산출하는 가이드 영역 산출부(22B), 및 가이드 영역에 가이드 패턴을 배치하는 가이드 레이아웃 산출부(22C)가 설치되어 있다. 마스크 패턴 생성 장치(23)에는, 3차원 구조체의 개구부의 서로 다른 깊이를 얻는 데 필요한 레지스트의 막 두께 분포를 산출하는 막 두께 분포 산출부(23A), 막 두께 분포 산출부(23A)에서 산출된 막 두께 분포를 얻는 데 필요한 레지스트의 체적을 개구부마다 산출하는 레지스트 체적 산출부(23B), 레지스트 체적 산출부(23B)에서 산출된 체적을 얻는 데 필요한 마스크 레이아웃를 산출하는 마스크 레이아웃 산출부(23C)가 설치되어 있다.
그리고 CAD 시스템(21)에 있어서, 3차원 구조체의 설계 레이아웃 데이터 F1이 층마다 작성되어 가이드 패턴 생성 장치(22)로 보내진다. 그리고 단차 영역 산출부(22A)에 있어서, 각 층의 설계 레이아웃 데이터 F1로부터 단차 영역이 추출된다. 그리고 가이드 영역 산출부(22B)에 있어서, 단차 영역의 저부를 둘러싸는 가이드 영역이 3차원 구조체로부터 추출된다. 이 가이드 영역은 3차원 구조체의 평탄부에 설정할 수 있다. 또한 이 가이드 영역은, 3차원 구조체가 디바이스로서 기능하는 데 있어서 동작에 영향을 미치지 않는 영역을 선택하는 것이 바람직하다. 또한 이 가이드 영역은, 3차원 구조체를 디바이스로서 가공하는 데 있어서 프로세스에 영향을 미치지 않는 영역을 선택하는 것이 바람직하다. 그리고 가이드 레이아웃 산출부(22C)에 있어서, 단차 영역의 저부를 둘러싸는 가이드 패턴이 가이드 영역에 배치된다. 이 가이드 패턴의 레이아웃 정보 F2는 마스크 패턴 생성 장치(23)로 보내진다. 또한 마스크 패턴 생성 장치(23)에는, 3차원 구조체의, 서로 다른 깊이를 갖는 개구부의 깊이 정보 F3이 입력된다. 이 깊이 정보 F3은, 3차원 구조체의 표면으로부터 단차 영역의 저부까지의 거리로 부여할 수 있다. 그리고 막 두께 분포 산출부(23A)에 있어서, 3차원 구조체의 개구부의 깊이를 얻는 데 필요한 레지스트의 막 두께가 개구부마다 산출된다. 그리고 레지스트 체적 산출부(23B)에 있어서, 막 두께 분포 산출부(23A)에서 산출된 막 두께 분포를 얻는 데 필요한 레지스트의 체적이 개구부마다 산출된다. 다음으로, 마스크 레이아웃 산출부(23C)에 있어서, 레지스트 체적 산출부(23B)에서 산출된 체적을 얻는 데 필요한 추출 패턴이 개구부마다 생성된다. 이 추출 패턴은, 예를 들어 도 3의 (a)의 추출 패턴 NP1 내지 NP3을 사용할 수 있다.
도 7은 제6 실시 형태에 따른 패턴 레이아웃 방법을 도시하는 흐름도이다.
도 7에 있어서, 피가공 기판의 가공 후의 파냄 깊이(digging depth)의 분포를 취득한다(S11). 이 파냄 깊이는 설계값으로 부여할 수 있다. 다음으로, 가이드 패턴 형성용 마스크의 레이아웃을 정의한다(S12). 또한 가이드 패턴의 재료 및 리플로우용 레지스트를 선택한다. 이때, 리플로우용 레지스트가 리플로우되었을 때 가이드 패턴의 재료가 리플로우되지 않도록, 가이드 패턴의 재료를 선택할 수 있다(S13). 다음으로, 가공 후의 파냄 깊이의 분포에 따라 리플로우용 레지스트의 필요한 막 두께 분포를 산출한다(S14). 다음으로, 가공 후의 파냄 깊이의 분포가 얻어졌을 때 가이드 패턴이 남도록, 가이드 재료의 필요한 막 두께를 산출한다(S15). 다음으로, 리플로우용 레지스트의 패턴 형성용 마스크의 레이아웃을 정의한다(S16).
도 8은 도 6의 패턴 생성 장치의 하드웨어 구성을 도시하는 블록도이다.
도 8에 있어서, 도 6의 패턴 생성 장치에는, CPU 등을 포함하는 프로세서(1), 고정적인 데이터를 기억하는 ROM(2), 프로세서(1)에 대하여 워크 에리어 등을 제공하는 RAM(3), 인간과 컴퓨터 사이의 중개를 행하는 휴먼 인터페이스(4), 외부와의 통신 수단을 제공하는 통신 인터페이스(5), 프로세서(1)를 동작시키기 위한 프로그램이나 각종 데이터를 기억하는 외부 기억 장치(6)를 설치할 수 있으며, 프로세서(1), ROM(2), RAM(3), 휴먼 인터페이스(4), 통신 인터페이스(5) 및 외부 기억 장치(6)는 버스(7)를 통하여 접속되어 있다.
또한 외부 기억 장치(6)로서는, 예를 들어 하드 디스크 등의 자기 디스크, DVD 등의 광 디스크, USB 메모리나 메모리 카드 등의 가반성 반도체 기억 장치 등을 사용할 수 있다. 또한 휴먼 인터페이스(4)로서는, 예를 들어 입력 인터페이스로서 키보드나 마우스나 터치 패널, 출력 인터페이스로서 디스플레이나 프린터 등을 사용할 수 있다. 또한 통신 인터페이스(5)로서는, 예를 들어 인터넷이나 LAN 등에 접속하기 위한 LAN 카드나 모뎀이나 라우터 등을 사용할 수 있다. 여기서, 외부 기억 장치(6)에는 가이드 패턴 생성 프로그램(6a) 및 마스크 패턴 생성 프로그램(6b)이 인스톨되어 있다.
그리고 가이드 패턴 생성 프로그램(6a)이 프로세서(1)에서 실행되면, 3차원 구조체의 단차 영역이 추출되고, 이 단차 영역의 저부를 둘러싸는 가이드 패턴이 생성된다. 또한 마스크 패턴 생성 프로그램(6b)이 프로세서(1)에서 실행되면, 단차 영역의 저부까지의 깊이를 얻는 데 필요한 레지스트의 막 두께가 개구부마다 산출되고, 그 막 두께를 리플로우 후에 얻는 데 필요한 추출 패턴이 개구부마다 생성된다.
또한 프로세서(1)에 실행시키는 가이드 패턴 생성 프로그램(6a) 및 마스크 패턴 생성 프로그램(6b)은, 외부 기억 장치(6)에 저장해 두고 프로그램의 실행 시에 RAM(3)에 읽어들이도록 해도 되고, 가이드 패턴 생성 프로그램(6a) 및 마스크 패턴 생성 프로그램(6b)을 ROM(2)에 미리 저장해 두도록 해도 되며, 통신 인터페이스(5)를 통하여 가이드 패턴 생성 프로그램(6a) 및 마스크 패턴 생성 프로그램(6b)을 취득하도록 해도 된다. 또한 가이드 패턴 생성 프로그램(6a) 및 마스크 패턴 생성 프로그램(6b)은 스탠드 얼론(standalone) 컴퓨터에 실행시켜도 되고, 클라우드 컴퓨터에 실행시켜도 된다.
도 9는 제7 실시 형태에 따른 불휘발성 반도체 기억 장치의 개략 구성예를 도시하는 사시도이다. 또한 도 9에서는, 워드선이 4층 적층되고 비트선이 8개 설치되어 있는 경우를 예로 들었다.
도 9에 있어서, 불휘발성 반도체 기억 장치에는 셀 어레이 영역 RM이 형성되어 있다. 셀 어레이 영역 RM에서는, 워드선 WL1 내지 WL4가 깊이 방향 DE3으로 순차 적층됨으로써 3차원 구조체가 구성되어 있다. 그리고 기둥형체 PS가 워드선 WL1 내지 WL4를 관통함으로써, 기둥형체 PS와 각 워드선 WL1 내지 WL4의 교점 부분에 메모리 셀이 형성된다. 이때, 기둥형체 PS가 로우 방향 DE1 및 칼럼 방향 DE2로 2차원적으로 배열됨으로써, 메모리 셀이 셀 어레이 영역 RM에 3차원적으로 배치된다. 도 9의 예에서는, 메모리 셀이 로우 방향 DE1로 8개, 칼럼 방향 DE2로 4개, 깊이 방향 DE3으로 4개만 배치되어 있다. 이때, 각 워드선 WL1 내지 WL4는, 동일한 로우 및 동일한 칼럼의 메모리 셀에서 공유할 수 있다. 셀 어레이 영역 RM 아래에는 소스측 셀렉트 게이트선 SGS가 설치되어 있다. 셀 어레이 영역 RM 상에는 드레인측 셀렉트 게이트선 SGD가 설치되어 있다. 드레인측 셀렉트 게이트선 SGD는 로우마다 분리되어 있다. 소스측 셀렉트 게이트선 SGS 아래에는 소스층 B2가 형성되어 있다. 또한 워드선 구동 회로 B1, 소스측 셀렉트 게이트선 구동 회로 B3 및 드레인측 셀렉트 게이트선 구동 회로 B4가 소스층 B2에 병렬로 배치되어 있다. 또한 워드선 구동 회로 B1, 소스층 B2, 소스측 셀렉트 게이트선 구동 회로 B3 및 드레인측 셀렉트 게이트선 구동 회로 B4는 반도체 기판에 형성할 수 있다.
소스측 셀렉트 게이트선 SGS 상에는 인출선 W5가 형성되어 있다. 그리고 소스측 셀렉트 게이트선 SGS는 인출선 W5를 통하여 소스측 셀렉트 게이트선 구동 회로 B3에 접속되어 있다. 드레인측 셀렉트 게이트선 SGD 상에는 비트선 BL0 내지 BL7이 칼럼 방향 DE2로 형성되어 있다. 또한 드레인측 셀렉트 게이트선 SGD 상에는 인출선 W6이 로우 방향 DE1로 형성되어 있다. 그리고 드레인측 셀렉트 게이트선 SGD는 인출선 W6을 통하여 드레인측 셀렉트 게이트선 구동 회로 B4에 접속되어 있다. 워드선 WL4 상에는, 인출선 W1 내지 W4가 워드선 WL1 내지 WL4에 각각 대응하여 로우 방향 DE1로 형성되어 있다. 그리고 워드선 WL1 내지 WL4는 인출선 W1 내지 W4를 각각 통하여 워드선 구동 회로 B1에 접속되어 있다.
여기서, 워드선 WL1은 콘택트 플러그 V1을 통하여 인출선 W1에 접속되어 있다. 콘택트 플러그 V1은 워드선 WL2 내지 WL4를 관통하여 워드선 WL1과 전기적으로 접속되어 있다. 워드선 WL2는 콘택트 플러그 V2를 통하여 인출선 W2에 접속되어 있다. 콘택트 플러그 V2는 워드선 WL3, WL4를 관통하여 워드선 WL2와 전기적으로 접속되어 있다. 워드선 WL3은 콘택트 플러그 V3을 통하여 인출선 W3에 접속되어 있다. 콘택트 플러그 V3은 워드선 WL4를 관통하여 워드선 WL3과 전기적으로 접속되어 있다. 워드선 WL4는 콘택트 플러그 V4를 통하여 인출선 W4에 접속되어 있다. 콘택트 플러그 V4는 워드선 WL4와 전기적으로 접속되어 있다.
도 10의 (a)는 제7 실시 형태에 따른 불휘발성 반도체 기억 장치의 개략 구성예를 도시하는 단면도, 도 10의 (b)는 도 10의 (a)의 메모리 셀을 확대하여 도시하는 단면도이다.
도 10의 (a)에 있어서, 워드선 WL1 내지 WL4 사이에는 층간 절연막 MD가 형성되어 있다. 그리고 워드선 WL1 내지 WL4가 층간 절연막 MD와 깊이 방향 DE3으로 교대로 적층됨으로써, 적층체 TA가 구성되어 있다. 또한 워드선 WL1 내지 WL4의 재료는 불순물 첨가 다결정 실리콘이어도 되고, W 등의 금속이어도 된다. 층간 절연막 MD의 재료는, 예를 들어 실리콘 산화막을 사용할 수 있다. 여기서, 적층체 TA에는, 셀 어레이 영역 RM에 인접하여 워드선 인출 영역 RW가 형성되어 있다. 적층체 TA 주위에는 절연막(15, 16)이 형성되어 있다.
그리고 셀 어레이 영역 RM에 있어서, 워드선 WL1 내지 WL4를 깊이 방향 DE3으로 관통하는 메모리 홀 MH가 형성되어 있다. 그리고 메모리 홀 MH에 기둥형체 PS가 매립됨으로써, 각 워드선 WL1 내지 WL4와의 교점 부분에 메모리 셀 NA가 형성된다.
여기서, 도 10의 (b)에 도시한 바와 같이 기둥형체 PS의 중심에는 기둥형 반도체(11)가 형성되어 있다. 메모리 홀 MH의 내면과 기둥형 반도체(11) 사이에는 터널 절연막(12)이 형성되고, 메모리 홀 MH의 내면과 터널 절연막(12) 사이에는 차지 트랩층(13)이 형성되며, 메모리 홀 MH의 내면과 차지 트랩층(13) 사이에는 블록 절연막(14)이 형성되어 있다. 기둥형 반도체(11)는, 예를 들어 Si 등의 반도체를 사용할 수 있다. 또한 기둥형 반도체(11)의 중심축을 따라 절연체를 매립해도 된다. 터널 절연막(12) 및 블록 절연막(14)은, 예를 들어 실리콘 산화막을 사용할 수 있다. 차지 트랩층(13)은, 예를 들어 실리콘 질화막을 사용하도록 해도 되고, ONO막(실리콘 산화막/실리콘 질화막/실리콘 산화막의 3층 구조)을 사용하도록 해도 되며, ONOS막(실리콘 산화막/실리콘 질화막/실리콘 산화막/실리콘 산질화막의 4층 구조)을 사용하도록 해도 된다.
한편, 워드선 인출 영역 RW에 있어서, 도 10의 (a)에 도시한 바와 같이 적층체 TA에는, 서로 깊이가 다른 콘택트 홀 H1 내지 H4가 형성되어 있다. 콘택트 홀 H1은 워드선 WL2 내지 WL4 및 층간 절연막 MD를 관통하여 워드선 WL1에 도달하고 있다. 콘택트 홀 H2는 워드선 WL3, WL4 및 층간 절연막 MD를 관통하여 워드선 WL2에 도달하고 있다. 콘택트 홀 H3은 워드선 WL4 및 층간 절연막 MD를 관통하여 워드선 WL3에 도달하고 있다. 콘택트 홀 H4는 층간 절연막 MD를 관통하여 워드선 WL4에 도달하고 있다. 콘택트 홀 H1 내지 H4의 측벽에는 측벽 절연막 D1 내지 D4가 형성되어 있다. 또한 측벽 절연막 D1 내지 D4의 재료는, 예를 들어 실리콘 산화막을 사용할 수 있다. 그리고 측벽 절연막 D1으로 워드선 WL2 내지 WL4와 절연되도록 하고, 콘택트 홀 H1에 콘택트 플러그 V1이 매립되어 있다. 또한 측벽 절연막 D2로 워드선 WL3, WL4와 절연되도록 하고, 콘택트 홀 H2에 콘택트 플러그 V2가 매립되어 있다. 또한 측벽 절연막 D3에서 워드선 WL4와 절연되도록 하고, 콘택트 홀 H3에 콘택트 플러그 V3이 매립되어 있다. 또한 콘택트 홀 H4에는 측벽 절연막 D4를 개재하여 콘택트 플러그 V4가 매립되어 있다.
여기서, 서로 깊이가 다른 콘택트 홀 H1 내지 H4를 적층체 TA에 형성함으로써, 콘택트 홀 H1 내지 H4를 형성하기 전에 워드선 WL1 내지 WL4 사이에 단차를 형성할 필요가 없어져, 공정 수를 저감시킬 수 있다.
도 11은 제8 실시 형태에 따른 불휘발성 반도체 기억 장치의 개략 구성예를 도시하는 사시도이다.
도 10에서는, 적층체 TA 상의 가이드 패턴 G를 제거한 구성을 도시하였지만, 도 11에 도시한 바와 같이 적층체 TA 상의 가이드 패턴 G를 남기도록 해도 된다. 이 경우, 가이드 패턴 G를 제거하는 공정을 생략할 수 있어, 공정 수를 저감시킬 수 있다.
또한 상술한 실시 형태에서는, 서로 깊이가 다른 콘택트 홀을 형성하는 방법을 예로 들었지만, 서로 깊이가 다른 이온 주입층을 피가공 기판에 형성하는 방법에 적용해도 된다.
본 발명의 몇 가지 실시 형태를 설명했지만, 이들 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는 그 외의 다양한 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그 균등 범위에 포함된다.

Claims (20)

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  9. 반도체 장치의 제조 방법으로서,
    반도체 기판 상에 3차원 구조체를 형성하는 공정과,
    상기 3차원 구조체에 형성되는 개구부에 대응한 가이드 패턴을 상기 3차원 구조체 상에 형성하는 공정과,
    상기 가이드 패턴으로 구획된, 서로 두께가 다른 레지스트막을 상기 3차원 구조체 상에 형성하는 공정과,
    상기 개구부의 깊이가 서로 다르도록 상기 레지스트막을 개재하여 상기 3차원 구조체를 에칭하는 공정을 구비하고,
    상기 가이드 패턴으로 구획된, 서로 두께가 다른 레지스트막을 상기 3차원 구조체 상에 형성하는 공정은,
    상기 가이드 패턴 내에서 두께가 서로 같고 면적이 서로 다른 레지스트막을 상기 3차원 구조체 상에 형성하는 공정과,
    상기 레지스트막을 리플로우함으로써 상기 레지스트막의 두께를 상이하게 하는 공정을 구비하는, 반도체 장치의 제조 방법.
  10. 삭제
  11. 제9항에 있어서,
    상기 레지스트막의 노광에 사용되는 노광 마스크의 차광 패턴의 소밀(疎密)을 상이하게 함으로써 상기 레지스트막의 면적을 서로 다르게 하는, 반도체 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 3차원 구조체는 워드선과 절연막이 교대로 적층된 적층체인, 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 개구부의 깊이는 각 층의 워드선마다 설정되는, 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 개구부의 측벽에 측벽 절연막을 형성하는 공정과,
    각 층의 워드선마다 전기적으로 접속된 콘택트 플러그를 상기 개구부에 매립하는 공정을 구비하는, 반도체 장치의 제조 방법.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 3차원 구조체의, 서로 다른 깊이를 갖는 개구부의 깊이 정보를 취득하는 스텝과,
    상기 깊이를 얻는 데 필요한 레지스트의 막 두께 분포를 산출하는 스텝과,
    상기 막 두께 분포를 얻는 데 필요한 레지스트의 체적을 상기 개구부마다 산출하는 스텝과,
    상기 체적을 얻는 데 필요한 레지스트의 추출 패턴을 상기 개구부마다 생성하는 스텝을 컴퓨터에 실행시키는 패턴 생성 프로그램을 저장한, 컴퓨터 판독 가능한 불휘발성 기억 매체.
  19. 제18항에 있어서,
    상기 3차원 구조체는 워드선과 절연막이 교대로 적층된 적층체인, 컴퓨터 판독 가능한 불휘발성 기억 매체.
  20. 제19항에 있어서,
    상기 깊이 정보는, 워드선에 접하는 콘택트 홀의 깊이 정보인, 컴퓨터 판독 가능한 불휘발성 기억 매체.
KR1020150104337A 2015-03-03 2015-07-23 반도체 장치의 제조 방법, 및 패턴 생성 프로그램을 저장한 컴퓨터 판독 가능한 불휘발성 기억 매체 KR101710274B1 (ko)

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