JP5429770B2 - 半導体発光素子の製造方法 - Google Patents

Description

この発明は、半導体発光素子の製造方法に関するもので、より特定的には、半導体発光素子の光取り出し効率を向上させるために用いられる半導体発光素子の製造方法に関する。

ｎ型の化合物半導体とｐ型の化合物半導体とを、活性層を介して接合させた素子に電圧を加えることにより、ｎ型の化合物半導体に含まれる電子と、ｐ型の化合物半導体中に含まれる正孔とを再結合させることによる発光を利用した半導体発光素子がある。半導体発光素子としては、たとえば発光ダイオードなどが市販されており、これは電子と正孔とが効率よく再結合する直接遷移型半導体を利用しているため、発光する効率が非常に高い。このため、現在では家電製品のディスプレイや、道路の信号機の表示などに利用されている。

上述のとおり、直接遷移型半導体を用いると、高い効率で発光させることが可能であるが、一方で、せっかく高い効率で発光させた光を、素子の外部に取り出す効率が悪くなることがあるという問題がある。具体的に述べると、まず、ｎ型の化合物半導体およびｐ型の化合物半導体の界面に形成された発光層から発せられた光は、通常、互いに平行な複数の材料界面を通過して素子の外部に取り出される。そのとき、全反射の繰り返しにより発生する多重反射が、光を外部に取り出す効率を悪くする原因になっている。全反射は、反射面を形成する界面における屈折率の差が大きいほど、入射角に対する許容範囲が狭くなり、発生しやすくなる。空気中との間で屈折率差の大きい材料が用いられる発光素子において、多重反射を抑制することは、発光素子の光取り出し効率を高める上で重要である。

そこで従来より、半導体発光素子にて発光させた光の外部への取り出し効率を向上させる手法としてたとえば、特開２００１−３６１２９（特許文献１）には素子の一方の主表面上、および側面上に凹凸形状を形成させる技術が開示されている。また、特開２００３−１１０１３６（特許文献２）においては素子の側面に凹凸形状を形成させる。このことにより、電子と正孔との再結合により発光する活性層の主表面に沿った方向に伝播する光を外部に取り出す効率を向上させる技術が開示されている。このように、半導体発光素子の一部分に凹凸形状を形成させることにより、光の外部への取り出し効率が向上できるのは、以下の理由による。まず、凹凸形状を形成させることにより、結晶内の光密度を変えることなく、すなわち、素子サイズを変更することなく結晶界面面積を増大させることができる。すると、結晶内の部位、方向ともにランダムに存在する光に対する外部放射面積を増大させ、光取り出し効率、すなわち外部量子効率を増大させることができる。また、以上の方法は、量産対応できるように簡易に実現できる方法という点においても利用価値が高い。

上述の、素子の一方の主表面上に凹凸形状を形成させる方法としては、１）フォトリソグラフィー技術とエッチング技術とを組み合わせる方法、２）エッチングのみで表面を粗面化させる方法、３）研磨により表面を粗面化させる方法、の３通りが考えられる。また上述の、素子の側面上に凹凸形状を形成させる方法としては、１）フォトリソグラフィー技術とエッチング技術を組み合わせる方法、を挙げることができる。なお、ここで側面とは、半導体発光素子において基板の主表面の延在する方向と交差する方向に伸びる端部表面を意味する。後述するように、１）のフォトリソグラフィー技術は、凹凸形状を形成させたい場所や大きさを決めて規則正しい凹凸形状を形成させたい際に用いるのが妥当である。また、２）のエッチングのみで表面を粗面化させる方法は、形成された凹凸形状の均一性や規則性は特に重要視しないが、凹凸形状を形成させたい際に簡易的な方法として採用することができる。３）の研磨により表面を粗面化させる方法についても、２）のエッチングのみで表面を粗面化させる方法と同様である。

上述のとおり、凹凸形状を形成させたい場所や大きさを決めて規則正しい凹凸形状を形成させることが可能であることから、従来より、半導体発光素子への凹凸形状の形成にはフォトリソグラフィー技術が一般的に用いられている。しかし、フォトリソグラフィー技術を用いると、光源の波長以下の微細なパターンを形成することは非常に難しい。このため、形成することができるパターンの大きさに制限がある。

上述の問題を解決する技術として、近年特開２００５−１５０２６１（特許文献３）に開示されているような方法の適用が可能となってきている。これは、パターンを形成したい基板に、転写材として用いるレジストを塗布し、ここへ凹凸形状を有するモールドを押し当てることにより、レジストを塗布した層にモールドの凹凸形状を転写し、エッチングにより基板にパターンを転写する技術である。この技術は、ナノインプリントリソグラフィー法と呼ばれるが、この方法を用いることにより、従来より微細なナノオーダーの凹凸形状を形成することが可能となった。
特開２００１−３６１２９号公報 特開２００３−１１０１３６号公報 特開２００５−１５０２６１号公報

上述の、素子の一方の主表面上または素子の任意の表面上に形成する凹凸を「表面凹凸」と呼び、素子の側面上に形成する凹凸を「側面凹凸」と呼ぶことにする。上述のとおり、表面凹凸および側面凹凸は、半導体発光素子において、発光した光の外部への取り出し効率を向上させるための構造である。表面凹凸または側面凹凸を単独で形成させても、発光した光の外部への取り出し効率を向上させることができるが、側面凹凸における凹凸表面上にさらに微細な表面凹凸を形成させた構造を用いると、さらに光の外部への取り出し効率を向上させることが可能である。

素子の一方の主表面上に形成した表面凹凸の表面上に、さらに微細な表面凹凸を形成する技術は、上述の特許文献３において開示されている。しかし、側面凹凸の表面上に、さらに微細な表面凹凸を形成させた構造を用いることは、従来のフォトリソグラフィー技術においては非常に難しい。それは、側面凹凸の表面上にフォトリソグラフィーを行なおうとしても、側面凹凸の表面がフォトリソグラフィーを行なうマスクパターンに沿った、たとえば平行な方向を向いていないため、露光時にフォーカスを合わせることが難しいためである。たとえば、ステッパーで幅が約１μｍのパターンを形成する場合、焦点深度は約１〜２μｍである。このため、２μｍ以上の深さの凹凸上にパターンを形成することはできない。ここで焦点深度とは、一般的には顕微鏡などで試料面を観察、撮影するとき、ピントが合っている位置から対物レンズと試料面との距離を変えても、ピントが合っている状態を保つことができる、対物レンズと試料面との距離のことである。したがって、２μｍ以上の深さを持つ側面凹凸構造の表面上にさらにフォトリソグラフィーを行なって凹凸構造を形成することはできない。

側面凹凸の表面上に、さらに微細な表面凹凸を形成させるための実現可能な方法として、以下のような方法がある。まずいったん側面凹凸を形成するエッチングを行なう。次に先ほど形成した側面凹凸以外をレジスト等で保護し、側面凹凸の表面を粗面化するエッチングを行なう。以上の方法により、側面凹凸の表面上に、さらに微細な表面凹凸を形成させることができる。しかしこの方法は、側面凹凸を形成する工程と、側面凹凸の表面上に、さらに微細な表面凹凸を形成させる工程とを別々に行なう必要があるため、半導体発光素子の加工を行なうのに必要な工程数が多くなり、処理時間が長くなることによってコスト高の原因になるという問題があった。

本発明は、上記のような課題を解決するために成されたものであり、その目的は、側面凹凸の表面上に、さらに微細な表面凹凸を同時に形成させることにより、発光した光の外部への取り出し効率をさらに向上させた半導体発光素子を、より少ない工程数にて形成する製造方法、および上述の方法にて形成した半導体発光素子を提供することである。

始めに、本発明の基本思想についての説明を以下に記載する。図１は、半導体発光素子のｎ型半導体層、活性層、ｐ型半導体層のいずれかの層を含む側面の全周または１部の表面上に形成した凹凸形状の状態を示す概略図である。また、図２は、半導体発光素子の一方の主表面上に形成した凹凸形状の状態を示す概略図である。さらに、図３は、図１に示す凹凸形状の表面上に形成した微細な凹凸形状の状態を示す概略図である。また、図４は、半導体発光素子の一方の主表面上に形成した凹凸形状の表面上に形成した微細な凹凸形状の状態を示す概略図である。本発明においては、図１に示す、半導体発光素子の側面の全周または１部の表面上に形成した凹凸形状（側面凹凸４００）の表面上に、さらに図３に示す、微細な凹凸形状（表面凹凸Ｂ２００）を、同時に形成させる。なお、表面凹凸Ｂ２００は、側面凹凸４００の中でも、活性層の側面上にも形成させることがさらに好ましい。また、その上で、図２に示す、半導体発光素子の一方の主表面上に形成した凹凸形状（表面凹凸Ａ１００）の表面上に、さらに図４に示す、微細な凹凸形状（表面凹凸Ｃ３００）を、同時に形成させる。以上の凹凸形状を半導体発光素子に形成させることにより、発光した光の、活性層の内部における全反射を抑制し、外部への取り出し効率を向上させることができる。なお、図２〜図４は三角形の凸形状のみを示しているが、実際にはこれら（表面凹凸Ａ１００、表面凹凸Ｂ２００、表面凹凸Ｃ３００）は全て、凹形状と凸形状との両方を含みうる。また、これらの断面形状は半円状、三角形状、四角形状、さらに、平面形状が円形状、三角形状、四角形状や角部が６個以上の多角形状、であってもよい。また、これらの平面形状が多角形状の柱状体や平面形状が多角形の角錐体、あるいは平面形状が円形状の円錐体などであってもよい。

図１に示すような、半導体発光素子の半導体層の側面の少なくとも一部に凹凸形状を形成する際には、フォトリソグラフィーを行なった後、エッチングにより、所望の凹凸形状を形成させる。このエッチングの際、形成される凹凸形状の表面に微細な粗面を形成する条件にてエッチングを行なう。このことにより、側面に形成された凹凸形状（側面凹凸４００）の表面上に、図３に示すような、さらに微細な凹凸形状（表面凹凸Ｂ２００）を、同時に形成することができる。また、図２に示すような、半導体発光素子の一方の主表面上に形成した凹凸形状（表面凹凸Ａ１００）の表面上に、同様の方法により、図４に示すような、さらに微細な凹凸形状（表面凹凸Ｃ３００）を、同時に形成させることができる。以上の工程を踏むことにより、凹凸形状の表面上に、さらに微細な凹凸形状を、同時に形成することができるため、素子加工プロセスを簡素化することが可能である。

上述の方法にて形成された、微細な凹凸形状は、フォトリソグラフィーによって形成させたマスクパターンをエッチングさせる際に付随的に行なわれる粗面形成によるものである。すなわち、ランダムに形成されたもので形状は不規則となっている。この微細な凹凸形状を均一な周期構造とさせるために、ナノインプリントリソグラフィー法を用いて、微細な凹凸形状を形成させる方法がある。

ナノインプリントリソグラフィー法とは、上述のとおり、パターンを形成したい基板に、転写材として用いるレジストを塗布し、ここへ凹凸形状を有するモールドを押し当てることにより、レジストを塗布した層にモールドの凹凸形状を転写し、エッチングにより基板にパターンを転写する技術である。この技術を用いると、レジストの膜厚や形状を制御することにより、半導体素子を所望の形状にエッチングすることが可能となる。

図５は、ナノインプリントリソグラフィー法において、半導体の一方の主表面上に塗布したレジストにモールドを押し当てた状態を示す概略図である。また、図６は、ナノインプリントリソグラフィー法において、押し当てたモールドを取り外した状態を示す概略図である。さらに図７は、形成したマスクパターンをエッチングする状態を示した概略図である。図５に示すように、半導体層２０の一方の主表面上に塗布したレジスト膜１６に、レジスト膜１６から見て半導体層２０と反対側からモールド３０を押し当てる。この状態を保ったまま、熱または光によりレジスト膜１６を硬化させる。次に図６に示すように、モールド３０を取り外すと、レジスト膜１６には、モールド３０の形状がマスクパターンとして転写される。たとえば図６のように、モールド３０がレジスト膜１６にテーパ形状を形成させる形状となっていた場合には、レジスト膜１６にもモールド３０と同様のテーパ形状が形成される。この状態でレジスト膜１６のエッチングを行なうと、たとえばレジスト膜１６にテーパ角がついており場所によって厚みが異なる場合は、レジスト膜１６の薄い場所の方がレジスト膜１６のエッチングが早く完了する。このため、レジストのエッチングが完了した時点でその部分の半導体層２０の主表面層がエッチングされ始める。その結果、図７に示すように、レジスト膜１６の形状に合わせて半導体層２０の主表面層もエッチングされ、半導体層２０の主表面層の形状がレジスト膜１６の形状と同様に（レジスト膜１６の形状を反映した形状に）形成される。なお、後述するように、実際には、レジスト膜１６と半導体層２０とのエッチングされる速度が異なるため、エッチングにより形成される半導体層２０のテーパ角度と、モールド３０の角度とは必ずしも一致しない。しかし、その場合においても、半導体層２０は、モールド３０の形状に対応してエッチングされる。

以上の性質を利用して、ナノインプリントリソグラフィー法を用いると、レジストが残った部分のレジスト膜厚を、モールドの形状に応じて自在に制御することができる。これを、ナノインプリントリソグラフィー法によるレジスト残り膜厚の制御と呼ぶことにする。図８は、ナノインプリントリソグラフィー法によるレジスト残り膜厚の制御を行なうためのモールドをレジストに押し当てた状態を示す概略図である。また、図９は、図８にて押し当てたモールドを取り外した状態を示す概略図である。さらに、図１０は、レジスト残り膜厚の制御にて形成したマスクパターンをエッチングする状態を示した概略図である。図８に示すように、ここでのモールド３０は、場所により異なるレジスト膜１６の厚みを形成させることが可能な形状となっている。つまり、図８に示したモールド３０では、レジストに転写するべき形状の凹部において、深さの異なる部分が複数形成されている。図８に示すモールド３０を、レジスト膜１６に押し当て、熱または光によりレジストを硬化させる。その上で、モールド３０を取り外すと、図９に示すように、モールド３０の形状に応じて、レジスト膜１６が場所により異なる厚みとなるように形成されたマスクパターンが形成される。これをエッチングすると、図７と同様に、レジストの厚みが薄い部分ほど早くレジストのエッチングが完了し、その部分の半導体層２０の主表面層がエッチングされ始める。その結果、図１０に示すように、レジスト膜１６の形状に合わせて半導体層２０の主表面層もエッチングされ、半導体層２０の主表面層の形状がレジスト膜１６の形状と同様に（レジスト膜１６の形状を反映した形状に）形成される。以上のことから、レジスト残り膜厚の制御を行なうことにより、半導体層２０のエッチング深さを制御することが可能となる。すなわち、エッチング深さが異なる素子を同時に作成可能となる。したがって、レジスト残り膜厚の制御を行なうことにより、モールドの形状に応じて、半導体発光素子の側面に形成された凹凸形状の表面上に、さらに微細な凹凸形状を、また、半導体発光素子の一方の主表面上にも凹凸形状を、すべて同時に形成することができる。さらに、モールドの形状に応じて、上述のさらに微細な凹凸形状を、均一な形状で周期的に形成させることが可能となる。このことにより、より発光した光の取り出し効率の高い発光素子を提供することができる。

上述のような知見に基づいた本発明の半導体発光素子の製造方法は、基板の主表面上に活性層を含む半導体層を形成する工程を備える。また、半導体層の側面の少なくとも一部に、エッチングにより、側面凹凸形状部と、側面凹凸形状部の表面に配置された微細凹凸部とを、同時に形成する工程とを備える。また、側面凹凸形状部と微細凹凸部とを同時に形成する工程においては、側面凹凸形状部を形成するエッチングを行なう際に、形成された側面凹凸形状部の表面が不規則にエッチングされることにより微細凹凸部が形成される。具体的には、側面凹凸形状部を形成するエッチングを行なう条件を、エッチングを行なった後の表面がさらに粗く荒れる条件に設定する。すると、側面凹凸形状部を形成するエッチングに伴って、形成された側面凹凸形状部の表面を自然に無秩序にエッチングすることが可能となる。このような工程を実施することにより、側面凹凸の表面上に、さらに微細な表面凹凸を同時に形成させることが可能となる。その結果、発光した光をより効率よく外部に取り出すことが可能な半導体発光素子を製造することが可能となる。なお、側面凹凸形状部を形成するエッチングの条件によっては、微細凹凸部が同時に形成されないようにまず側面凹凸形状部を形成し、別のエッチング条件を用いることにより、微細凹凸部のみを後から形成させることもできる。この方法を用いることにより、たとえば後のエッチングの条件次第で、側面凹凸形状部の表面上に、より規則性や周期性を有するさらに微細な表面凹凸を、形成させることができる。この微細凹凸部は、１０ｎｍ以上１０００ｎｍ以下のサイズの凹凸形状であることが好ましい。その結果、発光した光をさらに効率よく外部に取り出すことが可能な半導体発光素子を製造することが可能となる。なお、微細凹凸部は、側面凹凸形状部の中でも、活性層の側面上にも形成させることがさらに好ましい。

また、本発明の半導体発光素子の製造方法は、半導体層の側面とは異なる面である表面の少なくとも一部において、エッチングにより、表面凹凸形状部と、表面凹凸形状部の表面に配置された表面微細凹凸部とを、同時に形成する工程をさらに備える。また、表面凹凸形状部と表面微細凹凸部とを同時に形成する工程においては、上述の側面凹凸形状部の表面に配置された微細凹凸部と同様に、表面凹凸形状部を形成するエッチングを行なう際に、形成された表面凹凸形状部の表面が不規則にエッチングされることにより表面微細凹凸部が形成される。このような工程を併せて行なうことにより、さらに発光した光を効率よく外部に取り出すことが可能な半導体発光素子を製造することが可能となる。なお、この場合においても、表面凹凸形状部を形成するエッチングの条件によっては、表面微細凹凸部が同時に形成されないようにまず表面凹凸形状部を形成し、別のエッチング条件を用いることにより、表面微細凹凸部のみを後から形成させることもできる。この方法を用いることにより、たとえば後のエッチングの条件次第で、表面凹凸形状部の表面上に、より規則性や周期性を有するさらに微細な表面凹凸を、形成させることができる。この表面微細凹凸部は、１０ｎｍ以上１０００ｎｍ以下のサイズの凹凸形状であることが好ましい。その結果、発光した光をさらに効率よく外部に取り出すことが可能な半導体発光素子を製造することが可能となる。

また、本発明の半導体発光素子の製造方法として、以下のような方法もある。側面凹凸形状部と微細凹凸部とを同時に形成する方法として、ナノインプリントリソグラフィー法を用いて、半導体層上に、側面凹凸形状部と微細凹凸部とを形成するためのパターンが形成されたマスクパターンを形成する工程を備える。そのマスクパターンをマスクとして用いてエッチングにより側面凹凸形状部と微細凹凸部とを形成する工程を含む。マスクパターンは、均一な厚みの中央部から外周部に向けて徐々に厚みが薄くなるテーパ状部分を含む。以上の製造方法を用いることにより、側面凹凸形状部と、側面凹凸形状部の表面に形成された微細凹凸部とを同時に形成することが可能となる。さらに、上述の側面凹凸形状部の表面に形成された微細凹凸部を均一に形成することが可能なマスクパターンをマスクとして用いることにより、さらに光の取り出し効率が高い半導体発光素子を少ない工程数にて提供することが可能となる。なお、ここでも微細凹凸部は、側面凹凸形状部の中でも、活性層の側面上にも形成させることがさらに好ましい。
また、本発明の半導体発光素子の製造方法は、基板の主表面上に活性層を含む半導体層を形成する工程と、半導体層の側面の少なくとも一部に、エッチングにより、側面凹凸形状部と、側面凹凸形状部の表面に配置された微細凹凸部とを、形成する工程とを備える。側面凹凸形状部と微細凹凸部とを形成する工程は、ナノインプリントリソグラフィー法を用いて、半導体層上に、均一な厚みの中央部から外周部に向けて徐々に厚みが薄くなるテーパ状部分を含むマスクパターンを形成する工程と、マスクパターンをマスクとして用いてエッチングにより側面凹凸形状部と微細凹凸部とを形成する工程とを含む。側面凹凸形状部と微細凹凸部とを形成する工程において、マスクパターンは、側面凹凸形状部と微細凹凸部とを形成するためのパターンを含む。

また、上述のマスクパターンを形成する工程では、側面凹凸形状部と微細凹凸部と、半導体層の側面とは異なる面である表面の少なくとも一部に形成される表面凹凸形状部とを形成するためのパターンが形成されたマスクパターンを形成する工程を用いることもできる。以上のマスクパターンを形成することにより、さらに光の取り出し効率が高い半導体発光素子を少ない工程数にて提供することが可能となる。

さらに、側面凹凸形状部と微細凹凸部とを形成する工程では、マスクパターンをマスクとして用いてエッチングにより、側面凹凸形状部と微細凹凸部と表面凹凸形状部と、表面凹凸形状部の表面に配置された表面微細凹凸部とが形成される。また、側面凹凸形状部と微細凹凸部とを形成する工程では、表面凹凸形状部を形成するエッチングを行う際に、形成された表面凹凸形状部の表面が不規則にエッチングされることにより表面微細凹凸部が形成される。以上の工程を用いることにより、さらに凹凸部の数が多い、すなわちさらに光の取り出し効率が高い半導体発光素子を、少ない工程数にて提供することが可能となる。

なお、上述のナノインプリント法を用いて形成されるマスクパターンに関して、上述した表面凹凸形状部の表面に配置された表面微細凹凸部がさらに形成される工程も考えられる。このようなマスクパターンを形成することにより、側面凹凸形状部と微細凹凸部と、表面凹凸形状部と表面微細凹凸部との４種類の凹凸形状を同時に形成することが可能となる。以上の工程を用いることにより、さらに少ない工程数にてさらに光の取り出し効率が高い半導体発光素子を提供することを可能とする。

本発明の半導体発光素子の製造方法を用いることにより、側面凹凸の表面上に、さらに微細な表面凹凸を形成させることができ、発光した光の外部への取り出し効率をさらに向上させた半導体発光素子を、より少ない工程数にて形成することができる。また、ナノインプリントリソグラフィー法を用いて、上述の側面凹凸形状部の表面に形成された微細凹凸部を均一に形成することにより、さらに光の取り出し効率が高い半導体発光素子を提供することが可能となる。この際、側面凹凸の表面上に、さらに微細な表面凹凸を同時に形成させることにより、より少ない工程数にて提供することが可能となる。特に、上述した特許文献３においては、表面凹凸の表面上に、さらに微細な表面凹凸を形成しているのに対し、本発明においては、側面凹凸の表面上に、さらに微細な表面凹凸を備えることになる。このため、非常に光の取り出し効率が高い半導体発光素子を提供することが可能となる。側面凹凸の表面上の中でも特に、活性層の側面上の凹凸に、さらに微細な凹凸を備えることにより、さらに非常に光の取り出し効率が高い半導体発光素子を提供することが可能となる。

以下、図面に基づいて本発明の実施の形態を説明する。なお以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。

（実施の形態１）
図１１は、本発明による半導体発光素子の実施の形態１を示す断面模式図である。図１２は図１１に示した半導体発光素子の斜視模式図である。図１１および図１２を参照して、本発明による半導体発光素子を説明する。なお、図１１は半導体発光素子の断面構造を模式的に示したものであり、表面や側面に形成された凹凸構造は図示されていない。

図１１および図１２に示した半導体発光素子は、サファイア基板１と、バッファ層２、ｎ−ＧａＮ層３、活性層４およびｐ−ＧａＮ層５からなる半導体層と、透光性電極６と、ｐ型パッド電極７と、ｎ型パッド電極８とから構成される。具体的には、サファイア基板１の主表面上にバッファ層２が形成されている。バッファ層２上にｎ−ＧａＮ層３が形成されている。ｎ−ＧａＮ層３上に活性層４が形成されている。活性層４上にｐ−ＧａＮ層５が形成されている。ｐ−ＧａＮ層５の上部表面を覆うように透光性電極６が形成されている。透光性電極６上にｐ型パッド電極７が形成されている。また、ｐ−ＧａＮ層５、活性層４およびｎ−ＧａＮ層３が部分的に除去されることにより形成された凹部７０の底壁において、露出するｎ−ＧａＮ層３に接触するようにｎ型パッド電極８が形成されている。

図１１および図１２に示すように、活性層４およびｐ−ＧａＮ層５の平面形状は、ｎ−ＧａＮ層３の平面形状よりも小さくなっている。具体的には、ｎ−ＧａＮ層３の平面形状はほぼ四角形状である。そして、このｎ−ＧａＮ層３の上部表面上に、メサ構造としてｎ−ＧａＮ層３の一部と活性層４とｐ−ＧａＮ層５とが積層されている。これらのｐ−ＧａＮ層５を含むメサ構造部の平面形状は、図１２に示すように四角形状の一部が除去されたＬ字型（あるいは相対的に大きな四角と相対的に小さな四角とを接合した形状）となっており、ｎ−ＧａＮ層３の上部表面のほぼ中央部に配置されている。ｎ−ＧａＮ層３の上部表面は図１１および図１２に示すように部分的に露出している。そして、このｎ−ＧａＮ層３の上部表面には、図１２に示すように表面凹凸Ｃ３００が形成されている。また、ｎ−ＧａＮ層３および上述したｐ−ＧａＮ層５を含むメサ構造部の側壁部には、側面凹凸４００が形成されている。さらに、図１２に一部を示すように、側面凹凸４００の表面上には、側面凹凸４００よりもさらに微細な表面凹凸Ｂ２００が形成されている。また、ｐ−ＧａＮ層５の上部表面には図１２に示すように表面凹凸Ａ１００が形成されている。また、図１２から判断し難いが、表面凹凸Ａ１００の表面上に、表面凹凸Ａ１００よりもさらに微細な表面凹凸Ｃ３００が形成されている。このように、半導体発光素子の表面に凹凸構造（表面凹凸Ａ１００、側面凹凸４００、表面凹凸Ｂ２００、表面凹凸Ｃ３００）が形成されているため、光の取出し効率を向上させることができる。

ここで、表面凹凸Ａ１００の形状としては、光取出効果のある任意の立体形状とすることができる。たとえば、表面凹凸Ａ１００の形状として、その断面形状が半円状、三角形状、四角形状、さらに、平面形状が円形状、三角形状、四角形状や角部が６個以上の多角形状、であってもよい。また、表面凹凸Ａ１００の形状として、平面形状が多角形状の柱状体や平面形状が多角形の角錐体、あるいは平面形状が円形状の円錐体などであってもよい。また、表面凹凸Ａ１００の立体形状は、凹形状であっても凸形状であってもよい。さらに、側面凹凸４００は、図１２にも示すようにｎ−ＧａＮ層３や上述したメサ構造部の端部側面に形成され、側面凹凸４００の平面形状が凹凸状（突出部が三角形状）である。その表面は、図１１に示すように、サファイア基板１の主表面に対してほぼ直角に交差する構造であってもよいが、サファイア基板１の主表面に対してやや傾斜した面であってもよい。側面凹凸４００の表面がサファイア基板１の主表面に対して傾斜した構造である場合、その側面の表面と、サファイア基板の主表面とのなす角度であるテーパ角度は、７０°以下であることが好ましく、６５°以上７０°以下であることがさらに好ましい。このように、半導体層の表面や側面に凹凸形状部を形成することで、半導体発光素子における光の取出し効率を向上させることができる。

また、上述した表面凹凸Ａ１００の表面には、さらにより小さなサイズの表面凹凸Ｃ３００（図１７参照）が形成される。また、側面凹凸４００の表面にも、当該側面凹凸４００のサイズよりも小さな表面凹凸Ｂ２００（図１７〜１９参照）が形成される。

ｐ−ＧａＮ層５の上部表面上には、上述の表面凹凸Ａ１００を覆うように透光性電極６が形成されている。この透光性電極６上に、平面形状が円形状のｐ型パッド電極７が形成されている。また、凹部７０において露出しているｎ−ＧａＮ層３の表面にｎ型パッド電極８が形成されている。このｐ型パッド電極７およびｎ型パッド電極８の平面形状は、図１２に示すように円形状としてもよいが、他の任意の形状としてもよい。たとえば、三角形状や四角形状、あるいは五角形状などの多角形状としてもよい。

図１３は、図１１および図１２に示した半導体発光素子の製造方法を示すフローチャートである。図１４〜図１９は、図１３に示した半導体発光素子の製造方法を説明するための断面模式図である。より具体的には、図１４は、実施の形態１における半導体発光素子の製造過程において、工程（Ｓ１０）を行なった後の状態を示す概略図である。また、図１５は、実施の形態１における半導体発光素子の製造過程において、工程（Ｓ３０）および工程（Ｓ３１）を行なった後の状態を示す概略図である。さらに、図１６は、実施の形態１における半導体発光素子の製造過程において、工程（Ｓ６０）を行なった後の状態を示す概略図である。また、図１７は、実施の形態１における半導体発光素子の製造過程において、工程（Ｓ８０）および工程（Ｓ８１）を行なった後の状態を示す概略図である。さらに、図１８は、実施の形態１における半導体発光素子の製造過程において、工程（Ｓ１００）および工程（Ｓ１０１）を行なった後の状態を示す概略図である。最後に、図１９は、実施の形態１における半導体発光素子の完成品の状態を示す概略図である。以上、図１３〜図１９を参照して、本発明による半導体装置の実施の形態１の製造方法を説明する。

図１３に示した半導体発光素子の製造方法では、基板の主表面上に活性層を含む半導体層を形成する工程としての、半導体積層構造を形成する工程（Ｓ１０）を実施する。具体的には、まず基板としてのサファイア基板１を準備する。そして、このサファイア基板１上に、窒化ガリウム（ＧａＮ）を主成分とするバッファ層２、ｎ−ＧａＮ層３、活性層４、ｐ−ＧａＮ層５を形成する。これらの層を形成する方法としては、たとえば有機金属化学気相成長法（ＭＯＣＶＤ法）を用いることができる。さらに、ｐ−ＧａＮ層５の導電性不純物の活性化のためのアニール工程（熱処理工程）を実施する。このようにして、サファイア基板１上にバッファ層２、ｎ−ＧａＮ層３、活性層４、およびｐ−ＧａＮ層５が積層された図１４に示すような構造を得る。

次に、図１３に示すように、ｐ型表面凹凸のリソグラフィー工程（Ｓ２０）を実施する。具体的には、ｐ型層としてのｐ−ＧａＮ層５の上部表面が所定の凹凸形状となるよう、部分的にｐ−ＧａＮ層５の上部表面を除去するためのマスクパターンをフォトリソグラフィー法により形成する。このマスクパターンについては、たとえばレジスト膜を予め形成し、当該レジスト膜に対してフォトリソグラフィー法を用いて所定のパターンを形成することにより当該マスクパターンを形成してもよい。あるいは酸化シリコンなどの酸化膜をマスクとして用い、エッチングにより所定の平面形状とするように部分的に除去することにより、酸化膜からなるマスクパターンを形成してもよい。上述したフォトリソグラフィー法を用いることにより凹凸パターンを形成する。この凹凸パターンは、図１２に示した表面凹凸Ａ１００を形成するためのものである。

次に、図１３に示すように、エッチングにて表面凹凸Ａを形成する工程（Ｓ３０）およびエッチングにて表面凹凸Ｃを形成する工程（Ｓ３１）を同時に実施する。具体的には、上述の工程（Ｓ２０）において形成したマスクパターンを有するたとえばレジスト膜をマスクとして用いて、エッチングによりｐ−ＧａＮ層５の上部表面を部分的に除去する。このとき、エッチングされたｐ−ＧａＮ層５の表面には、上述したマスクの形状に沿って凹凸形状（表面凹凸形状部としての表面凹凸Ａ１００）が形成される（図１２参照）。このとき、エッチングとしてはドライエッチングを用いる。そして、このドライエッチングのプロセス条件を調整することによって、エッチング後のｐ−ＧａＮ層５の表面が荒れるような条件を用いることにより、形成される表面凹凸Ａ１００の表面がさらに微細な凹凸を形成するようにエッチングされる。この結果、表面凹凸Ａ１００の表面に、より微細な凹凸である表面微細凹凸部としての表面凹凸Ｃ３００が形成される。このようにして、上述した工程（Ｓ３０）と工程（Ｓ３１）とを同時に実施することができる。この結果、図１５に示すような構造を得る。なお、図１５〜図１９においては、表面凹凸Ａ１００および表面凹凸Ｃ３００を、断面形状が矩形状の凹部または凸部として簡略化して図示している。

なお、エッチングのプロセス条件を調整することによって、表面凹凸Ｃ３００が同時に形成されないようにまず表面凹凸Ａ１００を形成し、別のエッチング条件を用いることにより、表面凹凸Ｃ３００のみを後から形成させることもできる。この方法においても、表面凹凸Ｃ３００は表面が荒れるような条件にて形成させてもよいが、後のエッチングの条件次第で、表面凹凸Ａ１００の表面上に、より規則性や周期性を有するさらに微細な表面凹凸Ｃ３００を、形成させることもできる。特に、表面凹凸Ｃ３００は、１０ｎｍ以上１０００ｎｍ以下のサイズの凹凸形状であることが好ましい。その結果、発光した光をさらに効率よく外部に取り出すことが可能な半導体発光素子を製造することが可能となる。

また、上述した工程（Ｓ２０）と工程（Ｓ３０）とに代えて、ｐ−ＧａＮ層５の表面全体を荒らすようなドライエッチングを行ない、ｐ−ＧａＮ層５の表面を不均一にエッチングすることにより、表面凹凸Ｃ３００を形成してもよい。この場合、ｐ−ＧａＮ層５の上部表面に表面微細凹凸部としての表面凹凸Ｃ３００のみが形成される。

次に、図１３に示すように、透光性電極の膜を形成する工程（Ｓ４０）を実施する。具体的には、ｐ−ＧａＮ層５の上部表面上に透光性電極６を形成するための薄膜を形成する。この透光性電極６の材料としては、たとえばＩＴＯやＺｎＯ、ＦＴＯなどの透明部材を用いることができる。また、たとえば厚みが１ｎｍ以上２００ｎｍ以下である金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）などからなる半透明金属膜などを、透光性電極６の材料として用いてもよい。このような透光性電極６をｐ−ＧａＮ層５の上部表面を覆うように形成する方法としては、たとえばリフトオフ法など任意の方法を用いることができる。

続いて、透光性電極のリソグラフィー工程（Ｓ５０）を実施する。具体的には、先の工程（Ｓ４０）にて形成した薄膜が、透光性電極としての機能を行なうに足る所定の凹凸形状となるよう、部分的に透光性電極の膜を除去するためのマスクパターンをフォトリソグラフィー法により形成する。そして、透光性電極のエッチング工程（Ｓ６０）を実施する。すなわち、上述の工程（Ｓ５０）において形成したマスクパターンを有するたとえばレジスト膜や酸化膜をマスクとして用いて、エッチングにより透光性電極の薄膜の上部表面を部分的に除去する。以上の方法により、図１６に示すような透光性電極６を形成することができる。

次に、図１３に示すように、メサ構造のリソグラフィー工程（Ｓ７０）を実施する。具体的には、この工程（Ｓ７０）においては、ｐ−ＧａＮ層５および、活性層４、ｎ−ＧａＮ層３の一部を所定の平面形状にするよう、部分的に除去するためのマスクパターンをフォトリソグラフィー法により形成する。

次に、図１３に示すように、エッチングにてメサ構造の側面凹凸を形成する工程（Ｓ８０）および、エッチングにてメサ構造の表面凹凸Ｂを形成する工程（Ｓ８１）を同時に実施する。すなわち、上述の工程（Ｓ７０）において形成したマスクパターンを有するたとえばレジスト膜をマスクとして用いて、エッチングによりｐ−ＧａＮ層５および、活性層４、ｎ−ＧａＮ層３の一部の外周部の側面を部分的に除去する。このとき、エッチングされたｐ−ＧａＮ層５および、活性層４、ｎ−ＧａＮ層３の一部の外周部の側面には、上述したマスクの形状に沿って凹凸形状（図１７に示す側面凹凸形状部としての側面凹凸４００）が形成される。また、この側面凹凸４００の表面には、より微細な凹凸である微細凹凸部としての表面凹凸Ｂ２００（図１７参照）が同時に形成される。このような表面凹凸Ｂ２００は、たとえばエッチング条件として半導体層の露出した表面を荒らすような条件によるドライエッチング条件を採用することで形成することができる。また、側面凹凸４００は、サファイア基板１の主表面に対してその表面が傾斜した状態で形成される。これは、以下のような理由による。すなわち、上述のようなレジストや酸化シリコンなどの酸化膜を用いたマスクパターンの端部は、当該マスクパターンの中央部に比べて厚みが薄くなり、エッチングされやすい。そのため、エッチング工程において、マスクの端部はエッチングにより部分的に除去されて、ｐ−ＧａＮ層５および、活性層４、ｎ−ＧａＮ層３の一部の端部がエッチングされる。その結果、ｐ−ＧａＮ層５および、活性層４、ｎ−ＧａＮ層３の一部の端部側面にはテーパ部（側面凹凸４００）が形成される。このテーパ部ができる過程においては、当該テーパ部の表面がエッチングに用いられたガス（エッチングガス）などに晒される。すなわち、テーパ部の表面もエッチングされることになる。このため、上述のようにエッチング条件として半導体層の表面を荒らすような条件を用いることで、側面凹凸４００の表面に表面凹凸Ｂ２００を形成することができる。なお、表面凹凸Ｂ２００は、側面凹凸４００の中でも、活性層４の側面上にも形成させることがさらに好ましい。このことにより、非常に光の取り出し効率が高い半導体発光素子を提供することが可能となる。

なお、側面凹凸４００の表面は、図１１や図１２に示すように、サファイア基板１の主表面に対してほぼ直角に交差する構造であってもよいが、たとえば図１７に示すように、サファイア基板１の主表面に対してやや傾斜した面であってもよい。側面凹凸４００の表面がサファイア基板１の主表面に対して傾斜した構造である場合、その側面の表面と、サファイア基板の主表面とのなす角度であるテーパ角度は、７０°以下であることが好ましく、６５°以上７０°以下であることがさらに好ましい。このように、半導体層の表面や側面に凹凸形状部を形成することで、半導体発光素子における光の取出し効率を向上させることができる。

また、エッチングにてメサ構造の側面凹凸を形成する工程（Ｓ８０）の過程で、エッチングされる最下面にあたるｎ−ＧａＮ層３の表面は、エッチングガスに晒されるため、先のエッチングにて表面凹凸Ｃを形成する工程（Ｓ３１）と同様に作用される。この結果、ｎ−ＧａＮ層３の表面には、表面凹凸Ｃ３００のような微細凹凸が形成される。これがエッチングにてメサ構造の表面凹凸Ｂを形成する工程（Ｓ８１）である。なお、上述した表面凹凸Ａ１００、表面凹凸Ｂ２００および表面凹凸Ｃ３００の形状として、平面形状が多角形状の柱状体や平面形状が多角形の角錐体、あるいは平面形状が円形状の円錐体などであってもよい。また、表面凹凸Ａ１００、表面凹凸Ｂ２００および表面凹凸Ｃ３００の立体形状は、凹形状であっても凸形状であってもよい。以上のようにして、図１６に示すような構造を得る。

なお、ここでも、エッチングのプロセス条件を調整することによって、表面凹凸Ｂ２００が同時に形成されないようにまず側面凹凸４００を形成し、別のエッチング条件を用いることにより、表面凹凸Ｂ２００のみを後から形成させることもできる。この方法においても、表面凹凸Ｂ２００は表面が荒れるような条件にて形成させてもよいが、後のエッチングの条件次第で、側面凹凸４００の表面上に、より規則性や周期性を有するさらに微細な表面凹凸Ｂ２００を、形成させることもできる。特に、表面凹凸Ｂ２００は、１０ｎｍ以上１０００ｎｍ以下のサイズの凹凸形状であることが好ましい。その結果、発光した光をさらに効率よく外部に取り出すことが可能な半導体発光素子を製造することが可能となる。

次に、図１３に示すように、ｎ型側面凹凸のリソグラフィー工程（Ｓ９０）を実施する。具体的には、半導体発光素子を個々のチップに分割するためのダイシングまたはスクライブを行なう部分を規定する溝をｎ−ＧａＮ層３の表面上に形成するためのマスクパターンを、フォトリソグラフィー法により形成する。なお、上述したマスクパターンを形成する、たとえばレジスト膜において、ｎ−ＧａＮ層３の上述したスクライブまたはダイシング用の側面となる部分には、平面形状が凹凸形状の側面凹凸４００を形成するためのマスクパターンが形成されている。

次に、図１３に示すように、エッチングにてｎ型の側面凹凸を形成する工程（Ｓ１００）および、エッチングにてｎ型の表面凹凸Ｂを形成する工程（Ｓ１０１）を同時に実施する。具体的には、上述の工程（Ｓ９０）において形成したマスクパターンを有するたとえばレジスト膜をマスクとして用いて、ｎ−ＧａＮ層３を部分的にエッチングにより除去する。このとき上述した溝の側壁部分においては、ｎ−ＧａＮ層３の断面に凹凸形状が形成され、側面凹凸４００が図１２や図１８に示すように形成される。なお、上述したエッチングとしてはドライエッチングを用いる。そして、このドライエッチングのプロセス条件を調整することによって、エッチング後のｎ−ＧａＮ層３の表面が荒れるような条件を用いることにより、形成される側面凹凸４００の表面がさらに微細な凹凸を形成するようにエッチングされる。この結果、側面凹凸４００の表面に、より微細な凹凸である表面微細凹凸部としての表面凹凸Ｂ２００が形成される。このようにして、上述した工程（Ｓ１００）と工程（Ｓ１０１）とを同時に実施することができる。この結果、図１８に示すような構造を得る。なお、ここでも上述した工程と同様に、エッチングのプロセス条件次第で、まず側面凹凸４００を形成し、別のエッチング条件を用いることにより、表面凹凸Ｂ２００のみを後から形成させてもよい。

なお、上述した工程（Ｓ１００）において得られる側面凹凸４００についても、その表面は、サファイア基板１の主表面に対してほぼ直角に交差する構造であってもよいが、たとえば図１８に示すように、サファイア基板１の主表面に対してやや傾斜した面であってもよい。側面凹凸４００の表面がサファイア基板１の主表面に対して傾斜した構造である場合、その側面の表面と、サファイア基板の主表面とのなす角度であるテーパ角度は、７０°以下であることが好ましく、６５°以上７０°以下であることがさらに好ましい。このように、半導体層の表面や側面に凹凸形状部を形成することで、半導体発光素子における光の取出し効率を向上させることができる。

次に、図１３に示すように、ｐ型パッド電極のリソグラフィー工程（Ｓ１１０）を実施する。具体的には、予め透光性電極６などの上部表面に、ｐ型パッド電極７（図１９参照）を形成するべき領域に開口パターンを有するレジスト膜を形成する。このレジスト膜は、たとえばフォトリソグラフィー法を用いて形成する。

次に、図１３に示すように、ｐ型パッド電極を形成する工程（Ｓ１２０）を実施する。具体的には、上述したレジスト膜上にｐ型パッド電極７となるべき金属膜を蒸着法などによって形成する。このとき、レジスト膜の開口パターンの内部においては、透光性電極６の上部表面上に密着するように金属膜が形成される。その後、たとえば剥離液などの薬液を用いてレジスト膜を除去することにより、当該レジスト膜の開口部内に形成された金属膜の部分を残して他のレジスト膜上に形成された金属膜をレジストとともに除去する（リフトオフ）。このようにして、図１９に示すｐ型パッド電極７を形成することができる。

次に、図１３に示すように、ｎ型パッド電極のリソグラフィー工程（Ｓ１１１）を実施する。具体的には、予め凹部７０内部などに、ｎ型パッド電極８（図１９参照）を形成するべき領域に開口パターンを有するレジスト膜を形成する。このレジスト膜は、たとえばフォトリソグラフィー法を用いて形成する。その後、図１３に示すように、ｎ型パッド電極を形成する工程（Ｓ１２１）を実施する。具体的には、上述したレジスト膜上にｎ型パッド電極８となるべき金属膜を蒸着法などを用いて形成する。このとき、上述したレジスト膜の開口パターンの内部においては、凹部７０の底壁において、ｎ−ＧａＮ層３の表面に密着するように金属膜が形成される。（図１９参照）その後、レジスト膜を除去することにより、当該レジスト膜の開口部内に形成された金属膜の部分を残して他のレジスト膜上に形成された金属膜をレジストとともに除去する（リフトオフ）。このようにして、図１９に示すｎ型パッド電極８を形成することができる。

なお、ここでｐ型パッド電極７およびｎ型パッド電極８を形成する工程を同時に行なってもよい。この場合には、ｎ型パッド電極７とｎ型パッド電極８とをたとえばＴｉ／Ａｌなどのｐ−ＧａＮ層５と透光性電極６との両方にオーミックコンタクトを取ることが可能な材料により構成する。そして、上述したレジスト膜として、ｐ型パッド電極７が形成されるべき領域とｎ型パッド電極８が形成されるべき領域との両方に開口パターンを有するレジスト膜を形成する。次に、当該レジスト膜の上から上述したような材料からなる膜を蒸着法などによって形成し、その後レジスト膜を除去する（リフトオフ）ことによってｐ型パッド電極７とｎ型パッド電極８とを同時に形成することができる。

その後、図１３に示すように素子のチップ化を行なう工程（Ｓ１３０）を実施する。具体的には、上述した工程（Ｓ１００）、工程（Ｓ１０１）において形成された溝において、レーザ、あるいはダイヤモンドペンでのスクライブもしくはブレードによるダイシングなど任意の方法を用いてサファイア基板１を溝（側面凹凸４００が形成されたｎ−ＧａＮ層３の端部が側壁となる溝）に沿って切断することにより、半導体発光素子を個々のチップへと分割する。このようにして、図１１および図１２に示す、光の取出し効率が高められた半導体発光素子を得ることができる。

（実施の形態２）
図２０は、本発明による半導体発光素子の実施の形態２を示す断面模式図である。図２１は、図２０に示した半導体発光素子の斜視模式図である。図２０および図２１を参照して、本発明による半導体発光素子の実施の形態２を説明する。なお、図２０は半導体発光素子の断面構造を模式的に示しており、素子の表面や側面に形成された凹凸構造は図示されていない。

図２０および図２１に示した半導体発光素子は、支持基板１４と、当該支持基板１４上に積層して形成された半田層１３、バリア金属層１１、反射金属層１０、ｐコンタクト金属層９と、ｐ−ＧａＮ層５、活性層４、ｎ−ＧａＮ層３、ｎ型パッド電極８、および支持基板１４の領域面側に形成された裏面電極１５とから構成される。具体的には、支持基板１４の上部表面上に半田層１３が形成されている。半田層１３上にバリア金属層１１が形成されている。バリア金属層１１上に反射金属層１０が形成されている。反射金属層１０上にｐコンタクト金属層９が形成されている。ｐコンタクト金属層９上にｐ−ＧａＮ層５が形成されている。ｐ−ＧａＮ層５上に活性層４が形成されている。活性層４上にｎ−ＧａＮ層３が形成されている。ｎ−ＧａＮ層３の上部表面上にｎ型パッド電極８が形成されている。また、支持基板１４の裏面側には、ｐ型層側電極としての裏面電極１５が形成されている。図２０に示すように、半田層１３上においては、バリア金属層１１、反射金属層１０、ｐコンタクト金属層９、ｐ−ＧａＮ層５の一部を取囲むように誘電体層１２が配置されている。

ｎ−ＧａＮ層３の上部表面から誘電体層１２に到達するまでの半導体層の外周部側面には側面凹凸４００が形成されている。また、ｎ−ＧａＮ層３の上部表面には、表面凹凸Ａ１００が形成されている。また、たとえば図２１に一部を示すように側面凹凸４００の表面には、側面凹凸４００よりもさらに微細な表面凹凸Ｂ２００が形成され、表面凹凸Ａ１００の表面には、表面凹凸Ａ１００よりもさらに微細な表面凹凸Ｃ３００が形成されている。このように、半導体発光素子の表面に凹凸構造（表面凹凸Ａ１００、側面凹凸４００、表面凹凸Ｂ２００、表面凹凸Ｃ３００）が形成されているため、光の取出し効率を向上させることができる。

図２２は、図２０および図２１に示した半導体発光素子の製造方法を示すフローチャートである。図２３は、図２２に示した半導体積層構造を形成する工程（Ｓ１４０）の内容を説明するためのフローチャートである。図２４〜図２９は、図２２および図２３に示した半導体発光素子の製造方法を説明するための断面模式図である。より具体的には、図２４は、実施の形態２における半導体発光素子の製造過程において、工程（Ｓ１４０）のうちの工程（Ｓ１４１）を行なった後の状態を示す概略図である。また、図２５は、実施の形態２における半導体発光素子の製造過程において、工程（Ｓ１４０）のうちの工程（Ｓ１４５）を行なった後の状態を示す概略図である。さらに、図２６は、実施の形態２における半導体発光素子の製造過程において、工程（Ｓ１４０）を完了した後の状態を示す概略図である。また、図２７は、実施の形態２における半導体発光素子の製造過程において、工程（Ｓ１６０）および工程（Ｓ１６１）を行なった後の状態を示す概略図である。さらに、図２８は、実施の形態２における半導体発光素子の製造過程において、工程（Ｓ１８０）および工程（Ｓ１８１）を行なった後の状態を示す概略図である。最後に、図２９は、実施の形態２における半導体発光素子の完成品の状態を示す概略図である。以上、図２２〜図２９を参照して、図２０および図２１に示した半導体発光素子の製造方法を説明する。

図２０および図２１に示した半導体装置の製造方法では、図２２に示すように、まず半導体積層構造を形成する工程（Ｓ１４０）を実施する。この工程（Ｓ１４０）においては、具体的には図２３に示すようにまず半導体層を成長させる工程（Ｓ１４１）を実施する。具体的にはサファイア基板１をまず準備する。そして、このサファイア基板１上に、窒化ガリウム（ＧａＮ）を主成分とするバッファ層２、ｎ−ＧａＮ層３、活性層４、ｐ−ＧａＮ層５を形成する。これらの層を形成する方法としては、たとえば有機金属化学気相成長法（ＭＯＣＶＤ法）を用いることができる。そして、金属層を成膜する工程（Ｓ１４２）を実施する。具体的には、ｐ−ＧａＮ層５の上部表面上に図２４に示すようにｐコンタクト金属層９、反射金属層１０、バリア金属層１１を積層する。これらの金属層はたとえば蒸着法など任意の方法を用いて形成することができる。この結果、図２４に示す構造を得る。ここで、ｐコンタクト金属層９としては、たとえば金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）などの金属層を蒸着法により形成する。なお、このようなｐコンタクト金属層９を蒸着した後、ｐコンタクト金属層９とｐ−ＧａＮ層５との密着性を向上させるためのアニール工程（熱処理工程）を行なう。また、反射金属層１０としては、たとえばアルミニウム、銀、ニッケル、チタン、白金および金の中から選択される１つ以上の金属を含む層を形成する。また、バリア金属層１１としては、上述した反射金属層１０を保護するため、ニッケル、チタン、白金、モリブデン（Ｍｏ）、タングステン（Ｗ）からなる群から選択される少なくとも１つを含む層を形成する。

次に、図２３に示すように、金属層およびｐ型層のリソグラフィー工程（Ｓ１４３）を実施する。具体的には、個々のチップとなる半導体発光素子の個々のチップの外周部に溝状のパターンが形成されたマスクパターンを形成する。当該マスクパターンとしてはたとえばレジスト膜や酸化シリコンなどの酸化膜などを用いることができる。

次に、図２３に示すように、エッチングにて金属層およびｐ型層を除去する工程（Ｓ１４４）を実施する。具体的には、上述の工程（Ｓ１４３）において形成したマスクパターンを有するレジスト膜をマスクとして用いて、エッチングによりバリア金属層１１、反射金属層１０およびｐコンタクト金属層９を部分的に除去する。そして、当該エッチングによって形成された溝の底部において露出するｐ−ＧａＮ層５を上述したマスクパターンをマスクとしてさらにドライエッチングによって部分的に除去する。このドライエッチングによって、ｐ−ＧａＮ層５の厚み方向の途中までｐ−ＧａＮ層５がエッチングされる。

次に、図２３に示すように、誘電体層を堆積する工程（Ｓ１４５）を実施する。具体的には、上述したエッチングによって形成された溝の内部を充填するように誘電体層が堆積される。誘電体層としてはたとえば酸化シリコンや窒化シリコンなどを用いることができる。この後、レジスト膜を除去し、形成された溝の内部のみに誘電体層１２（図２５参照）が形成された状態とする。このようにして、図２５に示すような構造を得る。

次に、図２３に示すように、半導体層を基板に貼り合わせる工程（Ｓ１４６）を実施する。具体的には、バリア金属層１１上に半田層１３（図２６参照）を形成する。そして、この半田層上に支持基板１４（図２６参照）を配置する。なお、この半田層１３としては、たとえばアルミニウム（Ａｌ）、銀（Ａｇ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、インジウム（Ｉｎ）、金（Ａｕ）、金スズ合金（ＡｕＳｎ）、金シリコン合金（ＡｕＳｉ）の中から選択される１つ以上の金属または合金を含む金属層を用いる。なお、この半田層１３は、上述のようにバリア金属層１１上に成膜してもよいが、支持基板１４の表面にこの半田層１３を成膜してもよい。具体的には、支持基板１４の表面にこのような半田層１３を先に形成しておいてもよい。

なお、上述した半田層１３を用いることなく、支持基板１４をバリア金属層１１の表面上に直接形成してもよい。この場合、支持基板１４をたとえばめっき法で形成してもよい。このようにめっき法を用いて支持基板１４を形成する場合、支持基板を構成する材料を成膜するためのシード層として、金（Ａｕ）や、めっきによって形成される支持基板を構成する材料に含まれる金属を、バリア金属層１１の表面上に先に成膜しておくことが好ましい。また、このように支持基板１４をめっき法で形成する場合、支持基板１４の厚みとしてはたとえば１００μｍ程度としてもよい。このときの支持基板１４の厚さは、上述した半導体層を支持できる厚みを確保できればよいため、たとえば５０μｍ以上２５０μｍ以下の厚みとすることが好ましい。

次に、サファイアを除去する工程（Ｓ１４７）を実施する。具体的には、上述のように支持基板１４に貼り合わされた半導体層からサファイア基板１を除去する。このようにして、図２６に示すような構造を得る。すなわち、支持基板１４上に半田層１３、バリア金属層１１、反射金属層１０、ｐコンタクト金属層９、ｐ−ＧａＮ層５、活性層４、ｎ−ＧａＮ層３が順次積層された構造を得ることができる。このような構造は、後述するように上下電極型（表裏面電極型）半導体発光素子を構成することになる。

図２３に示した工程（Ｓ１４１）〜工程（Ｓ１４７）を実施することにより、図２２に示した半導体積層構造を形成する工程（Ｓ１４０）が実施される。次に、図２２に示すように、ｎ型表面凹凸のリソグラフィー工程（Ｓ１５０）を実施する。具体的には、ｎ型層としてのｎ−ＧａＮ層３の上部表面が所定の凹凸形状となるよう、ｎ−ＧａＮ層３の表面を部分的に除去するためのマスクパターンをフォトリソグラフィー法により形成する。このマスクパターンとしては、たとえばレジスト膜を予め形成し、当該レジスト膜に対してフォトリソグラフィー法を用いて所定のパターンを形成することにより当該マスクパターンを形成してもよい。あるいは酸化シリコンなどの酸化膜を、レジスト膜などをマスクとして用いたエッチングにより所定の平面形状とするように部分的に除去してマスクパターンを形成してもよい。

次に、図２２に示すように、エッチングにて表面凹凸Ａを形成する工程（Ｓ１６０）およびエッチングにて表面凹凸Ｃを形成する工程（Ｓ１６１）を同時に実施する。具体的には、上述の工程（Ｓ１５０）において形成したマスクパターンを有するレジスト膜をマスクとして用いて、エッチングによりｎ−ＧａＮ層３の上部表面を部分的に除去する。このとき、エッチングされたｎ−ＧａＮ層３の表面には、上述したマスクの形状に沿って凹凸形状（表面凹凸Ａ１００（図２７参照））が形成される。また、このとき、上述の実施の形態１と同様に、エッチングとしてはドライエッチングを用いるが、そのドライエッチングのプロセス条件を調整することにより、表面凹凸Ａ１００の表面に、さらに微細な表面凹凸Ｃ３００（図２７参照）を形成する。このようにして、上述した工程（Ｓ１６０）と工程（Ｓ１６１）を同時に実施することができ、図２７に示すような構造を得る。なお、ここでも上述したとおり、まず表面凹凸Ａ１００を形成し、後から表面凹凸Ｃ３００を形成させてもよい。

次に、図２２に示すように、側面凹凸のリソグラフィー工程（Ｓ１７０）を実施する。具体的には、予め形成されている誘電体層１２の上の領域（すなわち半導体発光素子を分離するための格子状に形成されるダイシング領域）において、半導体層の側面に側面凹凸４００（図２８参照）が形成されるとともに、誘電体層１２の上部表面の一部が露出するような溝を形成するためのマスクパターンを形成する。

次に、図２２に示すように、エッチングにて側面凹凸を形成する工程（Ｓ１８０）、およびエッチングにて表面凹凸Ｂを形成する工程（Ｓ１８１）を同時に実施する。すなわち、上述の工程（Ｓ１７０）において形成したマスクパターンをマスクとして用いて、ｎ−ＧａＮ層３、活性層４、およびｐ−ＧａＮ層５を誘電体層１２が露出するまで部分的にエッチングにより除去する。このとき、上述したフォトレジストや酸化シリコンなどからなるマスクの端部は当該マスクの中央部に比べて厚みが薄くエッチングされやすくなっている。そのため、上述したエッチング工程においては、当該マスクの端部からその厚みが薄くなり、結果的に端部側からマスクがエッチングによってなくなっていく。このようにエッチングによってマスクが部分的になくなった部分では、エッチングにより上述した半導体層が徐々に除去され、傾斜部（テーパ部）が形成される。このような傾斜部が、マスク層の端部の平面形状に応じた凹凸部を形成し、側面凹凸４００が形成される。また、このとき、半導体層の表面（側面凹凸４００の表面）は、エッチングに用いられたガス（エッチングガス）に晒されるため、当該側面凹凸４００の表面もエッチング条件を調整することでより微細な表面凹凸Ｂ２００（図２８参照）が同時に形成されることになる。このような表面凹凸Ｂ２００は、たとえばスパイク状の突起部として構成される。なお、上述した誘電体層１２は、上記エッチング工程のエッチストップ層として作用する。このようにして、図２８に示したような構造を得る。なお、ここでも上述したとおり、まず側面凹凸４００を形成し、後から表面凹凸Ｂ２００を形成させてもよい。また、ここでも表面凹凸Ｂ２００は、側面凹凸４００の中でも、活性層４の側面上にも形成させることがさらに好ましい。このことにより、非常に光の取り出し効率が高い半導体発光素子を提供することが可能となる。

次に、ｎ型パッド電極のリソグラフィー工程（Ｓ１９０）を実施する。具体的には、予めｎ−ＧａＮ層３の上部表面上に、ｎ型パッド電極８（図２９参照）を形成するべき領域に開口パターンを有するレジスト膜を形成する。このレジスト膜は、たとえばフォトリソグラフィー法を用いて形成する。その後、図２２に示すように、ｎ型パッド電極を形成する工程（Ｓ２００）を実施する。具体的には、上述したレジスト膜上に、ｎ型パッド電極８となるべき金属膜を蒸着法などを用いて形成する。その後、レジスト膜を除去することにより、当該レジスト膜の開口部内に形成された金属膜の部分を残して他のレジスト膜上に形成された金属膜をレジストとともに除去する（リフトオフ）。このようにして、図１８に示すｎ型パッド電極８を形成することができる。

次に、裏面電極を形成する工程（Ｓ２１０）を実施する。具体的には、支持基板１４の裏面側（半田層１３が形成されていない側の表面）に、図２９に示すような裏面電極１５を形成する。この裏面電極１５としては、支持基板１４と良好な電気的接続が可能な金属であれば任意の金属を用いることができる。このようにして、図２９に示すような構造を得る。

次に、素子のチップ化を行なう工程（Ｓ２２０）を実施する。具体的には、誘電体層１２が底壁において露出している溝部分を、レーザ、あるいはダイヤモンドペンでのスクライブ、あるいはダイヤモンドブレードなどによるダイシングによって切断する。この結果、個々の半導体発光素子となるチップが分離される。このようにして、図２０および図２１に示すような半導体発光素子を得ることができる。以上の点においてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２において、上述しなかった構成や条件などは全て本発明の実施の形態１に準ずる。

（実施の形態３）
上述した実施の形態１および実施の形態２においては、側面凹凸４００や表面凹凸Ａ１００などを形成するためのマスクパターンを、フォトリソグラフィー法を用いて形成したが、この発明の実施の形態３においては当該マスクパターンを形成する手法としてナノインプリントリソグラフィー法を用いる。ここで再度、ナノインプリントリソグラフィー法を簡単に説明する。

図３０〜図３４は、ナノインプリントリソグラフィー法を説明するための模式図である。具体的には、図３０は、ナノインプリント法において、レジストパターンを形成するためのモールドの金型面（レジスト膜に転写するための表面形状が形成された面）を模式的に示す平面模式図である。図３１は、ナノインプリント法に用いるモールドを、水平方向から見た模式図である。図３２は、モールドの表面形状をレジスト膜に転写する工程を説明するための模式図である。図３３は、ナノインプリント法で形成された図３２のレジスト膜をマスクとして用いたエッチング後の半導体層の上部表面を示す平面模式図である。図３４は、図３３の線分ＸＸＸＩＶ−ＸＸＸＩＶにおける断面模式図である。図３０〜図３４を用いて、ナノインプリントリソグラフィー法を簡単に説明する。

図３０および図３１に示すように、ナノインプリントリソグラフィー法では、レジスト膜１６の表面に立体的なパターンを転写するためのモールド３０を用いる。このモールド３０の金型面には、レジスト膜１６の表面に転写されるべきパターンが形成されている。具体的には、図３０および図３１に示したモールド３０においては、側面凹凸４００（図３４参照）を形成するための側面凹凸用パターン５０および、当該側面凹凸用パターン５０の表面に側面凹凸４００よりもさらに微細な凹凸である表面凹凸Ｂ２００（図３４参照）を形成するための表面凹凸Ｂ用パターン５１が形成されている。側面凹凸用パターン５０は、図３０に示すように形成されるレジスト膜１６の外周部の平面形状を凹凸が連続した形状（ジグザグ型の外周部を有する形状）としている。また、側面凹凸用パターン５０は、図３１に示すようにその断面が、モールド３０の中央部側から外周部側に向けて、パターンの深さが徐々に小さくなるような表面形状（パターンの転写されるレジストの均一な厚みの中央部から外周部に向けて徐々に厚みが薄くなるテーパ状となるような表面形状）となっている。また、当該側面凹凸用パターン５０の表面に、より微細な凹凸である表面凹凸Ｂ用パターン５１が形成されている。表面凹凸Ｂ用パターン５１の形状は、平面形状が円形状であってもよいが、他の任意の形状であってもよい。

そして、このようなモールド３０を、半導体層２０の表面上に塗布されたレジスト膜１６に押し当てる。そして、その状態で熱あるいは光（あるいはその他の紫外線などの放射線）によってレジストを硬化させる。そして、レジスト膜１６が硬化した後モールド３０をレジストから取外すことにより、図３２に示すようにモールド３０の表面形状が転写されその表面に側面凹凸用レジストパターン６０および表面凹凸Ｂ用レジストパターン６１が形成されたレジスト膜１６を得ることができる。そして、このナノインプリントリソグラフィー法においては、モールド３０における表面形状を任意に調整することにより、図３１などに示すように三次元構造の表面形状を有するマスクとしてのレジスト膜１６を得ることができる。そして、このナノインプリントリソグラフィー法においては、従来のフォトリソグラフィー法よりも微細なパターンを作製することができる。たとえば、このナノインプリントリソグラフィー法においては、幅が５０ｎｍ程度のパターンを形成することが可能であり、実際には１０ｎｍ以上１０００ｎｍ以下のサイズのパターンを形成することができる。

また、モールド３０として、たとえばシート状のモールドを用いる場合には、当該シート状のモールドがある程度の可撓性を有するようにすることによって、このモールド自体に、半導体層２０の上部表面上に存在していた塵などの異物を吸着させることができる。また、モールド３０がある程度の可撓性を有することにより、半導体層２０が形成された基板の反りや、当該半導体層２０の表面に既に形成されているパターンの形状などに沿ってモールド（モールド型）を曲げることによって、これらのパターンや基板の反りなどに沿ってマスクとしてのレジスト膜１６を形成することができる。

そして、このように形成されたレジスト膜１６をマスクとして用いて、半導体層２０をエッチングすることにより、図３３および図３４に示すような構造を得ることができる。このとき、エッチングの条件として、レジスト膜１６もある程度同時にエッチングにより除去されるようなエッチング条件を用いることにより、レジスト膜１６の厚さに応じて半導体層２０のエッチング時間を局所的に変更することができる。このため、図３３および図３４に示すように半導体層２０の表面に三次元構造を形成することができる。このようにして、半導体層２０の端部においては側面凹凸４００を形成し、また同時に当該側面凹凸４００の表面に表面凹凸Ｂ２００を形成することができる。

このようにして、側面凹凸４００と、当該側面凹凸４００の表面に形成された、側面凹凸４００よりもさらに微細な表面凹凸である表面凹凸Ｂ２００を同時に形成することができる。また、ここでも表面凹凸Ｂ２００は、側面凹凸４００の中でも、活性層４（後述の図４１〜図４３参照）の側面上にも形成させることがさらに好ましい。このことにより、非常に光の取り出し効率が高い半導体発光素子を提供することが可能となる。

図３５〜図３９は、上述したナノインプリントリソグラフィー法を用いて側面凹凸４００、表面凹凸Ｂ２００に加えて半導体層２０の上部表面上に形成される表面凹凸Ａ１００（図３９参照）を同時に形成する方法を説明するための模式図である。具体的には、図３５は用いられるモールドのパターン形成面を示す平面模式図である。図３６は、当該モールドを、水平方向から見た模式図である。図３７は、当該モールドを用いて表面形状をレジスト膜に転写する工程を説明するための模式図である。図３８は、図３６に示したエッジをマスクとして用いたエッチングにより形成された半導体層２０の表面を示す平面模式図である。図３９は、図３８の線分ＸＸＸＩＸ−ＸＸＸＩＸにおける断面模式図である。図３５〜図３９を参照して、上述したナノインプリントリソグラフィー法を説明する。

まず、図３５および図３６に示すようなモールド３０を準備する。このモールド３０は、基本的には図３０および図３１に示したモールド３０と同様の構造を備えるが、モールド３０に形成された転写パターンの中央部に表面凹凸Ａ１００（図３９参照）を形成するための表面凹凸Ａ用パターン５２が形成されている点が異なっている。そして、このようなモールド３０を図３２において説明した方法と同様にレジストに押し当て、熱または光によって当該レジストを硬化させることにより、図３７に示すような表面パターンを有するレジスト膜１６を得ることができる。この形成されたレジスト膜１６は、図３２に示したレジスト膜１６と基本的には同様の構造を備えるが、その上部表面に表面凹凸Ａ用レジストパターン６２が形成されている点が異なる。

そして、このようにして得られたレジスト膜１６をマスクパターンとして用いて、エッチングにより半導体層２０を部分的に除去することにより、図３８および図３９に示すような構造を得ることができる。図３８および図３９に示した半導体層２０の表面構造は、基本的には図３３および図３４に示した半導体層の表面構造と同様であるが、その上部表面に表面凹凸Ａ１００が形成されている点が異なる。

上述した本発明の実施の形態３におけるナノインプリントリソグラフィー法は、図３２および図３７に示すように形成するレジスト膜１６の膜厚を高精度で制御できる点が特徴である。すなわち、このようにレジスト膜１６の厚みを局所的に制御することによって、エッチング後の半導体層２０の表面形状を三次元において高い精度で制御することができる。つまり、上記のような方法を用いることの１つ目の効果としては、上述のようにモールド３０のパターンを立体的に作製することが可能であるため、マスクとして作用するレジスト膜１６の端部の厚みを正確に制御することができるという点である。このようにマスクとしてのレジスト膜１６の端部の厚みを正確に制御することにより、エッチング後の半導体層２０の端部における端面（傾斜面）の基板主表面に対する角度（テーパ角度）を高い精度で自由に設定することができる。また、たとえば図３９などに示すように当該端部のテーパ角度を非常に小さくし、穏やかな傾斜面を形成することも可能となる。

また、上述の方法の２つ目の効果として、上記インプリントリソグラフィー法においては、モールド３０を押し当ててレジスト膜１６のパターンを形成するため、レジスト膜１６の局所的な厚みを部分的に大きく変更することが可能である。このため、通常はエッチングの妨げとなるため排除することが好ましいレジスト残りを敢えて発生させることによって、エッチング後の半導体層２０におけるエッチング量を局所的に大きく変更することができる。このため、エッチング量が異なるパターンを半導体層２０の表面に１回のエッチングによって形成することができる。このため、図３５〜図３９に示すように、側面凹凸４００が形成されるべき部分のレジスト膜１６の厚みは相対的に薄くし、エッチング工程においてすべてレジスト膜１６が除去されるような厚みとし、レジスト膜１６の中央部において表面凹凸Ａ１００（図３９参照）が形成されるべき部分では、レジスト膜１６がエッチング完了後も残存するような膜厚に設定しておけば、エッチング量が大きく異なる側面凹凸４００とさらに当該側面凹凸４００の表面に形成される表面凹凸Ｂ２００、および表面凹凸Ａ１００とを１回のエッチングによって形成することができる。このため、半導体発光素子の製造プロセス工程を短縮することができ、製造コストを低減することが可能になる。

なお、前述したように、実際には、レジスト膜１６と半導体層２０とのエッチングされる速度が異なるため、エッチングにより形成される半導体層２０のテーパ角度と、モールド３０の角度とは必ずしも一致しない。しかし、その場合においても、半導体層２０は、モールド３０の形状に対応してエッチングされる。

次に、上述したナノインプリントリソグラフィー法を用いた本発明の半導体発光素子の製造方法を説明する。図４０は、本発明による半導体発光素子の実施の形態３の製造方法を説明するためのフローチャートである。図４１〜図４３は、図４０に示した半導体発光素子の製造方法を説明するための模式図である。より具体的には、図４１は、実施の形態３における半導体発光素子の製造過程において、工程（Ｓ２５０）を行なった後の状態を示す概略図である。図４２は、実施の形態３における半導体発光素子の製造過程において、工程（Ｓ２６０）を行なった後の状態を示す概略図である。図４３は、実施の形態３における半導体発光素子の完成品の状態を示す概略図である。図４０〜図４３を参照して、本発明による半導体発光素子の製造方法を説明する。なお、図４０〜図４３において示された製造方法によって得られる半導体発光素子は基本的には図２０および図２１に示した本発明の実施の形態２による半導体発光素子と同様の構造を備えている。

図４０に示すように、本発明による半導体発光素子の実施の形態３の製造方法では、まず半導体積層構造を形成する工程（Ｓ２３０）を実施する。この半導体積層構造を形成する工程（Ｓ２３０）は、基本的には図２２に示した半導体積層構造を形成する工程（Ｓ１４０）と同様の工程を実施する。

次に、積層構造上にレジストを塗布する工程（Ｓ２４０）を実施する。この工程では、具体的にはｎ−ＧａＮ層３（図２６参照）の上部表面上にレジストを塗布する。

次に、レジストをパターニングする工程（Ｓ２５０）を実施する。この工程においては、具体的には図３５〜図３７に示すナノインプリントリソグラフィー法を用いて、モールド３０（図３５、図３６参照）に形成されたパターンをレジスト膜１６に転写する工程を行なう。この結果、図４１に示すように、側面凹凸用レジストパターン６０、表面凹凸Ｂ用レジストパターン６１、および表面凹凸Ａ用レジストパターン６２が表面に形成されたレジスト膜１６がｎ−ＧａＮ層３の上部表面上に配置される。次に、図４０に示すように、エッチングを行なう工程（Ｓ２６０）を実施する。具体的には、上述したレジスト膜１６をマスクとして用いて、半導体層としてのｎ−ＧａＮ層３などをエッチングによって部分的に除去する。この結果、図４２に示すように、側面凹凸４００、表面凹凸Ｂ２００およびｎ−ＧａＮ層３の上部表面上に形成される表面凹凸Ａ１００を同時に形成することができる。この後、ｎ−ＧａＮ層３の上部表面に残存しているレジスト膜１６を除去する。

次に、ｎ型パッド電極のリソグラフィー工程（Ｓ２７０）を実施する。この工程（Ｓ２７０）は、基本的には図２２の工程（Ｓ１９０）における工程と同様の処理を行なう。

次に、ｎ型パッド電極を形成する工程（Ｓ２８０）を実施する。この工程（Ｓ２８０）においては、図２２の工程（Ｓ２００）と同様の処理を行なう。

次に、裏面電極を形成する工程（Ｓ２９０）を実施する。この工程（Ｓ２９０）においては、図２２の工程（Ｓ２１０）と同様の処理を実施する。

最後に、素子にチップ化を行なう工程（Ｓ３００）を実施する。この工程（Ｓ３００）においては、図２２の工程（Ｓ２２０）と同様の処理を実施する。このようにして、上述した実施の形態２に比べて少ない工程数により、図４３に示すような半導体発光素子を得ることができる。

ここで、上述したナノインプリントリソグラフィー法の具体的なプロセス条件を例示すれば、たとえば半導体層の表面にレジストを膜状に塗布した後、当該レジストに、ピッチが１００ｎｍ、高さが１００ｎｍ、直径が１００ｎｍのホール形状を有する石英製のモールドを押し当てる。そして、その状態で紫外線をレジストに照射することによって当該レジストを硬化する。レジストが硬化した後、石英製のモールドをレジストから取外すことにより、半導体層の上部表面上に、周期が１００ｎｍ、高さが１００ｎｍ、直径が１００ｎｍの円柱形状の凹凸形状部を形成することができる。このような凹凸形状部は、たとえば図３７の表面凹凸Ｂ用レジストパターン６１や表面凹凸Ａ用レジストパターン６２に適用することができる。また、上述した凹凸形状部の形状は一例であって、周期が５０ｎｍ以上１０００ｎｍ以下、高さが５０ｎｍ以上３０００ｎｍ以下、直径が５０ｎｍ以上１０００ｎｍ以下の円形や平面形状が三角形、四角形、五角形、六角形などの多角形状の凸部を形成してもよい。また、モールドとしては、石英などの透光性を有する材料以外の材料を用いてもよい。この場合、たとえば金属を用いてモールドを形成した場合には、熱硬化性のレジストを用いることができる。また、モールドに形成された表面形状を一旦他のシートに転写し、当該シートをモールド型としてレジストに押し当てるといった方法を用いてもよい。

なお、上述した工程では、側面凹凸４００、表面凹凸Ｂ２００および表面凹凸Ａ１００を１回のエッチングによって形成したが、エッチング条件を調整することにより、表面凹凸Ａ１００の表面にさらに微細な凹凸形状部が形成されるようにしてもよい。この場合、表面凹凸Ａ１００の表面に、表面凹凸Ａ１００より小さな表面凹凸である表面凹凸Ｃ３００（図２７参照）を同時に形成するようにしてもよい。

また、ナノインプリントリソグラフィー法を用いて形成させる凹凸形状は、モールド３０に形成させるパターンの形状に対応したものであるため、モールドの形状に応じて、上述のさらに微細な凹凸形状を、均一な形状で周期的に形成させることが可能となる。前述したエッチング条件を調整することにより表面凹凸Ａ１００の表面により小さな表面凹凸である表面凹凸Ｃ３００を同時に形成する場合において、微細な凹凸形状（たとえば表面凹凸Ｂ２００、表面凹凸Ｃ３００）は、ランダムに形成されたもので形状は不規則となる。しかし、以下の方法により表面凹凸Ｃ３００を同時に形成することも可能である。すなわち、あらかじめ図３５および図３６に示すモールド３０に、さらに表面凹凸Ｃ３００を形成させるためのパターンを形成させておく。このようなモールド３０を上述の図３２において説明した方法と同様にレジスト膜１６に押し当て、熱または光によって当該レジスト膜１６を硬化させる。（図３２、図３７参照）すると、エッチングにより半導体層２０を部分的に除去することにより、半導体２０には表面凹凸Ａ１００、表面凹凸Ｂ２００、表面凹凸Ｃ３００および側面凹凸４００の４種類の凹凸全てを同時に形成することができる。このため、半導体発光素子の製造プロセス工程をさらに短縮することができ、さらに製造コストを低減することが可能になる。

また、表面凹凸Ｂ２００、表面凹凸Ｃ３００をモールド３０で形成することにより、エッチング条件で不規則に形成される凹凸形状よりさらに微細な形状（１００ｎｍ以下）を、幾何学的に均一な形状となるよう、周期的に形成することが可能となる。このため、さらに発光した光の取り出し効率の高い発光素子を提供することができる。以上の点においてのみ、本発明の実施の形態１ないし２と異なる。すなわち、本発明の実施の形態３において、上述しなかった構成や条件などは全て本発明の実施の形態１ないし２に準ずる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、半導体発光素子において、発光した光の取り出し効率を向上させる技術、及び製造工程を短縮する生産技術として特に優れている。

半導体発光素子のｎ型半導体層、活性層、ｐ型半導体層のいずれかの層を含む側面の全周または１部の表面上に形成した凹凸形状の状態を示す概略図である。 半導体発光素子の一方の主表面上に形成した凹凸形状の状態を示す概略図である。 図１に示す凹凸形状の表面上に形成した微細な凹凸形状の状態を示す概略図である。 半導体発光素子の一方の主表面上に形成した凹凸形状の表面上に形成した微細な凹凸形状の状態を示す概略図である。 ナノインプリントリソグラフィー法において、半導体の一方の主表面上に塗布したレジストにモールドを押し当てた状態を示す概略図である。 ナノインプリントリソグラフィー法において、押し当てたモールドを取り外した状態を示す概略図である。 形成したマスクパターンをエッチングする状態を示した概略図である。 ナノインプリントリソグラフィー法によるレジスト残り膜厚の制御を行なうためのモールドをレジストに押し当てた状態を示す概略図である。 図８にて押し当てたモールドを取り外した状態を示す概略図である。 レジスト残り膜厚の制御にて形成したマスクパターンをエッチングする状態を示した概略図である。 本発明による半導体発光素子の実施の形態１を示す断面模式図である。 図１１に示した半導体発光素子の斜視模式図である。 図１１および図１２に示した半導体発光素子の製造方法を示すフローチャートである。 実施の形態１における半導体発光素子の製造過程において、工程（Ｓ１０）を行なった後の状態を示す概略図である。 実施の形態１における半導体発光素子の製造過程において、工程（Ｓ３０）および工程（Ｓ３１）を行なった後の状態を示す概略図である。 実施の形態１における半導体発光素子の製造過程において、工程（Ｓ６０）を行なった後の状態を示す概略図である。 実施の形態１における半導体発光素子の製造過程において、工程（Ｓ８０）および工程（Ｓ８１）を行なった後の状態を示す概略図である。 実施の形態１における半導体発光素子の製造過程において、工程（Ｓ１００）および工程（Ｓ１０１）を行なった後の状態を示す概略図である。 実施の形態１における半導体発光素子の完成品の状態を示す概略図である。 本発明による半導体発光素子の実施の形態２を示す断面模式図である。 図２０に示した半導体発光素子の斜視模式図である。 図２０および図２１に示した半導体発光素子の製造方法を示すフローチャートである。 図２２に示した半導体積層構造を形成する工程（Ｓ１４０）の内容を説明するためのフローチャートである。 実施の形態２における半導体発光素子の製造過程において、工程（Ｓ１４０）のうちの工程（Ｓ１４１）を行なった後の状態を示す概略図である。 実施の形態２における半導体発光素子の製造過程において、工程（Ｓ１４０）のうちの工程（Ｓ１４５）を行なった後の状態を示す概略図である。 実施の形態２における半導体発光素子の製造過程において、工程（Ｓ１４０）を完了した後の状態を示す概略図である。 実施の形態２における半導体発光素子の製造過程において、工程（Ｓ１６０）および工程（Ｓ１６１）を行なった後の状態を示す概略図である。 実施の形態２における半導体発光素子の製造過程において、工程（Ｓ１８０）および工程（Ｓ１８１）を行なった後の状態を示す概略図である。 実施の形態２における半導体発光素子の完成品の状態を示す概略図である。 ナノインプリント法において、レジストパターンを形成するためのモールドの金型面（レジスト膜に転写するための表面形状が形成された面）を模式的に示す平面模式図である。 ナノインプリント法に用いるモールドを、水平方向から見た模式図である。 モールドの表面形状をレジスト膜に転写する工程を説明するための模式図である。 ナノインプリント法で形成された図３２のレジスト膜をマスクとして用いたエッチング後の半導体層の上部表面を示す平面模式図である。 図３３の線分ＸＸＸＩＶ−ＸＸＸＩＶにおける断面模式図である。 用いられるモールドのパターン形成面を示す平面模式図である。 当該モールドを、水平方向から見た模式図である。 当該モールドを用いて表面形状をレジスト膜に転写する工程を説明するための模式図である。 図３６に示したエッジをマスクとして用いたエッチングにより形成された半導体層２０の表面を示す平面模式図である。 図３８の線分ＸＸＸＩＸ−ＸＸＸＩＸにおける断面模式図である。 本発明による半導体発光素子の実施の形態３の製造方法を説明するためのフローチャートである。 実施の形態３における半導体発光素子の製造過程において、工程（Ｓ２５０）を行なった後の状態を示す概略図である。 実施の形態３における半導体発光素子の製造過程において、工程（Ｓ２６０）を行なった後の状態を示す概略図である。 実施の形態３における半導体発光素子の完成品の状態を示す概略図である。

符号の説明

１ サファイア基板、２ バッファ層、３ ｎ−ＧａＮ層、４ 活性層、５ ｐ−ＧａＮ層、６ 透光性電極、７ ｐ型パッド電極、８ ｎ型パッド電極、９ ｐコンタクト金属層、１０ 反射金属層、１１ バリア金属層、１２ 誘電体層、１３ 半田層、１４ 支持基板、１５ 裏面電極、１６ レジスト膜、２０ 半導体層、３０ モールド、５０ 側面凹凸用パターン、５１ 表面凹凸Ｂ用パターン、５２ 表面凹凸Ａ用パターン、６０ 側面凹凸用レジストパターン、６１ 表面凹凸Ｂ用レジストパターン、６２ 表面凹凸Ａ用レジストパターン、７０ 凹部、１００ 表面凹凸Ａ、２００ 表面凹凸Ｂ、３００ 表面凹凸Ｃ、４００ 側面凹凸。

Claims (8)

1. 基板の主表面上に活性層を含む半導体層を形成する工程と、
   前記半導体層の側面の少なくとも一部に、エッチングにより、側面凹凸形状部と、前記側面凹凸形状部の表面に配置された微細凹凸部とを、同時に形成する工程とを備え、
   前記側面凹凸形状部と前記微細凹凸部とを同時に形成する工程は、
   ナノインプリントリソグラフィー法を用いて、前記半導体層上に、前記側面凹凸形状部と前記微細凹凸部とを形成するためのパターンが形成されたマスクパターンを形成する工程と、
   前記マスクパターンをマスクとして用いてエッチングにより前記側面凹凸形状部と前記微細凹凸部とを形成する工程とを含み、
   前記マスクパターンは、均一な厚みの中央部から外周部に向けて徐々に厚みが薄くなるテーパ状部分を含む、半導体発光素子の製造方法。
2. 基板の主表面上に活性層を含む半導体層を形成する工程と、
   前記半導体層の側面の少なくとも一部に、エッチングにより、側面凹凸形状部と、前記側面凹凸形状部の表面に配置された微細凹凸部とを、形成する工程とを備え、
   前記側面凹凸形状部と前記微細凹凸部とを形成する工程は、
   ナノインプリントリソグラフィー法を用いて、前記半導体層上に、均一な厚みの中央部から外周部に向けて徐々に厚みが薄くなるテーパ状部分を含むマスクパターンを形成する工程と、
   前記マスクパターンをマスクとして用いてエッチングにより前記側面凹凸形状部と前記微細凹凸部とを形成する工程とを含み、
   前記側面凹凸形状部と前記微細凹凸部とを形成する工程において、
   前記マスクパターンは、前記側面凹凸形状部と前記微細凹凸部とを形成するためのパターンを含む、半導体発光素子の製造方法。
3. 前記マスクパターンを形成する工程では、前記側面凹凸形状部と前記微細凹凸部と、前記半導体層の前記側面とは異なる面である表面の少なくとも一部に形成される表面凹凸形状部とを形成するためのパターンが形成された前記マスクパターンを形成する、請求項１または請求項２に記載の半導体発光素子の製造方法。
4. 前記側面凹凸形状部と前記微細凹凸部とを形成する工程では、前記マスクパターンをマスクとして用いてエッチングにより、前記側面凹凸形状部と前記微細凹凸部と前記表面凹凸形状部と、前記表面凹凸形状部の表面に配置された表面微細凹凸部とが形成され、
   前記側面凹凸形状部と前記微細凹凸部とを形成する工程では、前記表面凹凸形状部を形成するエッチングを行う際に、形成された前記表面凹凸形状部の表面が不規則にエッチングされることにより前記表面微細凹凸部が形成される、請求項３に記載の半導体発光素子の製造方法。
5. 前記マスクパターンを形成する工程では、前記側面凹凸形状部と前記微細凹凸部と、前記半導体層の前記側面とは異なる面である表面の少なくとも一部に形成される表面凹凸形状部と、前記表面凹凸形状部の表面に配置された表面微細凹凸部とを形成するためのパターンが形成された前記マスクパターンを形成する、請求項１または請求項２に記載の半導体発光素子の製造方法。
6. 前記マスクパターンを形成する工程では、前記側面凹凸形状部が形成される前記半導体層の前記側面と、前記基板の主表面とのなす角度であるテーパ角度を規定するように、前記マスクパターンの端部表面と前記基板の主表面とのなす角度が決定された前記マスクパターンが形成される、請求項１〜５のいずれか１項に記載の半導体発光素子の製造方法。
7. 前記テーパ角度は７０°以下である、請求項６に記載の半導体発光素子の製造方法。
8. 前記微細凹凸部は１０ｎｍ以上１０００ｎｍ以下のサイズのパターンである、請求項１〜７のいずれか１項に記載の半導体発光素子の製造方法。

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