KR102027033B1 - 컨덕터 및 컨덕터를 포함하는 반도체 디바이스의 제조 방법 - Google Patents

컨덕터 및 컨덕터를 포함하는 반도체 디바이스의 제조 방법 Download PDF

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순리 천
커빈 까오
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류군 리우
찰스 차오위엔 양
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Abstract

반도체 디바이스를 위한 컨덕터들을 제조하는 방법으로서, 기저부 상에 구조물을 형성하는 단계; 및 상기 구조물로부터 제1 세트의 선택된 부재들의 부분들 및 제2 세트의 선택된 부재들의 부분들을 제거하는 단계를 포함한다. 이 구조물은, 제1 방향에 평행하게 배열된 캡핑된 제1 컨덕터들; 및 캡핑된 제1 컨덕터들에 평행하게 배열되고 이와 번갈아 배열된 캡핑된 제2 컨덕터들을 포함한다. 캡핑된 제1 컨덕터들은 적어도 제1 세트와 제2 세트로 편성된다. 제1 세트의 각각의 부재는 제1 에칭 감도를 갖는 제1 캡을 갖는다. 제2 세트의 각각의 부재는 제2 에칭 감도를 갖는 제2 캡을 갖는다. 캡핑된 제2 컨덕터들 각각은 제3 에칭 감도를 갖는다. 제1 에칭 감도, 제2 에칭 감도, 및 제3 에칭 감도는 상이하다.

Description

컨덕터 및 컨덕터를 포함하는 반도체 디바이스의 제조 방법{METHOD OF MANUFACTURING CONDUCTORS AND SEMICONDUCTOR DEVICE WHICH INCLUDES CONDUCTORS}
본 발명은 컨덕터 및 컨덕터를 포함하는 반도체 디바이스의 제조 방법에 관한 것이다.
집적 회로의 제조에서는 포토리소그래피 기술들이 사용된다. 포토레지스트의 노광 시 광을 사용하기 때문에, 웨이퍼 상의 2개의 디바이스들이 서로 너무 가까이 있으면, 광 근접(optical proximity) 효과가 발생한다. 광 근접 효과는 밀접하게 이격된 피처들 간의 간섭 및 광 회절로 인해 일어나는 것으로서, 이것은 리소그래픽 이미지에서의 라인들의 폭이 다른 인접 피처들에 의해 영향을 받게되는 것을 야기시킨다. 근접 효과는 피처들, 예를 들어, 게이트 전극 및 드레인/소스 전극들과 같은 콘택트들의 형성에서 공정 제어에 대해 영향을 미친다.
이중 패터닝(double patterning)은 피처 밀도를 향상시키기 위해 리소그래피용으로 개발된 기술이다. 전형적으로, 웨이퍼 상에 집적 회로의 피처를 형성하기 위해, 포토레지스트를 도포하고 포토레지스트 상에 패턴을 정의하는 것을 수반하는 리소그래피 기술이 사용된다. 패터닝된 포토레지스트의 패턴은 제일먼저 리소그래피 마스크에서 정의되고, 리소그래피 마스크의 투명 부분 또는 불투명 부분에 의해 구현된다. 그런 후 포토레지스트의 패턴은 제조된 피처들로 전사된다.
집적 회로의 계속적인 다운 스케일링으로 인해, 광학 근접 효과는 점점 더 큰 문제를 야기한다. 2개의 개별 피처들이 서로 너무 가까이 있을 때, 피처들 간의 공간 및/또는 피치는 광원의 해상도 한계를 넘을 수 있다. 이중 패터닝 기술에 따라, 밀접하게 위치된 피처들은 동일한 이중 패터닝 마스크 세트의 2개의 마스크들로 분리되고, 이 때 2개의 마스크들은 해당 층을 패터닝하는데 사용된다. 각각의 이중 패터닝 마스크에서, 피처들 간의 거리는 단일 마스크 내의 피처들 간의 거리에 비해 증가되고, 이에 따라 해상도 한계가 극복된다.
실시예는 반도체 디바이스를 위한 컨덕터들을 제조하는 방법에 관한 것이며, 이 방법은 기저부 상에 구조물을 형성하고 선택된 부분들을 제거하는 단계를 포함한다. 이 구조물은, 제1 방향에 평행하게 배열된 캡핑된 제1 컨덕터들; 및 캡핑된 제1 컨덕터들에 평행하게 배열되고 이들과 번갈아 배열된 캡핑된 제2 컨덕터들을 포함한다. 캡핑된 제1 컨덕터들은 적어도 제1 세트와 제2 세트로 편성된다. 제1 세트의 각각의 부재는 제1 에칭 감도를 갖는 제1 캡을 갖는다. 제2 세트의 각각의 부재는 제2 에칭 감도를 갖는 제2 캡을 갖는다. 제2 컨덕터들 각각은 제3 에칭 감도를 갖는 제3 캡을 갖는다. 제1 에칭 감도, 제2 에칭 감도, 및 제3 에칭 감도는 서로 상이하다. 선택된 부분들을 제거하는 단계는 구조물로부터 제1 세트의 부재들의 선택된 부분들 및 제2 세트의 부재들의 선택된 부분들을 제거하는 단계를 포함한다.
상기 제거 단계는, 제1 컨덕터들의 제1 비캡핑된 부분들을 초래시키도록 제1 세트의 부재들의 선택된 부분들로부터 제1 캡을 제거하는 단계; 제1 컨덕터들의 제2 비캡핑된 부분들을 초래시키도록 제2 세트의 부재들의 선택된 부분들로부터 제2 캡을 제거하는 단계; 및 구조물로부터 제1 컨덕터들의 제1 및 제2 비캡핑된 부분들을 제거하는 단계를 포함한다. 제1 세트의 선택된 부재들의 제1 캡을 제거하는 단계는, 제1 세트의 선택된 부재들을 노출된 상태로 남겨두도록 제1 세트의 비선택된 부재들 위에 제1 마스크 부분들을 형성하는 단계; 제1 세트의 각각의 선택된 부재로부터 제1 캡을 제거하기 위해, 제1 세트의 선택된 부재들과 제2 세트의 다른 부재들을, 제1 에칭 감도에 대해 선택적인 제1 에천트로 처리하여 제1 컨덕터들의 제1 비캡핑된 부분들을 초래시키는 단계; 및 제1 마스크 부분들을 제거하는 단계를 포함한다. 제1 세트의 비선택된 부재들 위에 제1 마스크 부분들을 형성하는 단계는, 제2 세트의 일부 부재들의 부분들을 덮기 위해 제1 마스크들의 스팬을 연장시키는 단계를 포함한다. 제2 세트의 부재들의 선택된 부분들로부터 제2 캡을 제거하는 단계는, 제2 세트의 선택된 부재들을 노출된 상태로 남겨두도록 제2 세트의 비선택된 부재들 위에 제2 마스크 부분들을 형성하는 단계; 제2 세트의 각각의 선택된 부재로부터 제2 캡을 제거하기 위해, 제2 세트의 선택된 부재들과 제1 세트의 다른 부재들을, 제2 에칭 감도에 대해 선택적인 제2 에천트로 처리하여 제1 컨덕터들의 제2 비캡핑된 부분들을 초래시키는 단계; 및 제2 마스크 부분들을 제거하는 단계를 포함한다. 제2 세트의 비선택된 부재들 위에 제2 마스크 부분들을 형성하는 단계는, 제1 세트의 일부 부재들의 부분들을 덮기 위해 제2 마스크들의 스팬을 연장시키는 단계를 포함한다. 구조물을 형성하는 단계는, 번갈아 배열된 제1 스페이서들, 제1 에칭 정지층(ESL) 부분들, 및 제2 ESL 부분들을 갖는 제1 중간층을 형성하는 단계; 제1 스페이서들, 제1 에칭 정지층 부분들, 및 제2 ESL 부분들 중 대응하는 것들 상의 중심 위치들에서 제3 ESL 부분들을 형성하는 단계; 및 제1 스페이서들, 제1 에칭 정지층 부분들, 및 제2 ESL 부분들의 노출된 영역들 및 노출된 영역들 아래에 놓인 도전층의 부분들을 제거하여 캡핑된 제1 컨덕터들 및 캡핑된 제2 컨덕터들 중 대응하는 컨덕터들을 초래시키는 단계를 포함한다. 제1 중간층을 형성하는 단계는, 번갈아 배열된 제1 스페이서들, 제1 에칭 정지층 부분들, 및 제2 ESL 부분들을 기저부 상에 형성하는 단계를 포함하며, 기저부는 제2 방향에 평행하게 배열된 복수의 핀들을 포함하고, 제2 방향은 제1 방향에 수직하다. 제1 에칭 감도(ES1), 제2 에칭 감도(ES2), 및 제3 에칭 감도(ES3)는 아래의 관계식들 중 하나에 따라 관계지어진다: 2*ES1≤ES2 및 2*ES2≤ES3; 2*ES3≤ES2 및 2*ES2≤ES1; 2*ES1≤ES2 및 2*ES2≤ES3; 2*ES3≤ES1 및 2*ES1≤ES2; 또는 2*ES2≤ES3 및 2*ES3≤ES1. 기저부는, 제2 방향에 평행하게 배열된 복수의 핀들을 포함하고, 제2 방향은 제1 방향에 수직하고, 캡핑된 제1 컨덕터들은 핀들의 대응하는 영역들에 대한 드레인/소스 전극들을 나타내고, 캡핑된 제2 컨덕터들은 핀들의 대응하는 영역들에 대한 게이트 전극들을 나타내고, 하나 이상의 핀들의 대응하는 섹션들을 포함하는 주어진 영역에 대해, 게이트 전극들 중 대응하는 게이트 전극과, 드레인/소스 전극들 중 대응하는 드레인/소스 전극은 Fin-FET의 컴포넌트들을 나타낸다.
다른 실시예는 반도체 디바이스를 위한 컨덕터들을 제조하는 방법에 관한 것이며, 이 방법은 기저부 상에 구조물을 형성하고 선택된 부분들을 제거하는 단계를 포함한다. 기저부는, 제2 방향으로 배열된 평행 핀들을 포함하고, 구조물은, 제1 방향으로 배열된 평행 드레인/소스 전극들 - 제1 방향은 제2 방향에 직교함 - 드레인/소스 전극들에 평행하게 배열되고 이와 번갈아 배열된 캡핑된 게이트 전극들을 포함하며, 드레인/소스 전극들은 적어도 제1 세트와 제2 세트로 편성된다. 제1 세트의 각각의 부재는 제1 에칭 감도를 갖는 제1 캡을 갖는다. 제2 세트의 각각의 부재는 제2 에칭 감도를 갖는 제2 캡을 갖는다. 제1 에칭 감도 및 제2 에칭 감도는 상이하다. 선택된 부분들을 제거하는 단계는, 드레인/소스 전극들의 제1 비캡핑된 부분들을 초래시키도록 제1 세트의 부재들의 선택된 부분들로부터 제1 캡을 제거하는 단계; 드레인/소스 전극들의 제2 비캡핑된 부분들을 초래시키도록 제2 세트의 부재들의 선택된 부분들로부터 제2 캡을 제거하는 단계; 및 구조물로부터 드레인/소스 전극들의 제1 및 제2 비캡핑된 부분들을 제거하는 단계를 포함한다. 제1 세트의 선택된 부재들의 제1 캡을 제거하는 단계는, 제1 세트의 선택된 부재들을 노출된 상태로 남겨두도록 제1 세트의 비선택된 부재들 위에 제1 마스크 부분들을 형성하는 단계; 제1 세트의 각각의 선택된 부재로부터 제1 캡을 제거하기 위해, 제1 세트의 선택된 부재들과 제2 세트의 다른 부재들을, 제1 에칭 감도에 대해 선택적인 제1 에천트로 처리하여 드레인/소스 전극들의 제1 비캡핑된 부분들을 초래시키는 단계; 및 제1 마스크 부분들을 제거하는 단계를 포함한다. 제1 세트의 비선택된 부재들 위에 제1 마스크 부분들을 형성하는 단계는, 제2 세트의 일부 부재들의 부분들을 덮기 위해 제1 마스크들의 스팬을 연장시키는 단계를 포함한다. 제2 세트의 부재들의 선택된 부분들로부터 제2 캡을 제거하는 단계는, 제2 세트의 선택된 부재들을 노출된 상태로 남겨두도록 제2 세트의 비선택된 부재들 위에 제2 마스크 부분들을 형성하는 단계; 제2 세트의 각각의 선택된 부재로부터 제2 캡을 제거하기 위해, 제2 세트의 선택된 부재들과 제1 세트의 다른 부재들을, 제2 에칭 감도에 대해 선택적인 제2 에천트로 처리하여 드레인/소스 전극들의 제2 비캡핑된 부분들을 초래시키는 단계; 및 제2 마스크 부분들을 제거하는 단계를 포함한다. 제2 세트의 비선택된 부재들 위에 제2 마스크 부분들을 형성하는 단계는, 제1 세트의 일부 부재들의 부분들을 덮기 위해 제2 마스크들의 스팬을 연장시키는 단계를 포함한다. 구조물을 형성하는 단계는, 번갈아 배열된 제1 스페이서들, 제1 에칭 정지층(ESL) 부분들, 및 제2 ESL 부분들을 갖는 제1 중간층을 형성하는 단계; 제1 스페이서들, 제1 ESL 부분들, 및 제2 ESL 부분들 중 대응하는 것들 상의 중심 위치들에서 제3 ESL 부분들을 형성하는 단계; 및 제1 스페이서들, 제1 ESL 부분들, 및 제2 ESL 부분들의 노출된 영역들 및 노출된 영역들 아래에 놓인 도전층의 부분들을 제거하여 캡핑된 드레인/소스 전극들 및 캡핑된 게이트들을 초래시키는 단계를 포함한다. 제1 중간층을 형성하는 단계는, 번갈아 배열된 제1 스페이서들, 제1 ESL 부분들, 및 제2 ESL 부분들을 기저부 상에 형성하는 단계를 포함하며, 기저부는 핀들을 포함한다.
또다른 실시예는 반도체 디바이스를 제조하기 위한 컨덕터들의 배열에 관한 것이며, 상기 배열은, 제2 방향으로 배열된 평행 트랜지스터 채널 구조물들을 포함하는 기저부; 제1 방향에 평행하게 배열된 캡핑된 제1 컨덕터들 - 제1 방향은 제2 방향에 직교함 -; 및 캡핑된 제1 컨덕터들에 평행하게 배열되고 이들과 번갈아 배열된 캡핑된 제2 컨덕터들을 포함하며, 제2 컨덕터들 각각은 제3 에칭 감도(ES3)를 갖는 제3 캡을 갖는다. 캡핑된 제1 컨덕터들은 적어도 제1 세트와 제2 세트로 편성된다. 제1 세트의 각각의 부재는 제1 에칭 감도(ES1)를 갖는 제1 캡을 갖는다. 제2 세트의 각각의 부재는 제2 에칭 감도(ES2)를 갖는 제2 캡을 갖는다. 제1 에칭 감도, 제2 에칭 감도, 및 제3 에칭 감도는 서로 상이하다.
트랜지스터 채널 구조물들은 핀들이고; 제1 컨덕터들은 드레인/소스 전극들이고; 제2 컨덕터들은 게이트 전극들이며, 하나 이상의 핀들의 대응하는 섹션들을 포함하는 주어진 영역에 대해, 게이트 전극들 중 대응하는 게이트 전극과, 드레인/소스 전극들 중 대응하는 드레인/소스 전극은 Fin-FET의 컴포넌트들을 나타낸다. 에칭 감도들(ES1, ES2, ES3)은 아래의 관계식들 중 하나에 따라 관계지어진다: 2*ES1≤ES2 및 2*ES2≤ES3; 2*ES3≤ES2 및 2*ES2≤ES1; 2*ES1≤ES2 및 2*ES2≤ES3; 2*ES3≤ES1 및 2*ES1≤ES2; 또는 2*ES2≤ES3 및 2*ES3≤ES1.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 적어도 하나의 실시예에 따른 반도체 디바이스를 위한 컨덕터의 제조에서의 다양한 스테이지들을 요약한 레이아웃 다이어그램("레이아웃")이다.
도 2는 본 발명개시의 적어도 하나의 실시예에 따른 반도체 디바이스를 위한 컨덕터를 제조하는 방법의 흐름도이다.
도 3a 내지 도 3j는 본 발명개시의 적어도 하나의 실시예에 따른 반도체 디바이스를 위한 컨덕터의 제조에서의 다양한 스테이지들의 평면도 레이아웃 다이어그램이다.
도 4a 내지 도 4z은 본 발명개시의 적어도 하나의 실시예에 따른 도 3a 내지 도 3j의 반도체 디바이스를 위한 컨덕터의 제조에서의 다양한 스테이지들의 단면도들이다.
도 5a는 본 발명개시의 적어도 하나의 실시예에 따른 반도체 디바이스를 위한 컨덕터의 평면도 레이아웃 다이어그램이다.
도 5b는 본 발명개시의 적어도 하나의 실시예에 따른 반도체 디바이스를 위한 컨덕터의 평면도 레이아웃 다이어그램이다.
도 5c는 본 발명개시의 적어도 하나의 실시예에 따른 반도체 디바이스를 위한 컨덕터의 평면도 레이아웃 다이어그램이다.
도 6a는 본 발명개시의 적어도 하나의 실시예에 따른 반도체 디바이스를 위한 (도 3i에서와 같은) 컨덕터의 일부분의 평면도 레이아웃 다이어그램이다.
도 6b는 본 발명개시의 적어도 하나의 실시예에 따른 도 6a의 반도체 디바이스를 위한 컨덕터의 제조에서의 단면도이다.
도 7은 본 발명개시의 적어도 하나의 실시예에 따른 반도체 디바이스의 블록도이다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화시키기 위해 컴포넌트들, 값들, 동작들, 물질들, 배열들 등의 특정한 예시들을 아래에서 설명한다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 다른 컴포넌트들, 값들, 동작들, 물질들, 배열들 등이 구상가능하다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
다양한 실시예들에서, 본 발명개시는 일반적으로 반도체 디바이스를 위한 컨덕터를 제조하는 것에 관한 것이다. 상이한 에칭 감도의 캡(cap)으로 평행 컨덕터들을 캡핑함으로써, 근접해 있는 선택된 병렬 컨덕터들의 부분들은, (1) 개별 커트(cut)들 사이의 최소 폭/수평 분리 및 개별 커트들 사이의 최소 높이/수직 분리를 요구하는 레이아웃 설계 규칙을 위반하지 않고서, 그리고 (2) (A) 더미 피치/컨덕터의 삽입 및 (B) 최소 커트 수의 증가(에칭 단계)에 의존할 필요 없이, 제거가능하다.
도 1은 본 발명개시의 적어도 하나의 실시예에 따른 반도체 디바이스를 위한 컨덕터의 제조에서의 다양한 스테이지들을 요약한 레이아웃 다이어그램("레이아웃")이다.
도 1에서, 3개의 레이아웃들(102A, 102B, 102C)은 레이아웃(108)으로 결합된다. 일부 실시예들에서, 레이아웃들(102A~102C)은 동일하다. 일부 실시예들에서, 각각의 레이아웃들(102A, 102B, 102C)은 인버터 회로의 경우, 도핑된 반도체 구조물들 및 컨덕터들을 포함하는 구조물들을 나타낸다. 다른 실시예들에서, 다른 반도체 디바이스를 위한 구조물(컨덕터를 포함함)이 고려된다.
레이아웃들(102A, 102B, 102C) 각각은, 제1 방향, 예를 들어, Y축(또는 수직 방향)에 평행하게 배열된 알파 컨덕터들(104A, 104B), 예를 들어, 드레인/소스 전극들; 대응하는 알파 컨덕터들(104A, 104B)과 번갈아 배치된 평행 베타 컨덕터들(예컨대, 게이트 전극들("게이트"))(106); 및 제1 방향에 직교하는 제2 방향에 평행하게 배열된 도핑된 반도체 구조물들(103A~103D)을 포함한다. 예를 들어, 제2 방향은 X축(또는 수평 방향)에 평행하다. 일부 실시예들에서, 알파 컨덕터들(104A, 104B) 및 베타 컨덕터들(106)은 동일한 물질이다. 일부 실시예들에서, 도핑된 반도체 구조물들(103A~103D)은 트랜지스터 채널 구조물들이다. 일부 실시예들에서, 도핑된 반도체 구조물들(103A~103D)은 핀(fin)들이다. 일부 실시예들에서, 베타 컨덕터들(106)은 게이트 전극들이다. 일부 실시예들에서, 핀들(103A~103D) 중 하나 이상의 핀들의 섹션들을 포함하는 주어진 영역에 대해, 대응하는 게이트 전극(106)은 핀 또는 다중 핀 구조를 갖는 3차원 트랜지스터(예를 들어, Fin-FET)의 컴포넌트를 나타낸다.
도 1에서는 도시되지 않았지만, 초기에, 알파 컨덕터들(104A, 104B)은 베타 컨덕터들(106)과 실질적으로 동일한 길이로 연장되는데, 여기서 "실질적으로 동일한"이라는 문구는 제조 공정 허용오차로부터 초래되는 변동들을 고려하여 이해되어야 한다. 이후에 알파 컨덕터들(104A, 104B)의 일부분들은, 개별적으로 생성되고(도 1에서는 도시되지 않음), 설계 규칙 위반을 회피하기 위해, 레이아웃들(102A, 102B, 102C)을 획득하기 위해 2개의 커트들(에칭 단계들)을 사용하여 선택적으로 나중에 제거될 것이다.
레이아웃들(102A~102C)을 단순 중첩시키고 그런 후 레이아웃들(102A~102C) 각각에 대해 개별적으로 행해지는 것과 동일한 방식으로 베타 컨덕터들(106)의 중첩 인스턴스들의 일부분들을 선택적으로 제거함으로써 레이아웃들(102A~102C)을 결합하려는 시도가 이루어진 경우에는, 레이아웃 설계 규칙은 위반될 것이다. 특히, 단지 2개의 커트들(에칭 단계들)만을 사용하려는 시도는 개별 커트들 사이의 최소 폭/수평 분리들 및/또는 개별 커트들 사이의 최소 높이/수직 분리들을 만족시키지 못한다. 설계 규칙 위반을 회피하기 위해, 종래 접근법은, 알파 컨덕터의(예를 들어, 알파 컨덕터들(104A, 104C)과 동일한 물질의) 추가적인 인스턴스의 형태로 더미 피치/컨덕터를, 레이아웃들(102A, 102B)에 인접한 가장자리들에서의 베타 컨덕터들(106) 사이와, 레이아웃들(102B, 102C)에 인접한 가장자리들에서의 베타 컨덕터들(106) 사이에 삽입하기; 및 2개보다는 3개 커트들(에칭 단계들)을 사용하기를 수행하여 레이아웃들(102A~102C)을 결합시키려고 시도하였다. 종래의 접근법은 2개의 더미 피치들/컨덕터들이 결과적인 반도체 디바이스에서 사용될 수 없기 때문에, 그리고 추가적인 커트(에칭 단계)가 사용되기 때문에 불리하다.
그러나, 상이한 에칭 감도의 캡으로 알파 컨덕터들(104A~104B) 및 베타 컨덕터들(106)을 캡핑함으로써, 레이아웃들(102A~102C)은 2개의 커트들(에칭 단계들)을 사용하고 더미 피치/컨덕터를 삽입하지 않고서 레이아웃(108)으로 결합될 수 있다. 레이아웃들(102A~102C)을 이렇게 결합하기 위해, 베타 컨덕터들(106)은 대응하는 캡들(109)로 덮혀지고, 알파 컨덕터들(104A)은 대응하는 캡들(110)로 덮혀지며, 알파 컨덕터들(104B)은 대응하는 캡들(112)로 덮혀진다. 베타 컨덕터들(106)은 도 1의 하부에서 대응하는 캡들(109)로 덮혀지기 때문에, 캡들(109)은 도 1의 상부에서 베타 컨덕터들(106)과는 상이한 색상 및/또는 충전(fill) 패턴을 갖는 것으로 도시된다. 알파 컨덕터들(104A)은 도 1의 하부에서 대응하는 캡들(110)로 덮혀지기 때문에, 캡들(110)은 도 1의 상부에서 알파 컨덕터들(104A)과는 상이한 색상 및/또는 충전 패턴을 갖는 것으로 도시된다. 알파 컨덕터들(104B)은 도 1의 하부에서 대응하는 캡들(112)로 덮혀지기 때문에, 캡들(112)은 도 1의 상부에서 알파 컨덕터들(104B)과는 상이한 색상 및/또는 충전 패턴을 갖는 것으로 도시된다.
캡들(109)은 에칭 감도(ES109)를 갖고, 캡들(110)은 에칭 감도(ES110)를 갖고, 캡들(112)은 에칭 감도(ES112)를 가지며, ES109 ≠ ES110이고, ES109 ≠ ES112이고, ES110 ≠ ES112이다. 특히, 설계 규칙을 만족시키면서, 레이아웃(108)은 커트 A(114)와 커트 B의 대응하는 인스턴스들(116A~116B) 사이에서 최소 폭/수평 분리들(118A~118C)를 나타낸다. 레이아웃(108)은 또한, 커트 B의 하나의 인스턴스(116A)가 다중 커트들을 대신하여 사용되고, 마찬가지로 커트 B의 인스턴스(116B)가 다중 커트들을 대신하여 사용되기 때문에 주어진 수평 스팬을 위한 개별 커트들 사이에서의 최소 폭/수평 분리들을 위반하는 것을 회피한다.
도 2는 본 발명개시의 적어도 하나의 실시예에 따른 반도체 디바이스를 위한 컨덕터를 제조하는 방법(200)의 흐름도이다. 추가적인 동작들이 방법(200) 이전에, 그 도중에, 및 그 이후에 제공될 수 있다. 도 2의 설명 동안에는, 도 1a의 구조물을 참조할 것이다. 이러한 방법은 다른 구조물들에도 적용가능하다.
도 2에서, 블록(204)에서, 기저부 상에 구조물이 형성되며, 이 구조물은, 캡핑되고 제1 방향에 평행하게 배열된 알파 컨덕터들(104A)(도 3a에서의 참조번호들 312A'~312D' 및 314A~314E 참조); 및 캡핑되고, 캡핑된 알파 컨덕터들(104A)에 평행하게 그리고 이 알파 컨덕터들(104A)과 번갈아 배열된 베타 컨덕터들(104B)(또한, 도 3a에서의 참조번호들 310A~310V 참조)을 포함한다. 일부 실시예들에서, 기저부는, 기판; 및 제1 방향에 수직인 제2 방향에 평행하게 배열된 복수의 반도체 핀들(103A~104D)을 포함한다. 일부 실시예들에서, 알파 컨덕터는 드레인/소스 전극들("콘택트")이고, 베타 컨덕터는 게이트 전극들이다. 일부 실시예들에서, 평면도에서 봤을 때, 제2 방향은 X축이고, 제1 방향은 Y축이다.
일부 실시예들에서, 복수의 캡핑된 알파 컨덕터들은 적어도 제1 세트(예를 들어, 도 3a에서의 참조번호 312A'~312D' 참조) 및 제2 세트(예를 들어, 도 3a에서의 참조번호 314A~314E 참조)로 편성된다. 캡핑된 알파 컨덕터들의 제1 세트의 각각의 부재는 제1 에칭 감도(ES1)를 갖는 제1 캡(예를 들어, 도 4q에서의 참조번호 410B'~410E' 참조)을 갖는다. 캡핑된 알파 컨덕터들의 제2 세트의 각각의 부재는 제2 에칭 감도(ES2)를 갖는 제2 캡(예를 들어, 도 4q에서의 참조번호 408B', 408D', 408F', 및 408H' 참조)을 가지며, 제2 에칭 감도는 제1 에칭 감도와 상이하다, 즉 ES1 ≠ ES2이다. 각각의 캡핑된 베타 컨덕터들은 제3 에칭 감도(ES3)를 갖는 제3 캡(도 4q에서의 참조번호 406A', 406J' 참조)을 가지며, 제3 에칭 감도는 제1 에칭 감도 및 제2 에칭 감도와 상이하다, 즉 ES3 ≠ ES1이고, ES3 ≠ ES2이다. 블록(204)으로부터, 흐름은 블록(206)으로 진행한다.
블록(206)에서, 제1 세트의 부재들의 선택된 부분들(예를 들어, 도 4s에서의 갭들(420A, 420B, 420C)을 초래하는 도 4r에서의 캡들(410B', 410C', 410E'))과, 제2 세트의 부재들의 선택된 부분들(예를 들어, 도 4u에서의 대응 갭들(422A, 422B, 422C)을 초래하는 도 4t에서의 캡들(408D', 408F', 408H'))이 구조물로부터 제거된다. 일부 실시예들에서, 제거된 부분들은 제조되는 반도체 디바이스의 지식에 기초하여 선택된다. 블록(206)으로부터, 흐름은 블록(208)으로 진행한다. 블록(206)은 블록들(210, 212, 214)로서 구현된다.
블록(210)에서, 제2 세트의 부재들의 선택된 부분들의 제2 캡들(예를 들어, 도 4u에서의 대응 갭들(422A, 422B, 422D)을 초래하는 도 4t에서의 캡들(408D', 408F', 408H'))은 알파 컨덕터들의 제2 비캡핑된 부분들(도 4u에서의 참조번호 314B, 314C, 314D 참조)을 형성하도록 제거된다. 결과적으로, 제2 세트는 비선택된 부재들만을 포함하도록 축소된다. 블록(210)으로부터, 흐름은 블록(212)으로 진행한다.
블록(212)에서, 제1 세트의 부재들의 선택된 부분들의 제1 캡들(예를 들어, 도 4s에서의 갭들(420A, 420B, 420C)을 초래하는 도 4r에서의 캡들(410B', 410C', 410E'))이 알파 컨덕터들의 제1 비캡핑된 부분들을 형성하도록 제거된다. 결과적으로, 제1 세트는 비선택된 부재들만을 포함하도록 축소된다. 블록(212)으로부터, 흐름은 블록(214)으로 진행한다.
블록(214)에서, 제1 세트 및 제2 세트의 선택된 부재들에 대응하는, 제1 비캡핑된 컨덕터들(예를 들어, 도 4u에서의 참조번호 312A', 312B', 및 312D') 및 제2 비캡핑된 컨덕터들(예를 들어, 도 4u에서의 314B, 314C, 및 314D)은 높이가 감소된다. 일부 실시예들에서, 결과적으로, 무시가능한 높이의 잔류 컨덕터들이 남는다. 일부 실시예들에서, 제1 및 제2 세트의 선택된 부재들의 잔류는 남아있지 않다(예를 들어, 도 4v에서의 갭들(420A', 420B', 420C', 422A', 422B', 및 422C')를 초래함). 블록(214)으로부터, 흐름은 블록(208)으로 진행한다.
블록(208)에서, 반도체 디바이스의 나머지가 형성된다. 일부 실시예들에서, 반도체 디바이스의 나머지를 형성하는 단계는 Fin-FET를 형성하는 단계를 포함한다. 일부 실시예들에서, 블록(208)은 대응하는 베타 컨덕터들 및 대응하는 비선택된/잔류 알파 컨덕터들과의 상호연결부를 형성하는 단계를 적어도 포함한다. 일부 실시예들에서, 반도체 디바이스는 정적 랜덤 액세스 메모리(static random-access memory; SRAM) 셀, 자기저항 랜덤 액세스 메모리(magnetoresistive random-access memory; MRAM) 셀, 내용 주소화 메모리(content-addressable memory; CAM) 등과 같은 메모리 셀에 포함된다. 일부 실시예들에서, 반도체 디바이스는 입력/출력(input/output; I/O) 디바이스 등에 포함된다. 일부 실시예들에서, 반도체 디바이스는 고전압 디바이스 등에 포함된다.
도 3a 내지 도 3j는 본 발명개시의 적어도 하나의 실시예에 따른 반도체 디바이스를 위한 컨덕터의 제조에서의 다양한 스테이지들의 평면도 레이아웃 다이어그램이다.
도 4a 내지 도 4u는 본 발명개시의 적어도 하나의 실시예에 따른 도 3a 내지 도 3j의 반도체 디바이스를 위한 컨덕터의 제조에서의 다양한 스테이지들의 단면도들이다. 특히, 도 4q는 도 3a에 대응하고, 도 4r은 도 3c에 대응하고, 도 4s는 도 3e에 대응하고, 도 4t는 도 3g에 대응하고, 도 4u는 도 3i에 대응한다. 따라서, 도 4q 내지 도 4z은 도 3a 내지 도 3i의 상황 하에서 논의될 것이다. 도 4a 내지 도 4s는, 일부 실시예들에서, 도 4t에 선행하는 컨덕터들의 제조에서의 다양한 스테이지들의 단면도들이다.
일부 실시예들에서, 도 3a 내지 도 3j의 레이아웃들 및 도 4a 내지 도 4z의 단면도들은 네거티브 가장자리 트리거형 클럭 래치 회로인 반도체 디바이스를 위한, 컨덕터들을 포함하는, 구조물들을 나타낸다. 다른 실시예들에서, 다른 반도체 디바이스를 위한 구조물(컨덕터를 포함함)이 고려된다.
도 3a에서, 레이아웃(300A)은 직사각형의 도핑된 반도체 구조물들(302~308); 직사각형의 컨덕터 구조물들(310A~310V); 직사각형의 컨덕터 구조물들(312A~312J); 및 직사각형의 컨덕터 구조물들(314A~314K)을 포함한다. 일부 실시예들에서, 도핑된 반도체 구조물들(302~308)의 장축은 제2 방향에 평행하게 배열되는 반면에, 컨덕터들(310A~310V, 312A~312J, 및 314A~314K)의 장축은 제1 방향에 평행하게 배열된다. 일부 실시예들에서, 제2 방향은 도 3a 내지 도 3j에서 수평으로서 도시된 X축이고, 제1 방향은 도 3a 내지 도 3j에서 수직으로서 도시된 Y축이다.
일부 실시예들에서, 컨덕터들(312A~312J, 314A~314K)은 제2 방향에 대해 컨덕터들(310A~310V)과 번갈아 배치된다. 일부 실시예들에서, 컨덕터들(310A~310V)의 임의의 2개의 주어진 인스턴스들 사이에는, 컨덕터들(312A~312J) 중 하나 또는 컨덕터들(314A~314K) 중 하나가 존재할 것이다. 예를 들어, X 방향으로, 컨덕터(314A)는 컨덕터들(310A, 310B) 사이에 배치되고, 컨덕터(312A)는 컨덕터들(310B, 310C) 사이에 개재되고, 컨덕터(314B)는 컨덕터들(310C, 310D) 사이에 배치되고, 컨덕터(312B)는 컨덕터들(310D, 310E) 사이에 배치되고, … 컨덕터(310J)는 컨덕터들(310T, 310U) 사이에 배치되며, 컨덕터(314K)는 컨덕터들(310U, 310V) 사이에 배치된다. 일부 실시예들에서, 컨덕터들(310A~310V, 312A~312J, 314A~314K) 각각의 X 방향으로의 폭은 실질적으로 동일한데, 여기서 "실질적으로 동일한"이라는 문구는 제조 공정 허용오차로부터 초래되는 변동들을 고려하여 이해되어야 한다. 일부 실시예들에서, 컨덕터들(310A~310V, 312A~312J, 314A~314K) 각각의 Y 방향으로의 길이는 실질적으로 동일한데, 여기서 "실질적으로 동일한"이라는 문구는 제조 공정 허용오차로부터 초래되는 변동들을 고려하여 이해되어야 한다.
일부 실시예들에서, 도핑된 반도체 구조물들(302~308)은 핀들이며, 여기서 핀들은 트랜지스터 채널 구조물들의 예시들이다. 일부 실시예들에서, 도핑된 반도체 구조물들(302~308)은 핀 또는 다중 핀 구조(예를 들어, Fin-FET)를 갖는 3차원 트랜지스터에서 사용하기 위한 핀이다. 일부 실시예들에서, 컨덕터들(310A~310V)은 게이트 전극이고, 컨덕터들(312A~312J, 314A~314K)은 드레인/소스 전극("콘택트")이다. 일부 실시예들에서, 게이트 전극(310A~310V)은 폴리실리콘이다.
전술한 바와 같이, 도 4q는 도 3a에 대응한다. 보다 구체적으로, 도 4q의 컨덕터 배열(400Q)은 도 3a의 레이아웃(300A)에 대응한다. 도 4a는 컨덕터 배열(400Q)의 단면도이기 때문에, 도 3a의 레이아웃(300a)에 비해 도 4a의 컨덕터 배열(400q)에서는 추가적인 구조물들이 도시되어 있다.
컨덕터 배열(400Q)에서, 대응하는 게이트들(310A~310J) 상에 캡들(406A'~406J')이 형성되고, 대응하는 콘택트들(314A~314E) 상에 캡들(408B', 408D', 408F', 408H', 408J')이 형성되며, 대응하는 콘택트들(312A'~312D') 상에 캡들(410B'~410E')이 형성된다. 또한, 컨덕터 배열(400Q)에서, 얇은 트렌치 격리(shallow trench isolation; STI) 영역(418)은 대응하는 캡들(406A'~406J')과 게이트들(310A~310J)의 적층된 쌍들에 인접한 갭들과, 대응하는 캡들(408B', 408D', 408F', 408H', 408J')과 콘택트들(314A~314E)의 적층된 쌍들에 인접한 갭들과, 대응하는 캡들(410B'~410E')과 콘택트들(312A'~312D')의 적층된 쌍들에 인접한 갭들을 채운다. 예로서, STI 영역(418)은 대응하는 캡(406B')과 게이트(310B)의 적층된 쌍과, 대응하는 캡(410B')과 콘택트(312A')의 적층된 쌍 사이의 갭에 형성되고, 다른 STI 영역은 대응하는 캡(410B')과 콘택트(312A')의 적층된 쌍과, 대응하는 캡(406C')과 게이트(310C)의 적층된 쌍 사이에 형성되고, 다른 STI 영역은 대응하는 캡(406C')과 게이트(310C)의 적층된 쌍과, 대응하는 캡(408D')과 콘택트(314B)의 적층된 쌍 사이에 형성되며, 다른 STI 영역(418)은 대응하는 캡(408D')과 콘택트(314B)의 적층된 쌍과, 대응하는 캡(406D')과 게이트(310D)의 적층된 쌍 사이에 형성되는 식으로 이뤄진다.
일부 실시예들에서, 캡들(410B'~410E')은 제1 에칭 감도(ES410)를 갖고, 캡들(408B'~408J')은 제2 에칭 감도(ES408)를 갖고, 캡들(406A'~406J)은 제3 에칭 감도(ES406)를 가지며, 여기서 ES410, ES408, 및 ES406은 서로 상이하다. 일부 실시예들에서, 게이트들(310A~310J)은, ES410, ES408, 및 ES406 각각과는 상이한 에칭 감도(ES(폴리))를 갖는 폴리실리콘이다.
도 3b에서, 제1 커트(커트 A)의 인스턴스들(354A~354H)이 레이아웃(300A) 상에 오버레이되어, 레이아웃(300B)을 초래하는 것이 도시된다. 일부 실시예들에서, 커트는 물리적 구조물이 아니며, 대신에 하드 마스크 내의 개구에 의해 피물질이 에천트에 노출된 결과물이다. 도 3c는 하드 마스크(355)의 상황에서의 커트 A의 인스턴스들(354A~354H)을 도시하는데, 즉, 하드 마스크(355) 내의 개구로서 커트 A의 인스턴스들(354A~354H)을 도시한다.
전술한 바와 같이, 도 4r은 도 3c에 대응한다. 보다 구체적으로, 도 4r의 컨덕터 배열(400R)은 도 3c의 레이아웃(300C)에 대응한다.
도 4r에서, 하드 마스크(355)의 일부분(355A)(마스크 부분(355A))은 캡들(406A', 408B') 및 대응하는 STI 영역(418)을 덮는다. 하드 마스크(355)의 일부분(355B)(마스크 부분(355B))은 캡(410D')을 덮는다. 포토리소그래피 해상도 제한으로 인해, 하드 마스크(355)의 일부분(355B)은 캡(410D')을 넘어 연장되어 캡들(408F', 406F', 406G', 408H') 및 대응하는 STI 영역(418)을 또한 덮는다. 또한, 하드 마스크(355)의 일부분(355C)(마스크 부분(355C))은 캡들(408J', 406J') 및 대응하는 STI 영역(418)을 덮는다. 커트/개구(345A)는 캡들(410B', 410C')을 노출시킨다. 마찬가지로, 포토리소그래피 해상도 제한으로 인해, 커트/개구(354A)는 캡들(410B', 410C')을 넘어 연장되어 캡들(406B', 406C', 408D', 406D', 406E')을 또한 노출시키고, 대응하는 STI 영역(418)은 커트/개구(354A)에 의해 노출된다. 커트/개구(345B)는 캡(410E')을 노출시킨다. 마찬가지로, 포토리소그래피 해상도 제한으로 인해, 커트/개구(354B)는 캡(410E')을 넘어 연장되어 캡들(406H', 406I') 및 대응하는 STI 영역(418)을 또한 노출시킨다.
도 3d는 커트 A의 인스턴스들(354A~354H)이 콘택트들(312A~312J)의 일부분들을 선택적으로 제거하여, 콘택트들(312A', 312A", 314A, 312D', 312E', 312E", 312F', 312F", 312G', 312G", 312H', 312I', 312J')을 포함하는 레이아웃(300D)을 초래시키는 것을 도시한다. 도 4r과 관련하여, 커트 A 동안 도포된 에천트는 캡들(410B'~410E')의 에칭 감도, 즉 ES410에 적절하다(또는 이에 대해 선택적이다). 게이트들(310B~310E) 상의 캡들(406B'~406E') 및 콘택트(314B) 상의 캡(408D')은, 커트 A의 인스턴스(354A)에 의해 ES410에 적절한 에천트에 노출되지만, 각자의 대응하는 상이한 에칭 감도(ES406, ES408)로 인해, 실질적으로 영향을 받지 않는다. 여기서, 면역학의 과학에서 사용되는 용어가 도 3d를 설명하기 위해 채택되어, 실제상으로, 캡들(406B'~406E', 408D')은 대응하는 게이트들(310B~310E) 및 콘택트(314B)를 ES410에 적절한 에천트의 손상 효과로부터 면역화시키는 것으로서 설명될 수 있다. 도 3d에서, 캡들(406B'~406E') 및 캡(408D')이 ES410에 적절한 에천트에 대한 '면역화'를 제공하는 커트 A의 인스턴스(354A) 내의 영역들은 대응하는 면역화 영역들(356A~356E)로 표시된다. 또한, 게이트들(310H~310I) 상의 캡들(406H'~406I')은, 커트 A의 인스턴스(354B)에 의해 ES410에 적절한 에천트에 노출되지만, 각자의 대응하는 상이한 에칭 감도(ES406)로 인해, 실질적으로 영향을 받지 않는다. 마찬가지로, 실제적으로, 캡들(406H'~406I')은 대응하는 게이트들(310H~310I)을 ES410에 적절한 에천트의 손상 효과로부터 면역화시킨다. 도 3d에서, 캡들(406H'~406I')이 ES410에 적절한 에천트에 대한 '면역화'를 제공하는 커트 A의 인스턴스(354B) 내의 영역들은 대응하는 면역화 영역들(358A~358B)로 표시된다. 또한, 면역화 영역들(360A~360H)은 커트 A의 인스턴스(354C) 내에서 표시되고, 면역화 영역들(362A~362B)은 커트 A의 인스턴스(354D) 내에서 표시되고, 면역화 영역들(366A~366H)은 커트 A의 인스턴스(354F) 내에서 표시되고, 면역화 영역들(368A~368B)은 커트 A의 인스턴스(354G) 내에서 표시되며, 면역화 영역들(369A~369T)은 커트 A의 인스턴스(354H) 내에서 표시된다.
마찬가지로, 도 3d에서, 면역화 영역들(360A~360H)은 커트 A의 인스턴스(354C)에 대해서 표시된다. 면역화 영역들(362A~362B)은 커트 A의 인스턴스(354D)에 대해서 표시된다. 면역화 영역들(364A~364C)은 커트 A의 인스턴스(354E)에 대해서 표시된다. 면역화 영역들(366A~366H)은 커트 A의 인스턴스(354F)에 대해서 표시된다. 면역화 영역들(368A~368B)은 커트 A의 인스턴스(354G)에 대해서 표시된다. 그리고 면역화 영역들(369A~369T)은 커트 A의 인스턴스(354H)에 대해서 표시된다.
도 3e는 도 3d의 단순화된 버전의 레이아웃(300D)인 레이아웃(300E)이고, 여기서는 결과적인 콘택트들(312A', 312A", 314A, 312C, 312D', 312E', 312E", 312F', 312F", 312G', 312G", 312H', 312I', 312J')을 보다 쉽게 볼 수 있다. 전술한 바와 같이, 도 4s는 도 3e에 대응한다. 보다 구체적으로, 도 4s의 컨덕터 배열(400S)은 도 3e의 레이아웃(300E)에 대응한다. 도 4s에서, ES410에 적절한 에천트는 캡들(410B', 410C', 410E')을 제거하여, 그 결과로 콘택트들(312A', 312B', 312D')을 노출시키는 대응하는 갭들(420A~420C)을 초래시킨다.
도 3f에서, 제2 커트(커트 B)의 인스턴스들(370A~370G)이 도 3e의 레이아웃(300E) 상에 오버레이되어, 레이아웃(300F)을 초래하는 것이 도시된다. 도 3g는 하드 마스크(371)의 상황에서지만 도 3f의 커트 B의 인스턴스들(370A~370G)을 도시하는, 즉, 커트 B의 인스턴스들(370A~370G)을 하드 마스크(371) 내의 개구로서 도시하는 레이아웃(300G)이다.
전술한 바와 같이, 도 4t는 도 3f에 대응한다. 보다 구체적으로, 도 4t의 컨덕터 배열(400T)은 도 3f의 레이아웃(300F)에 대응한다.
도 4t에서, 하드 마스크(371)의 일부분(371A)은 캡(408B')을 덮는다. 포토리소그래피 해상도 제한으로 인해, 하드 마스크(371)의 일부분(371A)은 캡(408B')을 넘어 연장되어 캡들(406A'~406B') 및 대응하는 STI 영역(418)을 또한 덮는다. 하드 마스크(371)의 일부분(371B)은 캡(408J')을 덮는다. 마찬가지로, 포토리소그래피 해상도 제한으로 인해, 하드 마스크(371)의 일부분(371B)은 캡(408J')을 넘어 연장되어 캡들(406I'~406J') 및 대응하는 STI 영역(418)을 또한 덮는다. 커트/개구(370A)는 캡들(408D', 408F', 408H')을 노출시킨다. 마찬가지로, 포토리소그래피 해상도 제한으로 인해, 커트/개구(370)는 캡들(408D', 408F')을 넘어 연장되어 캡들(406C'~406H') 및 대응하는 STI 영역(418)을 또한 노출시킨다.
도 3h는 커트 B의 인스턴스들(370A~370G)이 콘택트들(314A~314K)의 일부분들을 선택적으로 제거하여 콘택트들(314A', 314A", 314B', 314B", 314C', 314C", 314D', 314E', 314E", 314F', 314G', 314G", 314H', 314H", 314I', 314I", 314J', 314J", 314K', 314K")을 초래하는 것을 보여주는 레이아웃(300H)이다. 도 4t와 관련하여, 커트 B 동안 도포된 에천트는 캡들(408D', 408F', 408H')의 에칭 감도, 즉 ES408에 적절하다. 게이트들(310C~310H) 상의 캡들(406C'~406H') 및 콘택트(312C') 상의 캡(410D')은, 커트 B의 인스턴스(370A)에 의해 ES408에 적절한 에천트에 노출되지만, 각자의 대응하는 상이한 에칭 감도들(ES406, ES(폴리))로 인해, 실질적으로 영향을 받지 않는다. 실제적으로, 캡들(406C'~406H')과 캡(410D')은 대응하는 게이트들(310C~310H)과 콘택트(312C')를 ES408에 적절한 에천트의 손상 효과로부터 면역화시키는 것으로서 설명될 수 있다. 도 3h에서, 캡들(406C'~406H') 및 캡(410D')이 ES408에 적절한 에천트에 대한 '면역화'를 제공하는 커트 B의 인스턴스(370A) 내의 영역들은 대응하는 '면역화' 영역들(372A~372G)로 표시된다. 또한, 면역화 영역들(374A~374H)은 커트 B의 인스턴스(370B) 내에서 표시되고, 면역화 영역들(376A~376G)은 커트 B의 인스턴스(370C) 내에서 표시되고, 면역화 영역들(378A~378B)은 커트 D의 인스턴스(370D) 내에서 표시되고, 면역화 영역들(380A~380M)은 커트 B의 인스턴스(370E) 내에서 표시되고, 면역화 영역들(382A~382I)은 커트 B의 인스턴스(370F) 내에서 표시되며, 면역화 영역들(384A~384B)은 커트 B의 인스턴스(370G) 내에서 표시된다.
마찬가지로, 도 3h에서, 면역화 영역들(374A~374H)은 커트 B의 인스턴스(370B)에 대해서 표시된다. 면역화 영역들(376A~376G)은 커트 B의 인스턴스(370C)에 대해서 표시된다. 면역화 영역들(378A~378B)은 커트 B의 인스턴스(370D)에 대해서 표시된다. 면역화 영역들(380A~380M)은 커트 B의 인스턴스(370E)에 대해서 표시된다. 면역화 영역들(382A~382I)은 커트 B의 인스턴스(370F)에 대해서 표시된다. 그리고 면역화 영역들(384A~384B)은 커트 B의 인스턴스(370G)에 대해서 표시된다.
도 3i는 도 3h의 단순화된 버전의 레이아웃(300H)인 레이아웃(300I)이고, 여기서는 결과적인 콘택트들(314A', 314A", 314B', 314B", 314C', 314C", 314D', 314E', 314E", 314F', 314G', 314G", 314H', 314H", 314I', 314I", 314J', 314J", 314K', 314K")을 보다 쉽게 볼 수 있다. 전술한 바와 같이, 도 4u는 도 3i에 대응한다. 보다 구체적으로, 도 4u의 컨덕터 배열(400U)은 도 3i의 레이아웃(300I)에 대응한다. 도 4u에서, ES408에 적절한 에천트는 캡들(408D', 408F', 408H')을 제거하여, 그 결과로 콘택트들(314B, 314C, 314D)을 노출시키는 대응하는 갭들(422A~422C)을 초래시킨다.
도 3j는 도 3b 및 도 3f에서 발견된 구조물들의 참조번호들이 없는 도 3b 및 도 3f의 조합인 레이아웃(300J)이다. 이와 같이, 도 3j는 레이아웃(300A) 상에 오버레이된 커트 B(도 3f 참조)뿐만이 아니라 커트 A의 인스턴스들을 도시하며, 이에 의해 커트 A 및 커트 B의 대응하는 인스턴스들이 중첩하는 곳을 도시한다.
도 4v에서, 에칭 감도(ES(폴리))에 적합한 에천트가 컨덕터 배열(400U)에 도포되어, 노출된 콘택트들(312A, 312B, 312C, 312D, 314B, 314C, 314D)을 제거하고, 그 결과로 핀(308)의 대응하는 노출된 부분들 위에 갭들(420A'~420C', 및 422A'~422C')을 갖는 컨덕터 배열(400V)을 초래시킨다. 게이트들(310A~310J) 상의 캡들(406A'~406J'), 대응하는 콘택트들(314A, 314E) 상의 캡들(408B', 408J'), 콘택트(312C') 상의 캡(410D')과 핀(308)은, ES(폴리)에 적절한 에천트에 노출되지만, 각자의 대응하는 상이한 에칭 감도들(ES406, ES408, ES410, ES308)로 인해 실질적으로 영향을 받지 않는다.
도 4w에서, STI 영역(418)은 컨덕터 배열(400V)로부터 제거되어, 그 결과로 갭들(424A~424N)을 갖는 컨덕터 배열(400W)를 초래시킨다. 일부 실시예들에서, STI 영역(418)은 습식 딥핑(wet dip)을 사용하여 제거된다. 일부 실시예들에서, 습식 딥핑은 희석된 불화수소(hydrofluoric; HF) 산 용액이다. 일부 실시예들에서, STI 영역(418)은 건식 딥핑(dry dip)을 사용하여 제거된다. 게이트들(310A~310J) 상의 캡들(406A'~406J'), 대응하는 콘택트들(314A, 314E) 상의 캡들(408B', 408J'), 콘택트(312C') 상의 캡(410D')과 핀(308)은, ES(STI)에 적절한 에천트에 노출되지만, 각자의 대응하는 상이한 에칭 감도들(ES406, ES408, ES410, ES308)로 인해 실질적으로 영향을 받지 않는다.
도 4x에서, 캡(410D)은 컨덕터 배열(400W)로부터 제거되어, 그 결과로 갭(426)을 갖는 컨덕터 배열(400X)을 초래시킨다. 실제로, 갭(426)은 갭들(424H~424I)의 확장 및 조합을 나타낸다. 게이트들(310A~310J) 상의 캡들(406A'~406J'), 대응하는 콘택트들(314A, 314E) 상의 캡들(408B', 408J')과 핀(308)은, ES410에 적절한 에천트에 노출되지만, 각자의 대응하는 상이한 에칭 감도들(ES406, ES408, ES308)로 인해 실질적으로 영향을 받지 않는다.
도 4y에서, 캡들(408B', 408J')은 컨덕터 배열(400X)로부터 제거되어, 갭들(428A~428B)을 갖는 컨덕터 배열(400Y)을 초래시킨다. 실제로, 갭(428A)은 갭들(424B~424C)의 확장 및 조합을 나타내는 반면에, 갭(428B)은 갭들(424L~424M)의 확장 및 조합을 나타낸다. 콘택트들(310A~310J) 상의 캡들(406A'~406J')과 핀(308)은, ES408에 적절한 에천트에 노출되지만, 각자의 대응하는 상이한 에칭 감도들(ES406, ES308)로 인해 실질적으로 영향을 받지 않는다.
도 4z에서, 캡들(406A'~406J')은 컨덕터 배열(400Y)로부터 제거되어, 갭들(430A~430N)을 갖는 컨덕터 배열(400Z)을 초래시킨다. 핀(308)은, ES406에 적절한 에천트에 노출되지만, 그 대응하는 상이한 에칭 감도(ES308)로 인해 실질적으로 영향을 받지 않는다.
도 4a에서, 제1 맨드렐 피처들(404A~404H)이 기판(402) 상의 선택된 영역들에 구축되며, 기판 상에 구축된 핀들(308)을 포함하는 기저부 상에 층(402)이 구축된다. 기저부의 핀(308) 이외의 부분들은 도 4a 내지 도 4z에서는 도시되지 않았다. 결국, 층(402)의 잔류물들은 도 4q의 게이트들(310A~310J), 콘택트들(314A~314E), 콘택트들(312A'~312D')이 될 것이다.
일부 실시예들에서, 층(402)은 폴리실리콘이다. 일부 실시예들에서, 핀(308)은 도핑된 반도체 물질이다. 일부 실시예들에서, 기판은 실리콘, 예를 들어, 실리콘 웨이퍼이다. 일부 실시예들에서, 기판은 비정질 실리콘(a-Si)이다. 기판은 다양한 공정들에 의해 형성될 수 있다. 일부 실시예들에서, 유전체층(도시되지 않음)이 층(402)과 핀(308) 사이에 형성된다. 결국, 그러한 유전체층의 잔류물들은 게이트들(310A~310J) 아래에 남아있는 게이터 절연체들이 될 것이다. 예시의 간소화를 위해, 그러한 유전체(및 이러한 유전체의 잔류물들)는 도시되지 않았다.
일부 실시예들에서, 제1 맨드렐 피처들(404A~404H)이 포토리소그래피 공정을 사용하여 네가티브 또는 포지티브 포토레지스트 물질의 층 내에 구축되어, 배열(400A)을 초래시킨다. 일부 실시예들에서, 제1 맨드렐 피처들(404A~404H)은 핀(308)을 포함하는 기저부 위에 네거티브 포토레지스트층을 스핀 코팅하고, 포토레지스트층을 소프트 베이킹하고, 마스크를 사용하여 포토레지스트층을 광(예를 들어, 딥 자외선(DUV) 광)에 노광시킴으로써 구축된다. 그런 후, 노광된 포토레지스트층은 사후 노광 베이킹(post-exposure baking; PEB), 현상, 및 하드 베이킹 처리되어서 포토레지스트층의 노광되지 않은 부분들을 제거하고 핀(308)을 포함하는 기저부 상에 포토레지스트층의 노광된 부분들을 제1 맨드렐 피처들(404A~404H)로서 남긴다. 일부 실시예들에서, 제1 맨드렐 피처들(404A~404H)은 마찬가지의 포토리소그래피 공정에서 포지티브 레지스트 물질층의 노광되지 않은 부분들에 의해 구축된다. 일부 실시예들에서, 제1 맨드렐 피처들(404A~404H)은, 예를 들어, X축에 평행한 수평 방향으로, 기저부의 평면에 평행한 기준 방향으로 고르게 분포된다. 이 후 패터닝된 포토레지스트층은 습식 스트리핑(wet stripping) 또는 플라즈마 애싱(plasma ashing)과 같은, 적절한 공정을 이용하여 제거된다. 일부 실시예들에서, 에칭 공정은 패터닝된 포토레지스트층의 개구들 내의 하나 이상의 유전체층들을 제거하기 위해 건식(또는 플라즈마) 에칭을 적용하는 것을 포함한다.
도 4b에서, 층(402)의 노출된 영역들 상에, 제1 스페이서들(406A~406J)이 핀(308)을 포함하는 기저부 상에 구축되어, 배열(400B)을 초래시킨다.
제1 스페이서들(406A~406J)은 제1 맨드렐 피처들(404A~404H)의 측벽과 접한다. 제1 스페이서들(406A~406J)은 제1 맨드렐 피처들(404A~404H)이 구축될 때 이용되는 물질과는 상이한 하나 이상의 물질들을 포함한다. 제1 스페이서들(406A~406J)은 에칭 감도(ES406)를 갖는다. 일부 실시예들에서, 제1 스페이서들(406A~406J)은 티타늄 질화물, 실리콘 질화물, 티타늄 산화물 또는 다른 적절한 물질과 같은 유전체 물질을 포함한다. 일부 실시예들에서, 제1 스페이서들(406A~406J)에 적합한 다른 물질은, 비제한적인 예시로서, 폴리실리콘, SiO2, Si3N4, SiON, TEOS, 질소 함유 산화물, 질화물 산화물, 고 K 물질(K>5), 또는 이들의 조합들을 포함한다. 일부 실시예들에서, 제1 스페이서들(406A~406J)은 퇴적 공정 및 에칭 공정을 비롯한, 다양한 공정들에 의해 구축된다. 몇몇의 실시예들에서, 퇴적 공정은 물리적 기상 증착(PVD) 공정, 화학적 기상 증착(CVD) 공정, 또는 다른 적절한 공정을 포함한다. 일부 실시예들에서, 제1 스페이서들(406A~406J)은 헥사클로로디실란(HCD 또는 Si2Cl6), 디클로로실란(DCS 또는 SiH2Cl2), Bis(TertiaryButylAmino) 실란 (BTBAS 또는 C8H22N2Si) 및/또는 디실란(DS 또는 Si2H6)을 포함한 화학물질들을 이용하여 CVD에 의해 구축된다. 일부 실시예들에서, 제1 스페이서들(406A~406J)은 열 산화에 의해 형성된 실리콘 산화물이다. 일부 실시예들에서, 제1 스페이서들(406A~406J)은 화학적 기상 증착(CVD)에 의해 형성된 SiN이다.
도 4c에서, 제1 맨드렐 피처들(404A~404H)이 제거되어, 층(402) 상의 영역들을 노출시키고 그 결과로 배열(400C)을 초래시킨다.
일부 실시예들에서, 제1 맨드렐 피처들(404A~404H)은 제1 스페이서들(406A~406J)도 아니고, 층(402)도 아닌, 제1 맨드렐 피처들(404A~404H)이 구축될 때 이용되는 물질을 제거하도록 튜닝된 에칭 공정에 의해 제거된다. 일부 실시예들에서, 에칭 공정은 습식 에칭, 건식 에칭, 또는 이들의 조합이다. 제1 스페이서들(406A~406J)은 후속하는 에칭 공정들 동안 하드 마스크들로서 사용된다.
도 4d에서, 에칭 정지 물질의 층(408A)은 제1 스페이서들(406A~406J) 및 층(402)의 노출된 영역들 상에 퇴적되어, 배열(400D)을 초래시킨다.
일부 실시예들에서, 층(408A)은 예를 들어, 저압 화학적 기상 증착(Low-Pressure Chemical Vapor Deposition; LPCVD)을 이용하여 실리콘 질화물로 형성된다. 일부 실시예들에서, 층(408A)은 실리콘의 열적 질화, 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD), 플라즈마 양극 질화 또는 다른 적절한 공정에 의해 형성된다. 일부 실시예들에서, 층(408A)은 공정 유연성을 얻기 위해 복수의 물질층들을 포함한다. 일부 실시예들에서, 층(408A)은 제1 스페이서들(406A~406J) 및 층(402)의 노출된 영역들 상에 퇴적된 제1 산화물층, 제1 산화물층 상에 퇴적된 실리콘 질화물층, 및 실리콘 질화물층 상에 퇴적된 제2 실리콘 산화물층을 포함한다. 일부 실시예들에서, 층(408A)을 포함하는 하나 이상의 층들은 열 산화, 화학적 기상 증착(CVD) 공정, 플라즈마 강화 CVD(PECVD), 및/또는 원자층 증착(atomic layer deposition; ALD)에 의해 형성된다.
도 4e에서, 층(408A)의 일부분이 제거되어, 층(402) 상에 에칭 정지층(etch stop layer; ESL) 부분들(408B~408J)을 남기고, 배열(400E)을 초래시킨다.
ESL 부분들(408B~408J)은 대응하는 제1 스페이서들(406A~406J)의 측벽들과 접한다. ESL 부분들(408B~408J)은 에칭 감도(ES408)를 가지며, 에칭 감도(ES408)는 에칭 감도(ES406)과는 상이하다. 일부 실시예들에서, 층(408A)의 일부분은 화학적 기계적 폴리싱(chemical mechanical polishing; CMP)을 사용하여 제거된다. 일부 실시예들에서, CMP는 대략 평면을 생성한다. 일부 실시예들에서, 기준 방향에 대하여, 제 1 스페이서들(406A~406J) 및 ESL 부분들(408B~408J)의 폭들은 동일하고, 여기서 "동일"이라는 문구는 제조 공정 허용오차로부터 초래되는 변동들을 고려하여 이해되어야 한다. ESL 부분들(408B~408J)은 후속하는 에칭 공정들 동안 하드 마스크들로서 사용된다.
도 4f에서, 제2 맨드렐 피처들(410A~410E)이 제1 스페이서들(406A~406J) 및 ESL 부분들(408B~408J)의 영역들 상에 구축되어, 배열(400F)을 초래시킨다. 배열(400F)에서, 제1 스페이서들(406A~406J) 및 ESL 부분들(408B~408J)의 일부 영역들은 노출된 상태로 남겨진다.
일부 실시예들에서, 제2 맨드렐 피처들(410A~410E)의 각각의 인스턴스가 제1 스페이서들(406A~406J)의 인접한 대응하는 인스턴스들을 거의 중간을 가로질러 연장되도록, 제2 맨드렐 피처들(410A~410E)은 ESL 부분들(408B~408J)의 대응하는 교호 ESL 부분들에 대해 센터링된다. 도 4f에서, ESL 부분들(408C, 408E, 408G, 408I)은 제2 맨드렐 피처들(410A~410E)에 의해 덮혀지지 않은 상태로 남는다. 일부 실시예들에서, 제2 맨드렐 피처들(410A~410E)은 제1 맨드렐 피처들(404A~404H)이 어떻게 구축되는지와 유사한 방식으로 구축된다.
도 4g에서, ESL 부분들(408C, 408E, 408G, 408I)이 제거되어, 배열(400G)을 초래시킨다. 배열(400G)에서, 층(402)의 영역들이 노출된다.
일부 실시예들에서, ESL 부분들(408C, 408E, 408G, 408I)은 제1 스페이서들(406A~406J)도 아니고, 층(402)도 아닌, ESL 부분들(408C, 408E, 408G, 408I)이 구축될 때 이용되는 물질을 제거하도록 튜닝된 에칭 공정에 의해 제거된다. 일부 실시예들에서, 에칭 공정은 습식 에칭, 건식 에칭, 또는 이들의 조합이다.
도 4h에서, 제2 맨드렐 피처들(410A~410E)이 제거되어, 제1 스페이서들(406A~406J) 및 ESL 부분들(408B, 408D, 408F, 408H, 408J)을 노출된 상태로 남기고, 배열(400H)을 초래시킨다.
일부 실시예들에서, 제2 맨드렐 피처들(410A~410E)은 제1 스페이서들(406A~406J)도 아니고, ESL 부분들(408B, 408D, 408F, 408H, 408J)도 아니고, 층(402)도 아닌, 제2 맨드렐 피처들(410A~410E)이 구축될 때 이용되는 물질을 제거하도록 튜닝된 에칭 공정에 의해 제거된다. 일부 실시예들에서, 에칭 공정은 습식 에칭, 건식 에칭, 또는 이들의 조합이다.
도 4i에서, 다른 에칭 정지 물질의 층(410A)이 제1 스페이서들(406A~406J), ESL 부분들(408B, 408D, 408F, 408H, 408J), 및 층(402)의 노출된 영역들 상에 퇴적되어, 배열(400I)을 초래시킨다.
층(410a)은 부분들(408B, 408D, 408F, 408H, 408J)과는 상이한 에칭 정지 물질로 형성된다. 일부 실시예들에서, 층(408A)은 예를 들어, 저압 화학적 기상 증착(LPCVD)을 이용하여 실리콘 질화물로 형성된다. 일부 실시예들에서, 층(410A)은 실리콘의 열적 질화, 플라즈마 강화 화학적 기상 증착(PECVD), 플라즈마 양극 질화 또는 다른 적절한 공정에 의해 형성된다. 일부 실시예들에서, 층(410A)은 공정 유연성을 얻기 위해 복수의 물질층들을 포함한다. 일부 실시예들에서, 층(410A)은 제1 스페이서들(406A~406J), ESL 부분들(408B, 408D, 408F, 408H, 408J), 및 층(402)의 노출된 영역들 상에 퇴적된 제1 산화물층, 제1 산화물층 상에 퇴적된 실리콘 질화물층, 및 실리콘 질화물층 상에 퇴적된 제2 실리콘 산화물층을 포함한다. 일부 실시예들에서, 층(410A)을 포함하는 하나 이상의 층들은 열 산화, 화학적 기상 증착(CVD) 공정, 플라즈마 강화 CVD(PECVD), 및/또는 원자층 증착(ALD)에 의해 형성된다.
도 4j에서, 층(410A)의 일부분이 제거되어, 층(402) 상에 에칭 정지층(ESL) 부분들(410B, 410C, 410D, 410E)을 남기고, 배열(400J)을 초래시킨다. 번갈아 배열된 ESL 부분들(410B, 410C, 410D, 410E), 제1 스페이서들(406A~406J), 및 ESL 부분들(408B, 408D, 408F, 408H, 408J)은 층(402) 상에 형성된 중간층을 다함께 나타낸다.
ESL 부분들(410B~410E)은 대응하는 제1 스페이서들(406A~406J)의 측벽들과 접한다. ESL 부분들(410B~410E)은 에칭 감도(ES410)를 가지며, 에칭 감도(ES410)는 에칭 감도들(ES406, ES408)과는 상이하다. 일부 실시예들에서, 층(410A)의 일부분은 화학적 기계적 폴리싱(CMP)을 사용하여 제거된다. 일부 실시예들에서, CMP는 대략 평면을 생성한다. 일부 실시예들에서, 기준 방향에 대하여, 제1 스페이서들(406A~406J), ESL 부분들(408B, 408D, 408F, 408H, 408J), 및 ESL 부분들(410B~410E)의 폭들은 동일하고, 여기서 "실질적으로 동일한"이라는 형용사는 제조 공정 허용오차로부터 초래되는 변동들을 고려하여 이해되어야 한다. ESL 부분들(410B~410E)은 후속하는 에칭 공정들 동안 하드 마스크들로서 사용된다.
도 4k에서, 제1 스페이서들(406A~406J), ESL 부분들(408B, 408D, 408F, 408H, 408J), 및 ESL 부분들(410B~410E)의 영역들 상에 제3 맨드렐 피처들(414A~414T)이 구축되어, 배열(400K)을 초래시킨다. 배열(400K)에서, 제1 스페이서들(406A~406J), ESL 부분들(408B, 408D, 408F, 408H, 408J), 및 ESL 부분들(410B~410E)의 중간 영역들은 노출된 상태로 남는다.
일부 실시예들에서, 제3 맨드렐 피처들(414A~414T)은, 제1 스페이서들(406A~406J) 중 주어진 제1 스페이서들과 ESL 부분들(408B~408J) 중 대응하는 ESL 부분들의 접해 있는 제1 쌍들의 가장자리들 위와, 제1 스페이서들(406A~406J) 중 주어진 제1 스페이서들과 ESL 부분들(410B~410E) 중 대응하는 ESL 부분들의 접해 있는 제1 쌍들의 가장자리들에 대해 센터링된다. 일부 실시예들에서, 제3 맨드렐 피처들(414A~414T)은 제1 맨드렐 피처들(404A~404H)이 어떻게 구축되는지와 유사한 방식으로 구축된다.
도 4l에서, 다른 에칭 정지 물질의 층(416A)은 제3 맨드렐 피처들(414A~414T)과, 제1 스페이서들(406A~406J), ESL 부분들(408B, 408D, 408F, 408H, 408J), 및 ESL 부분들(410B~410E)의 노출된 영역들 상에 퇴적되어, 배열(400L)을 초래시킨다.
층(416a)은 부분들(408B, 408D, 408F, 408H, 408J) 및 부분들(410B~410E)과는 상이한 에칭 정지 물질로 형성된다. 일부 실시예들에서, 층(416A)은 예를 들어, 저압 화학적 기상 증착(LPCVD)을 이용하여 실리콘 질화물로 형성된다. 일부 실시예들에서, 층(416A)은 실리콘의 열적 질화, 플라즈마 강화 화학적 기상 증착(PECVD), 플라즈마 양극 질화 또는 다른 적절한 공정에 의해 형성된다. 일부 실시예들에서, 층(416A)은 공정 유연성을 얻기 위해 복수의 물질층들을 포함한다. 일부 실시예들에서, 층(416A)은 제3 맨드렐 피처들(414A~414T)과 제1 스페이서들(406A~406J), ESL 부분들(408B, 408D, 408F, 408H, 408J), 및 ESL 부분들(410B~410E)의 노출된 부분들 상에 퇴적된 제1 산화물층, 제1 산화물층 상에 퇴적된 실리콘 질화물층, 및 실리콘 질화물층 상에 퇴적된 제2 실리콘 산화물층을 포함한다. 일부 실시예들에서, 층(416A)을 포함하는 하나 이상의 층들은 열 산화, 화학적 기상 증착(CVD) 공정, 플라즈마 강화 CVD(PECVD), 및/또는 원자층 증착(ALD)에 의해 형성된다.
도 4m에서, 층(416A)의 일부분이 제거되어, 에칭 정지층(ESL) 부분들(416B~416T)을 남기고, 배열(400M)을 초래시킨다.
ESL 부분들(416B~416T)은 제1 스페이서들(406A~406J), ESL 부분들(408B, 408D, 408F, 408H, 408J), 및 ESL 부분들(410B~410E)에 대해 센터링된다. ESL 부분들(416B~416T)은 에칭 감도(ES416)를 가지며, 에칭 감도(ES416)는 에칭 감도들(ES406, ES408, ES410)과는 상이하다. 일부 실시예들에서, 층(416A)의 일부분은 화학적 기계적 폴리싱(CMP)을 사용하여 제거된다. 일부 실시예들에서, CMP는 대략 평면을 생성한다. 일부 실시예들에서, 기준 방향에 대하여, 제1 스페이서들(406A~406J), ESL 부분들(408B, 408D, 408F, 408H, 408J), 및 ESL 부분들(410B~410E)의 폭들은 ESL 부분들(416B~416T)의 폭의 대략(정확하게는 아니고) 두 배이다. ESL 부분들(416B~416T)은 후속하는 에칭 공정들 동안 하드 마스크들로서 사용된다.
도 4n에서, 제3 맨드렐 피처들(414A~414T)이 제거되어, 제1 스페이서들(406A~406J), ESL 부분들(408B, 408D, 408F, 408H, 408J), 및 ESL 부분들(410B~410E) 위의 영역들을 노출시키고, 배열(400N)을 초래시킨다.
일부 실시예들에서, 제3 맨드렐 피처들(414A~414T)은 제1 스페이서들(406A~406J)도 아니고, ESL 부분들(408B, 408D, 408F, 408H, 408J)도 아니고, ESL 부분들(410B~410E)도 아닌, 제3 맨드렐 피처들(414A~414T)이 구축될 때 이용되는 물질을 제거하도록 튜닝된 에칭 공정에 의해 제거된다. 일부 실시예들에서, 에칭 공정은 습식 에칭, 건식 에칭, 또는 이들의 조합이다.
도 4o에서, 제1 스페이서들(406A~406J), ESL 부분들(408B, 408D, 408F, 408H, 408J), 및 ESL 부분들(410B~410E)의 노출된 영역들이 제거되어, 층(402) 위에 영역을 노출시키고 배열(400O)을 초래시킨다.
일부 실시예들에서, 제1 스페이서들(406A~406J), ESL 부분들(408B, 408D, 408F, 408H, 408J), 및 ESL 부분들(410B)의 노출된 영역들은 다단계 에칭 공정으로 제거된다. 일부 실시예들에서, 다단계 에칭 공정은 적어도 3개 단계들을 포함한다. 제1 단계에서, 배열(400O)은 제1 스페이서들(406A~406J)의 에칭 감도(ES406)에 적합한 에천트로 에칭되어, 중간 배열(400O')(도시되지 않음)을 초래시킨다. 제2 단계에서, ESL 부분들(408B', 408D', 408F', 408H', 408J')의 제2 에칭 감도(ES408)에 적절한 에천트로 중간 구조물(400O')이 에칭되어, 중간 구조물(400O")(도시되지 않음)을 초래시킨다. 제3 단계에서, ESL 부분들(410B'~410E')의 에칭 감도(ES410)에 적합한 에천트로 중간 구조물(400O")이 에칭된다. 일부 실시예들에서, 하나 이상의 에천트들은 선택적 습식 에칭, 또는 선택적 건식 에칭을 포함한다. 일부 실시예들에서, 에칭 공정은 습식 에칭, 건식 에칭, 또는 이들의 조합이다. 일부 실시예들에서, 3개의 에천트들(즉, 제1 에천트, 제2 에천트, 및 제3 에천트)이 HF, HNO3, H2SO4, NH4OH로 구성된 그룹으로부터 선택되며, 어느 에천트를 제1 에천트, 제2 에천트, 및 제3 에천트로서 사용할지는 에칭될 물질에 따라 결정된다. 일부 실시예들에서, 에칭은 유도성 결합 플라즈마(inductively coupled plasma; ICP), 반응성 이온 에칭(reactive-ion etching; RIE) 또는 다른 에칭 공정을 사용하여 구현될 수 있는데, 이러한 에칭들은 입력 가스들, 예를 들어, CF4, Ar, O2, Cl2, CF3I, NH3 또는 다른 적절한 가스들을 튜닝함으로써 부분적으로 제어된다.
일부 실시예들에서, 습식 에칭은 테트라메틸암모늄 하이드록사이드(TMAH), HF/HNO3/CH3COOH 용액 또는 다른 적합한 용액을 비롯한 에칭 용액을 사용한다. 일부 실시예들에서, 제3 단계는 건식 에칭 공정, 예를 들어, 염소계 화학물질을 사용하는 바이어스된 플라즈마 에칭 공정이다. 일부 실시예들에서, 다른 건식 에천트 가스들은 CF4, NF3, SF6, 및 He를 포함한다. 일부 실시예들에서, 제1 에칭 단계, 제2 에칭 단계, 및 제3 에칭 단계의 순서는 변경되며, 예를 들어, 반전된다.
일부 실시예들에서, 다양한 에칭 감도들은 α*ES406≤ES408 및 β*ES408≤ES410로서 관계지어진다. 일부 실시예들에서, 다양한 에칭 감도들은 γ*ES410≤ES408 및 δ*ES408≤ES406로서 관계지어진다. 일부 실시예들에서, 다양한 에칭 감도들은 λ*ES406≤ES408 및 λ*ES408≤ES410로서 관계지어진다. 일부 실시예들에서, 다양한 에칭 감도들은 σ*ES410≤ES406 및 σ*ES406≤ES408로서 관계지어진다. 일부 실시예들에서, 다양한 에칭 감도들은 τ*ES408≤ES410 및 τ*ES410≤ES406로서 관계지어진다. 일부 실시예들에서, α, β, γ, δ, λ, σ 및 τ 변수들은 양의 정수들이다. 일부 실시예들에서, α, β, γ, δ, λ, σ 또는 τ 변수들 중 적어도 하나는 2이다. 다양한 에칭 감도들 사이의 다른 관계가 고려된다.
도 4p에서, 층(402)의 노출된 영역들이 제거되고, 핀(308) 위의 영역들이 노출되어, 배열(400P)을 초래시킨다.
일부 실시예들에서, 제1 스페이서들(406A~406J)도 아니고, ESL 부분들(408B, 408D, 408F, 408H, 408J)도 아니고, ESL 부분들(410B~410E)도 아닌(이것들은 ESL 부분들(416B~416T)에 의해 보호됨), 층(402)을 에칭하기 위해 층(402)의 에칭 감도(ES308)에 적절한 제4 에천트가 사용된다.
일부 실시예들에서, 에칭 공정은 습식 에칭, 건식 에칭, 또는 이들의 조합이다. 일부 실시예들에서, 4개의 에천트들(즉, 제1 에천트, 제2 에천트, 제3 에천트, 및 제4 에천트)가 HF, HNO3, H2SO4, NH4OH로 구성된 그룹으로부터 선택되며, 어느 에천트를 제1 에천트, 제2 에천트, 제3 에천트, 및 제4 에천트로서 사용할지는 에칭될 물질에 따라 결정된다. 일부 실시예들에서, 에칭은 유도성 결합 플라즈마(ICP), 반응성 이온 에칭(RIE) 또는 다른 에칭 공정을 사용하여 구현될 수 있는데, 이러한 에칭들은 입력 가스들, 예를 들어, CF4, Ar, O2, Cl2, CF3I, NH3 또는 다른 적절한 가스들을 튜닝함으로써 부분적으로 제어된다.
전술한 바와 같이, 도 3a 내지 도 3j의 레이아웃들 및 도 4a 내지 도 4z의 단면도들은 네거티브 가장자리 트리거형 클럭 래치 회로인 반도체 디바이스를 위한, 컨덕터들을 포함하는, 구조물들을 나타낸다. 또한, 다른 실시예들에서 전술한 바와 같이, 다른 반도체 디바이스를 위한 구조물(컨덕터를 포함함)이 고려된다.
도 5a는 본 발명개시의 적어도 하나의 실시예에 따른 반도체 디바이스를 위한 컨덕터의 평면도 레이아웃 다이어그램이다.
도 5a의 반도체 디바이스는 본 발명개시의 적어도 하나의 실시예에 따라 제조될 수 있는 반도체 디바이스의 다른 예시이다. 도 5a에서, 특히, 반도체 디바이스는 멀티플렉서이다.
도 5b는 본 발명개시의 적어도 하나의 실시예에 따른 반도체 디바이스를 위한 컨덕터의 평면도 레이아웃 다이어그램이다.
도 5b에서, 반도체 디바이스는 버퍼 회로이다.
도 5b의 반도체 디바이스는 본 발명개시의 적어도 하나의 실시예에 따라 제조될 수 있는 반도체 디바이스의 다른 예시이다.
도 5c는, 특히, 본 발명개시의 적어도 하나의 실시예에 따른 반도체 디바이스를 위한 컨덕터의 평면도 레이아웃 다이어그램이다.
도 5c의 반도체 디바이스는 본 발명개시의 적어도 하나의 실시예에 따라 제조될 수 있는 반도체 디바이스의 다른 예시이다. 도 5c에서, 특히, 반도체 디바이스는 AND OR 인버터 회로이다.
도 6a는 본 발명개시의 적어도 하나의 실시예에 따른 반도체 디바이스를 위한 컨덕터들의 (도 3i에서와 같은) 일부분(600)의 평면도 레이아웃 다이어그램이다.
도 6b는 본 발명개시의 적어도 하나의 실시예에 따른 도 6a의 반도체 디바이스를 위한 컨덕터의 제조에서의 단면도이다.
도 6a 및 도 6b는 다음과 같이 도 3a 내지 도 3j 및 도 4a 내지 도 4z과 관련이 있다. 도 3i의 평면도 레이아웃은 도 4u의 단면도와 관련이 있고, 도 4z의 단면도는 도 4u의 단면도와 관련이 있는 제조 스테이지에 후속하는 제조 스테이지와 관련이 있다는 것을 상기할 수 있다. 이를 염두에 두고, 도 6b의 단면도는 도 4z의 단면도와 관련이 있는 제조 스테이지에 후속하는 제조 스테이지와 관련이 있다. 따라서, 도 6a의 평면도 레이아웃은 또한 도 4z의 단면도와 관련이 있는 제조 스테이지에 후속하는 제조 스테이지와 관련이 있다.
도 6b에서, 게이트들(310P~310V), 컨덕터들(312H'~312J'), 및 컨덕터들(314I"~314K")은 제1 층간 유전체(ILD) 층(601)에 캡슐화된다. 제1 ILD 층(601)은 대응하는 컨덕터들(314I"~314K") 상에 형성되는 제1 비아들(602A~602C)을 포함한다. 제2 ILD층(603)은 제1 ILD층(601) 상에 형성된다. 제2 ILD 층(603)은, 대응하는 제1 비아들(602A~602C)에 연결된 제1 금속층 세그먼트들(604A~604C); 대응하는 제1 금속층 세그먼트들(604A~604C) 상에 형성된 제2 비아들(606A~606C); 및 대응하는 제2 비아들(606A~606C)에 연결된 제2 금속층 세그먼트들(608A~608C)을 포함한다.
도 7은 본 발명개시의 적어도 하나의 실시예에 따른 반도체 디바이스(700)의 블록도이다.
반도체 디바이스(700)는 본 발명개시의 적어도 하나의 실시예에 따라 제조될 수 있는 반도체 디바이스의 다른 예시이다. 도 7에서, 반도체 디바이스(700)는 다른 것들 중에서도, SRAM 매크로(702)를 포함한다. SRAM 매크로(702)는, 다른 것들 중에서도, 회로(704)를 포함한다. 회로(704)의 예시들은 도 3j의 네거티브 가장자리 트리거 클럭 래치 회로, 도 5a의 멀티플렉서, 도 5b의 버퍼 회로, 또는 도 5c의 AND OR 인버터 회로를 포함한다.
당업자는 이 설명의 범위를 벗어나지 않으면서 동작들이 제거될 수 있거나 또는 추가적인 동작들이 상기 언급된 방법들 중 적어도 하나의 방법에 추가될 수 있다는 것을 알 것이다. 당업자는 또한 상기 언급된 방법 중 적어도 하나의 방법에서의 동작들의 순서가 이 설명의 범위를 벗어나지 않으면서 조정될 수 있다는 것을 알 것이다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 반도체 디바이스를 위한 컨덕터들을 제조하는 방법에 있어서,
기저부 상에 구조물을 형성하는 단계로서, 상기 구조물은,
제1 방향에 평행하게 배열된 캡핑된(capped) 제1 컨덕터들; 및
상기 캡핑된 제1 컨덕터들에 평행하게 배열되고 이들과 번갈아 배열된 캡핑된 제2 컨덕터들을 포함하며,
상기 캡핑된 제1 컨덕터들은 적어도 제1 세트와 제2 세트로 편성되고;
상기 제1 세트의 각각의 부재는 제1 에칭 감도를 갖는 제1 캡을 갖고;
상기 제2 세트의 각각의 부재는 제2 에칭 감도를 갖는 제2 캡을 갖고;
상기 제2 컨덕터들 각각은 제3 에칭 감도를 갖는 제3 캡을 가지며;
상기 제1 에칭 감도, 상기 제2 에칭 감도, 및 상기 제3 에칭 감도는 서로 상이한 것인, 상기 구조물을 형성하는 단계; 및
상기 구조물로부터 상기 제1 세트의 부재들의 선택된 부분들 및 상기 제2 세트의 부재들의 선택된 부분들을 제거하는 단계를 포함하는 반도체 디바이스를 위한 컨덕터들을 제조하는 방법.
실시예 2. 실시예 1에 있어서, 상기 제거하는 단계는,
상기 제1 컨덕터들의 제1 비캡핑된(uncapped) 부분들을 초래시키도록 상기 제1 세트의 부재들의 선택된 부분들로부터 상기 제1 캡을 제거하는 단계;
상기 제1 컨덕터들의 제2 비캡핑된 부분들을 초래시키도록 상기 제2 세트의 부재들의 선택된 부분들로부터 상기 제2 캡을 제거하는 단계; 및
상기 구조물로부터 상기 제1 컨덕터들의 상기 제1 비캡핑된 부분들 및 상기 제2 비캡핑된 부분들을 제거하는 단계를 포함한 것인 반도체 디바이스를 위한 컨덕터들을 제조하는 방법.
실시예 3. 실시예 2에 있어서, 상기 제1 세트의 선택된 부재들의 제1 캡을 제거하는 단계는,
상기 제1 세트의 상기 선택된 부재들을 노출된 상태로 남겨두도록 상기 제1 세트의 비선택된 부재들 위에 제1 마스크 부분들을 형성하는 단계;
상기 제1 세트의 각각의 선택된 부재로부터 상기 제1 캡을 제거하기 위해, 상기 제1 세트의 선택된 부재들과 상기 제2 세트의 다른 부재들을, 상기 제1 에칭 감도에 대해 선택적인 제1 에천트로 처리하여 상기 제1 컨덕터들의 상기 제1 비캡핑된 부분들을 초래시키는 단계; 및
상기 제1 마스크 부분들을 제거하는 단계를 포함한 것인 반도체 디바이스를 위한 컨덕터들을 제조하는 방법.
실시예 4. 실시예 3에 있어서, 상기 제1 세트의 비선택된 부재들 위에 제1 마스크 부분들을 형성하는 단계는,
상기 제2 세트의 일부 부재들의 부분들을 덮기 위해 상기 제1 마스크 부분들의 스팬(span)을 연장시키는 단계를 포함한 것인 반도체 디바이스를 위한 컨덕터들을 제조하는 방법.
실시예 5. 실시예 2에 있어서, 상기 제2 세트의 부재들의 선택된 부분들로부터 상기 제2 캡을 제거하는 단계는,
상기 제2 세트의 상기 선택된 부재들을 노출된 상태로 남겨두도록 상기 제2 세트의 비선택된 부재들 위에 제2 마스크 부분들을 형성하는 단계;
상기 제2 세트의 각각의 선택된 부재로부터 상기 제2 캡을 제거하기 위해, 상기 제2 세트의 상기 선택된 부재들과 상기 제1 세트의 다른 부재들을, 상기 제2 에칭 감도에 대해 선택적인 제2 에천트로 처리하여 상기 제1 컨덕터들의 상기 제2 비캡핑된 부분들을 초래시키는 단계; 및
상기 제2 마스크 부분들을 제거하는 단계를 포함한 것인 반도체 디바이스를 위한 컨덕터들을 제조하는 방법.
실시예 6. 실시예 5에 있어서, 상기 제2 세트의 비선택된 부재들 위에 제2 마스크 부분들을 형성하는 단계는,
상기 제1 세트의 일부 부재들의 부분들을 덮기 위해 상기 제2 마스크 부분들의 스팬을 연장시키는 단계를 포함한 것인 반도체 디바이스를 위한 컨덕터들을 제조하는 방법.
실시예 7. 실시예 1에 있어서, 상기 구조물을 형성하는 단계는,
번갈아 배열된 제1 스페이서들, 제1 에칭 정지층(etch stop layer; ESL) 부분들, 및 제2 ESL 부분들을 갖는 제1 중간층을 형성하는 단계;
상기 제1 스페이서들, 상기 제1 에칭 정지층 부분들, 및 상기 제2 ESL 부분들 중 대응하는 것들 상의 중심 위치들에서 제3 ESL 부분들을 형성하는 단계; 및
상기 제1 스페이서들, 상기 제1 에칭 정지층 부분들, 및 상기 제2 ESL 부분들의 노출된 영역들 및 상기 노출된 영역들 아래에 놓인 도전층의 부분들을 제거하여 상기 캡핑된 제1 컨덕터들 및 상기 캡핑된 제2 컨덕터들 중 대응하는 컨덕터들을 초래시키는 단계를 포함한 것인 반도체 디바이스를 위한 컨덕터들을 제조하는 방법.
실시예 8. 실시예 7에 있어서, 상기 제1 중간층을 형성하는 단계는,
번갈아 배열된 상기 제1 스페이서들, 상기 제1 에칭 정지층 부분들, 및 상기 제2 ESL 부분들을 기저부 상에 형성하는 단계를 포함하며,
상기 기저부는,
제2 방향에 평행하게 배열된 복수의 핀들을 포함하고, 상기 제2 방향은 상기 제1 방향에 수직한 것인 반도체 디바이스를 위한 컨덕터들을 제조하는 방법.
실시예 9. 실시예 1에 있어서, 상기 제1 에칭 감도(ES1), 상기 제2 에칭 감도(ES2), 및 상기 제3 에칭 감도(ES3)는,
2*ES1 ≤ ES2 및 2*ES2 ≤ ES3;
2*ES3 ≤ ES2 및 2*ES2 ≤ ES1;
2*ES1 ≤ ES2 및 2*ES2 ≤ ES3;
2*ES3 ≤ ES1 및 2*ES1 ≤ ES2; 또는
2*ES2 ≤ ES3 및 2*ES3 ≤ ES1의 관계식들 중 하나에 따라 관계지어진 것인 반도체 디바이스를 위한 컨덕터들을 제조하는 방법.
실시예 10. 실시예 1에 있어서,
상기 기저부는,
제2 방향에 평행하게 배열된 복수의 핀들을 포함하고,
상기 제2 방향은 상기 제1 방향에 수직하고,
상기 캡핑된 제1 컨덕터들은 상기 핀들의 대응하는 영역들에 대한 드레인/소스 전극들을 나타내고,
상기 캡핑된 제2 컨덕터들은 상기 핀들의 대응하는 영역들에 대한 게이트 전극들을 나타내고,
하나 이상의 핀들의 대응하는 섹션들을 포함하는 주어진 영역에 대해, 상기 게이트 전극들 중 대응하는 게이트 전극과, 상기 드레인/소스 전극들 중 대응하는 드레인/소스 전극은 Fin-FET의 컴포넌트들을 나타낸 것인 반도체 디바이스를 위한 컨덕터들을 제조하는 방법.
실시예 11. 반도체 디바이스를 위한 컨덕터들을 제조하는 방법에 있어서,
제2 방향으로 배열된 평행 핀들을 포함한 기저부 상에 구조물을 형성하는 단계 - 상기 구조물은, 제1 방향으로 배열된 평행 드레인/소스 전극들, 및 상기 드레인/소스 전극들에 평행하게 배열되고 이와 번갈아 배열된 캡핑된 게이트 전극들을 포함하고, 상기 제1 방향은 상기 제2 방향에 직교하고, 상기 드레인/소스 전극들은 적어도 제1 세트와 제2 세트로 편성되고, 상기 제1 세트의 각각의 부재는 제1 에칭 감도를 갖는 제1 캡을 갖고, 상기 제2 세트의 각각의 부재는 제2 에칭 감도를 갖는 제2 캡을 갖고, 상기 제1 에칭 감도와 상기 제2 에칭 감도는 상이함 -;
상기 드레인/소스 전극들의 제1 비캡핑된 부분들을 초래시키도록 상기 제1 세트의 부재들의 선택된 부분들로부터 상기 제1 캡을 제거하는 단계;
상기 드레인/소스 전극들의 제2 비캡핑된 부분들을 초래시키도록 상기 제2 세트의 부재들의 선택된 부분들로부터 상기 제2 캡을 제거하는 단계; 및
상기 구조물로부터 상기 드레인/소스 전극들의 상기 제1 비캡핑된 부분들 및 상기 제2 비캡핑된 부분들을 제거하는 단계를 포함하는 반도체 디바이스를 위한 컨덕터들을 제조하는 방법.
실시예 12. 실시예 11에 있어서, 상기 제1 세트의 상기 선택된 부재들의 상기 제1 캡을 제거하는 단계는,
상기 제1 세트의 상기 선택된 부재들을 노출된 상태로 남겨두도록 상기 제1 세트의 비선택된 부재들 위에 제1 마스크 부분들을 형성하는 단계;
상기 제1 세트의 각각의 선택된 부재로부터 상기 제1 캡을 제거하기 위해, 상기 제1 세트의 상기 선택된 부재들과 상기 제2 세트의 다른 부재들을, 상기 제1 에칭 감도에 대해 선택적인 제1 에천트로 처리하여 상기 드레인/소스 전극들의 상기 제1 비캡핑된 부분들을 초래시키는 단계; 및
상기 제1 마스크 부분들을 제거하는 단계를 포함한 것인 반도체 디바이스를 위한 컨덕터들을 제조하는 방법.
실시예 13. 실시예 12에 있어서, 상기 제1 세트의 비선택된 부재들 위에 제1 마스크 부분들을 형성하는 단계는,
상기 제2 세트의 일부 부재들의 부분들을 덮기 위해 상기 제1 마스크들의 스팬을 연장시키는 단계를 포함한 것인 반도체 디바이스를 위한 컨덕터들을 제조하는 방법.
실시예 14. 실시예 11에 있어서, 상기 제2 세트의 부재들의 선택된 부분들로부터 상기 제2 캡을 제거하는 단계는,
상기 제2 세트의 상기 선택된 부재들을 노출된 상태로 남겨두도록 상기 제2 세트의 비선택된 부재들 위에 제2 마스크 부분들을 형성하는 단계;
상기 제2 세트의 각각의 선택된 부재로부터 상기 제2 캡을 제거하기 위해, 상기 제2 세트의 상기 선택된 부재들과 상기 제1 세트의 다른 부재들을, 상기 제2 에칭 감도에 대해 선택적인 제2 에천트로 처리하여 상기 드레인/소스 전극들의 상기 제2 비캡핑된 부분들을 초래시키는 단계; 및
상기 제2 마스크 부분들을 제거하는 단계를 포함한 것인 반도체 디바이스를 위한 컨덕터들을 제조하는 방법.
실시예 15. 실시예 14에 있어서, 상기 제2 세트의 비선택된 부재들 위에 제2 마스크 부분들을 형성하는 단계는,
상기 제1 세트의 일부 부재들의 부분들을 덮기 위해 상기 제2 마스크 부분들의 스팬을 연장시키는 단계를 포함한 것인 반도체 디바이스를 위한 컨덕터들을 제조하는 방법.
실시예 16. 실시예 11에 있어서, 상기 구조물을 형성하는 단계는,
번갈아 배열된 제1 스페이서들, 제1 에칭 정지층(ESL) 부분들, 및 제2 ESL 부분들을 갖는 제1 중간층을 형성하는 단계;
상기 제1 스페이서들, 상기 제1 ESL 부분들, 및 상기 제2 ESL 부분들 중 대응하는 것들 상의 중심 위치들에서 제3 ESL 부분들을 형성하는 단계; 및
상기 제1 스페이서들, 상기 제1 ESL 부분들, 및 상기 제2 ESL 부분들의 노출된 영역들 및 상기 노출된 영역들 아래에 놓인 도전층의 부분들을 제거하여 상기 캡핑된 드레인/소스 전극들 및 상기 캡핑된 게이트들을 초래시키는 단계를 포함한 것인 반도체 디바이스를 위한 컨덕터들을 제조하는 방법.
실시예 17. 실시예 16에 있어서, 상기 제1 중간층을 형성하는 단계는,
번갈아 배열된 상기 제1 스페이서들, 상기 제1 ESL 부분들, 및 상기 제2 ESL 부분들을 기저부 상에 형성하는 단계를 포함하며,
상기 기저부는 핀들을 포함한 것인 반도체 디바이스를 위한 컨덕터들을 제조하는 방법.
실시예 18. 반도체 디바이스를 제조하기 위한 컨덕터들의 배열에 있어서,
제2 방향으로 배열된 평행 트랜지스터 채널 구조물들을 포함하는 기저부;
제1 방향에 평행하게 배열된 캡핑된 제1 컨덕터들 - 상기 제1 방향은 상기 제2 방향에 직교함 -; 및
상기 캡핑된 제1 컨덕터들에 평행하게 배열되고 이들과 번갈아 배열된 캡핑된 제2 컨덕터들을 포함하고, 상기 제2 컨덕터들 각각은 제3 에칭 감도(ES3)를 갖는 제3 캡을 갖고,
상기 캡핑된 제1 컨덕터들은 적어도 제1 세트와 제2 세트로 편성되고;
상기 제1 세트의 각각의 부재는 제1 에칭 감도(ES1)를 갖는 제1 캡을 갖고,
상기 제2 세트의 각각의 부재는 제2 에칭 감도(ES2)를 갖는 제2 캡을 가지며;
상기 제1 에칭 감도, 상기 제2 에칭 감도, 및 상기 제3 에칭 감도는 서로 상이한 것인 반도체 디바이스를 제조하기 위한 컨덕터들의 배열.
실시예 19. 실시예 18에 있어서,
상기 트랜지스터 채널 구조물들은 핀들이고,
상기 제1 컨덕터들은 드레인/소스 전극들이고,
상기 제2 컨덕터들은 게이트 전극들이고;
핀들 중 하나 이상의 핀의 대응하는 섹션들을 포함하는 주어진 영역에 대해, 상기 게이트 전극들 중 대응하는 게이트 전극과, 상기 드레인/소스 전극들 중 대응하는 드레인/소스 전극은 Fin-FET의 컴포넌트들을 나타낸 것인 반도체 디바이스를 제조하기 위한 컨덕터들의 배열.
실시예 20. 실시예 18에 있어서, 상기 ES1, 상기 ES2, 및 상기 ES3는,
2*ES1 ≤ ES2 및 2*ES2 ≤ ES3;
2*ES3 ≤ ES2 및 2*ES2 ≤ ES1;
2*ES1 ≤ ES2 및 2*ES2 ≤ ES3;
2*ES3 ≤ ES1 및 2*ES1 ≤ ES2; 또는
2*ES2 ≤ ES3 및 2*ES3 ≤ ES1의 관계식들 중 하나에 따라 관계지어진 것인 반도체 디바이스를 제조하기 위한 컨덕터들의 배열.

Claims (10)

  1. 반도체 디바이스를 위한 컨덕터들을 제조하는 방법에 있어서,
    기저부 상에 구조물을 형성하는 단계로서, 상기 구조물은,
    제1 방향에 평행하게 배열된 캡핑된(capped) 제1 컨덕터들; 및
    상기 캡핑된 제1 컨덕터들에 평행하게 배열되고 이들과 번갈아 배열된 캡핑된 제2 컨덕터들을 포함하며,
    상기 캡핑된 제1 컨덕터들은 적어도 제1 세트와 제2 세트로 편성되고;
    상기 제1 세트의 각각의 부재는 제1 에칭 감도를 갖는 제1 캡을 갖고;
    상기 제2 세트의 각각의 부재는 제2 에칭 감도를 갖는 제2 캡을 갖고;
    상기 제2 컨덕터들 각각은 제3 에칭 감도를 갖는 제3 캡을 가지며;
    상기 제1 에칭 감도, 상기 제2 에칭 감도, 및 상기 제3 에칭 감도는 서로 상이한 것인, 상기 구조물을 형성하는 단계; 및
    상기 구조물로부터 상기 제1 세트의 부재들의 선택된 부분들 및 상기 제2 세트의 부재들의 선택된 부분들을 제거하는 단계
    를 포함하는 반도체 디바이스를 위한 컨덕터들을 제조하는 방법.
  2. 제1항에 있어서,
    상기 제거하는 단계는,
    상기 제1 컨덕터들의 제1 비캡핑된(uncapped) 부분들을 초래시키도록 상기 제1 세트의 부재들의 선택된 부분들로부터 상기 제1 캡을 제거하는 단계;
    상기 제1 컨덕터들의 제2 비캡핑된 부분들을 초래시키도록 상기 제2 세트의 부재들의 선택된 부분들로부터 상기 제2 캡을 제거하는 단계; 및
    상기 구조물로부터 상기 제1 컨덕터들의 상기 제1 비캡핑된 부분들 및 상기 제2 비캡핑된 부분들을 제거하는 단계
    를 포함한 것인 반도체 디바이스를 위한 컨덕터들을 제조하는 방법.
  3. 제2항에 있어서,
    상기 제1 세트의 선택된 부재들의 제1 캡을 제거하는 단계는,
    상기 제1 세트의 상기 선택된 부재들을 노출된 상태로 남겨두도록 상기 제1 세트의 비선택된 부재들 위에 제1 마스크 부분들을 형성하는 단계;
    상기 제1 세트의 각각의 선택된 부재로부터 상기 제1 캡을 제거하기 위해, 상기 제1 세트의 선택된 부재들과 상기 제2 세트의 다른 부재들을, 상기 제1 에칭 감도에 대해 선택적인 제1 에천트로 처리하여 상기 제1 컨덕터들의 상기 제1 비캡핑된 부분들을 초래시키는 단계; 및
    상기 제1 마스크 부분들을 제거하는 단계
    를 포함한 것인 반도체 디바이스를 위한 컨덕터들을 제조하는 방법.
  4. 제3항에 있어서,
    상기 제1 세트의 비선택된 부재들 위에 제1 마스크 부분들을 형성하는 단계는,
    상기 제2 세트의 일부 부재들의 부분들을 덮기 위해 상기 제1 마스크 부분들의 스팬(span)을 연장시키는 단계
    를 포함한 것인 반도체 디바이스를 위한 컨덕터들을 제조하는 방법.
  5. 제1항에 있어서,
    상기 구조물을 형성하는 단계는,
    번갈아 배열된 제1 스페이서들, 제1 에칭 정지층(etch stop layer; ESL) 부분들, 및 제2 ESL 부분들을 갖는 제1 중간층을 형성하는 단계;
    상기 제1 스페이서들, 상기 제1 에칭 정지층 부분들, 및 상기 제2 ESL 부분들 중 대응하는 것들 상의 중심 위치들에서 제3 ESL 부분들을 형성하는 단계; 및
    상기 제1 스페이서들, 상기 제1 에칭 정지층 부분들, 및 상기 제2 ESL 부분들의 노출된 영역들 및 상기 노출된 영역들 아래에 놓인 도전층의 부분들을 제거하여 상기 캡핑된 제1 컨덕터들 및 상기 캡핑된 제2 컨덕터들 중 대응하는 컨덕터들을 초래시키는 단계
    를 포함한 것인 반도체 디바이스를 위한 컨덕터들을 제조하는 방법.
  6. 제5항에 있어서,
    상기 제1 중간층을 형성하는 단계는,
    번갈아 배열된 상기 제1 스페이서들, 상기 제1 에칭 정지층 부분들, 및 상기 제2 ESL 부분들을 기저부 상에 형성하는 단계
    를 포함하며,
    상기 기저부는,
    제2 방향에 평행하게 배열된 복수의 핀들
    을 포함하고,
    상기 제2 방향은 상기 제1 방향에 수직한 것인 반도체 디바이스를 위한 컨덕터들을 제조하는 방법.
  7. 반도체 디바이스를 위한 컨덕터들을 제조하는 방법에 있어서,
    제2 방향으로 배열된 평행 핀들을 포함한 기저부 상에 구조물을 형성하는 단계 - 상기 구조물은, 제1 방향으로 배열된 평행 드레인/소스 전극들, 및 상기 드레인/소스 전극들에 평행하게 배열되고 이와 번갈아 배열된 캡핑된 게이트 전극들을 포함하고, 상기 제1 방향은 상기 제2 방향에 직교하고, 상기 드레인/소스 전극들은 적어도 제1 세트와 제2 세트로 편성되고, 상기 제1 세트의 각각의 부재는 제1 에칭 감도를 갖는 제1 캡을 갖고, 상기 제2 세트의 각각의 부재는 제2 에칭 감도를 갖는 제2 캡을 갖고, 상기 제1 에칭 감도와 상기 제2 에칭 감도는 상이함 -;
    상기 드레인/소스 전극들의 제1 비캡핑된 부분들을 초래시키도록 상기 제1 세트의 부재들의 선택된 부분들로부터 상기 제1 캡을 제거하는 단계;
    상기 드레인/소스 전극들의 제2 비캡핑된 부분들을 초래시키도록 상기 제2 세트의 부재들의 선택된 부분들로부터 상기 제2 캡을 제거하는 단계; 및
    상기 구조물로부터 상기 드레인/소스 전극들의 상기 제1 비캡핑된 부분들 및 상기 제2 비캡핑된 부분들을 제거하는 단계
    를 포함하는 반도체 디바이스를 위한 컨덕터들을 제조하는 방법.
  8. 반도체 디바이스를 제조하기 위한 컨덕터들의 배열에 있어서,
    제2 방향으로 배열된 평행 트랜지스터 채널 구조물들을 포함하는 기저부;
    제1 방향에 평행하게 배열된 캡핑된 제1 컨덕터들 - 상기 제1 방향은 상기 제2 방향에 직교함 -; 및
    상기 캡핑된 제1 컨덕터들에 평행하게 배열되고 이들과 번갈아 배열된 캡핑된 제2 컨덕터들
    을 포함하고,
    상기 제2 컨덕터들 각각은 제3 에칭 감도(ES3)를 갖는 제3 캡을 갖고,
    상기 캡핑된 제1 컨덕터들은 적어도 제1 세트와 제2 세트로 편성되고;
    상기 제1 세트의 각각의 부재는 제1 에칭 감도(ES1)를 갖는 제1 캡을 갖고,
    상기 제2 세트의 각각의 부재는 제2 에칭 감도(ES2)를 갖는 제2 캡을 가지며;
    상기 제1 에칭 감도, 상기 제2 에칭 감도, 및 상기 제3 에칭 감도는 서로 상이한 것인 반도체 디바이스를 제조하기 위한 컨덕터들의 배열.
  9. 제8항에 있어서,
    상기 트랜지스터 채널 구조물들은 핀들이고,
    상기 제1 컨덕터들은 드레인/소스 전극들이고,
    상기 제2 컨덕터들은 게이트 전극들이고;
    상기 핀들 중 하나 이상의 핀의 대응하는 섹션들을 포함하는 주어진 영역에 대해, 상기 게이트 전극들 중 대응하는 게이트 전극과, 상기 드레인/소스 전극들 중 대응하는 드레인/소스 전극은 Fin-FET의 컴포넌트들을 나타낸 것인 반도체 디바이스를 제조하기 위한 컨덕터들의 배열.
  10. 제8항에 있어서,
    상기 ES1, 상기 ES2, 및 상기 ES3는,
    2*ES1 ≤ ES2 및 2*ES2 ≤ ES3;
    2*ES3 ≤ ES2 및 2*ES2 ≤ ES1;
    2*ES1 ≤ ES2 및 2*ES2 ≤ ES3;
    2*ES3 ≤ ES1 및 2*ES1 ≤ ES2; 또는
    2*ES2 ≤ ES3 및 2*ES3 ≤ ES1
    의 관계식들 중 하나에 따라 관계지어진 것인 반도체 디바이스를 제조하기 위한 컨덕터들의 배열.
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