DE102017119151A1 - Verfahren zur Herstellung von Leitern und Halbleiter-Bauelement mit Leitern - Google Patents

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Abstract

Es wird ein Verfahren zur Herstellung von Leitern für ein Halbleiter-Bauelement mit den folgenden Schritten zur Verfügung gestellt: Herstellen einer Struktur auf einem Trägermaterial; und Entfernen von ausgewählten Teilen von Elementen einer ersten Menge und von ausgewählten Teilen von Elementen einer zweiten Menge aus der Struktur. Die Struktur weist Folgendes auf: erste verkappte Leiter, die parallel zu einer ersten Richtung angeordnet sind; und zweite verkappte Leiter, die parallel zu den ersten verkappten Leitern angeordnet sind und mit diesen durchsetzt sind. Die ersten verkappten Leiter sind in mindestens eine erste und eine zweite Menge unterteilt. Jedes Element der ersten Menge hat eine erste Kappe mit einer ersten Ätzempfindlichkeit. Jedes Element der zweiten Menge hat eine zweite Kappe mit einer zweiten Ätzempfindlichkeit. Jeder der zweiten verkappten Leiter hat eine dritte Ätzempfindlichkeit. Die erste, die zweite und die dritte Ätzempfindlichkeit sind voneinander verschieden.

Description

  • Hintergrund der Erfindung
  • Bei der Herstellung von integrierten Schaltkreisen werden fotolithografische Verfahren verwendet. Wenn zwei Bauelemente auf einem Wafer zu dicht aneinander sind, kommt es durch die Verwendung von Licht beim Belichten eines Fotoresists zu einem optischen Proximity-Effekt. Der optische Proximity-Effekt wird durch Lichtbeugung und -interferenz zwischen eng aneinander liegenden Strukturelementen verursacht, sodass die Breiten von Linien in dem lithografischen Bild von anderen benachbarten Strukturelementen beeinträchtigt werden. Der Proximity-Effekt beeinträchtigt die Prozesssteuerung bei der Herstellung von Strukturelementen, z. B. Kontakten, wie etwa Gate-Elektroden und Source-/Drain-Elektroden.
  • Doppelstrukturierung ist eine Technologie, die für die Lithografie entwickelt wurde, um die Dichte von Strukturelementen zu erhöhen. Normalerweise wird die Lithografie zur Herstellung von Strukturelementen von integrierten Schaltkreisen auf Wafern verwendet, und sie umfasst das Aufbringen eines Fotoresists und das Definieren von Strukturen auf dem Fotoresist. Die Strukturen in dem strukturierten Fotoresist werden zunächst in einer lithografischen Maske definiert und werden durch die transparenten Teile oder die opaken Teile in der lithografischen Maske implementiert. Dann werden die Strukturen in dem Fotoresist auf die hergestellten Strukturelemente übertragen.
  • Mit der zunehmenden Verkleinerung von integrierten Schaltkreisen stellt der optische Proximity-Effekt ein wachsendes Problem dar. Wenn zwei getrennte Strukturelemente zu dicht nebeneinander angeordnet sind, könnten der Zwischenraum und/oder der Abstand zwischen den Strukturelementen über die Auflösungsgrenze der Lichtquelle hinausgehen. Bei der Doppelstrukturierung werden eng nebeneinander befindliche Strukturelemente in zwei Masken des gleichen Doppelstrukturierungs-Maskensatzes getrennt, wobei beide Masken zum Strukturieren der Schicht verwendet werden. In jeder der Doppelstrukturierungsmasken werden die Abstände zwischen Strukturelementen über den Abständen zwischen Strukturelementen in einer einzelnen Maske vergrößert, und dadurch wird die Auflösungsgrenze überwunden.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 ist ein Layout-Diagramm (nachstehend mit „Layout“ bezeichnet), das verschiedene Stufen bei der Herstellung von Leitern für ein Halbleiter-Bauelement gemäß mindestens einer Ausführungsform der vorliegenden Erfindung zusammenfasst.
    • 2 ist ein Ablaufdiagramm eines Verfahrens zur Herstellung von Leitern für ein Halbleiter-Bauelement gemäß mindestens einer Ausführungsform der vorliegenden Erfindung.
    • Die 3A bis 3J sind Draufsicht-Layout-Diagramme verschiedener Stufen bei der Herstellung von Leitern für ein Halbleiter-Bauelement gemäß mindestens einer Ausführungsform der vorliegenden Erfindung.
    • Die 4A bis 4Z sind Schnittansichten verschiedener Stufen bei der Herstellung von Leitern für das Halbleiter-Bauelement der 3A bis 3J gemäß mindestens einer Ausführungsform der vorliegenden Erfindung.
    • 5A ist ein Draufsicht-Layout-Diagramm von Leitern für ein Halbleiter-Bauelement gemäß mindestens einer Ausführungsform der vorliegenden Erfindung.
    • 5B ist ein Draufsicht-Layout-Diagramm von Leitern für ein Halbleiter-Bauelement gemäß mindestens einer Ausführungsform der vorliegenden Erfindung.
    • 5C ist ein Draufsicht-Layout-Diagramm von Leitern für ein Halbleiter-Bauelement gemäß mindestens einer Ausführungsform der vorliegenden Erfindung.
    • 6A ist ein Draufsicht-Layout-Diagramm eines Teils von Leitern (wie in 3I) für ein Halbleiter-Bauelement gemäß mindestens einer Ausführungsform der vorliegenden Erfindung.
    • 6B ist eine Schnittansicht von verschiedenen Stufen bei der Herstellung von Leitern für das Halbleiter-Bauelement von 6A gemäß mindestens einer Ausführungsform der vorliegenden Erfindung.
    • 7 ist ein Blockdiagramm eines Halbleiter-Bauelements gemäß mindestens einer Ausführungsform der vorliegenden Erfindung.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Elemente des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten, Werte, Schritte, Materialien, Anordnungen oder dergleichen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Es werden auch andere Komponenten, Werte, Schritte, Materialien, Anordnungen oder dergleichen in Betracht gezogen. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Die vorliegende Erfindung betrifft allgemein die Herstellung von Leitern für ein Halbleiter-Bauelement. Durch Verkappen von parallelen Leitern mit Kappen mit unterschiedlichen Ätzempfindlichkeiten können ausgewählte Teile von parallelen Leitern, die eng aneinander liegen, entfernt werden, (1) ohne Layout-Entwurfsregeln zu verletzen, die horizontale/Breiten-Mindestabstände zwischen getrennten Schnitten und vertikale/Höhen-Mindestabstände zwischen getrennten Schnitten verlangen, und (2) ohne zu den folgenden Schritten greifen zu müssen: (A) Einfügen von Dummy-Abständen/Leitern und (B) Erhöhen der Mindestanzahl von Schnitten (Ätzschritte).
  • 1 ist ein Layout-Diagramm (nachstehend mit „Layout“ bezeichnet), das verschiedene Stufen bei der Herstellung von Leitern für ein Halbleiter-Bauelement gemäß mindestens einer Ausführungsform der vorliegenden Erfindung zusammenfasst.
  • In 1 werden drei Layouts 102A, 102B und 102C zu einem Layout 108 vereinigt. Bei einigen Ausführungsformen sind die Layouts 102A bis 102C gleich. Bei einigen Ausführungsformen stellen die Layouts 102A bis 102C jeweils Strukturen, die dotierte Halbleiterstrukturen und Leiter umfassen, für eine Inverterschaltung dar. Bei anderen Ausführungsformen werden auch Strukturen (die Leiter umfassen) für andere HalbleiterBauelemente in Betracht gezogen.
  • Die Layouts 102A bis 102C weisen jeweils Folgendes auf: Alpha-Leiter 104A und 104B, z. B. Source-/Drain-Elektroden, die parallel zu einer ersten Richtung, z. B. der y-Achse (oder der vertikalen Richtung), angeordnet sind; parallele Beta-Leiter, z. B. Gate-Elektroden („Gates“) 106, die mit entsprechenden Alpha-Leitern 104A und 104B durchsetzt sind; und dotierte Halbleiterstrukturen 103A bis 103D, die parallel zu einer zweiten Richtung angeordnet sind, die senkrecht zu der ersten Richtung ist. Zum Beispiel ist die zweite Richtung parallel zur x-Achse (oder der horizontalen Richtung). Bei einigen Ausführungsformen bestehen die Alpha-Leiter 104A und 104B und die Beta-Leiter 106 aus dem gleichen Material. Bei einigen Ausführungsformen sind die dotierten Halbleiterstrukturen 103A bis 103D Transistor-Kanalstrukturen. Bei einigen Ausführungsformen sind die dotierten Halbleiterstrukturen 103A bis 103D Finnen. Bei einigen Ausführungsformen sind die Beta-Leiter 106 Gate-Elektroden. Bei einigen Ausführungsformen stellt für einen gegebenen Bereich, der Teile von einer oder mehreren Finnen 103A bis 103D umfasst, eine entsprechende von Gate-Elektroden 106 eine Komponente eines dreidimensionalen Transistors dar, der eine Finnen- oder Mehrfinnenstruktur hat (z. B. ein FinFET).
  • Obwohl es in 1 nicht dargestellt ist, haben die Alpha-Leiter 104A und 104B zunächst im Wesentlichen die gleiche Länge wie die Beta-Leiter 106, wobei die Formulierung „im Wesentlichen die gleiche“ im Zusammenhang mit Schwankungen zu verstehen ist, die aus Herstellungsprozesstoleranzen resultieren. Wenn sie einzeln hergestellt werden (in 1 nicht dargestellt) und um Verletzungen von Entwurfsregeln zu vermeiden, werden Teile der Alpha-Leiter 104A und 104B nacheinander unter Verwendung von zwei Schnitten (Ätzschritten) selektiv entfernt, um die Layouts 102A, 102B und 102C zu erhalten.
  • Wenn man versucht, die Layouts 102A bis 102C dadurch zu vereinen, dass man sie einfach überdeckt und dann Teile von sich überdeckenden Instanzen der Beta-Leiter 106 in der gleichen Weise selektiv entfernt, wie es für jedes der Layouts 102A bis 102C einzeln erfolgen könnte, werden die Layout-Entwurfsregeln verletzt. Insbesondere wenn man versucht, nur zwei Schnitte (Ätzschritte) zu verwenden, werden die horizontalen/Breiten-Mindestabstände zwischen getrennten Schnitten und/oder die vertikalen/Höhen-Mindestabstände zwischen getrennten Schnitten nicht eingehalten. Um Entwurfsregelverletzungen zu vermeiden, wurde bei einem früheren Ansatz versucht, die Layouts 102A bis 102C wie folgt zu vereinen: Einfügen eines Dummy-Abstands/-Leiters in der Form einer zusätzlichen Instanz eines Alpha-Leiters (z. B. aus dem gleichen Material wie die Alpha-Leiter 104A und 104B) zwischen die Beta-Leiter 106 an den Rändern, die an die Layouts 102A und 102B angrenzen, und zwischen die Beta-Leiter 106 an den Rändern, die an die Layouts 102B und 102C angrenzen; und Verwenden von drei Schnitten (Ätzschritten) statt zwei. Der frühere Ansatz ist jedoch ungünstig, da die Dummy-Abstände/-Leiter nicht in dem resultierenden Halbleiter-Bauelement verwendet werden können und ein zusätzlicher Schnitt (Ätzschritt) verwendet wird.
  • Durch Verkappen der Alpha-Leiter 104A und 104B und der Beta-Leiter 106 mit Kappen mit unterschiedlichen Ätzempfindlichkeiten können jedoch die Layouts 102A bis 102C unter Verwendung von zwei Schnitten (Ätzschritten) und ohne Einfügen von Dummy-Abständen/-Leitern zu einem Layout 108 vereint werden. Um die Layouts 102A bis 102C als solche zu vereinen, werden die Beta-Leiter 106 mit entsprechenden Kappen 109 bedeckt, die Alpha-Leiter 104A werden mit entsprechenden Kappen 110 bedeckt, und die Alpha-Leiter 104B werden mit entsprechenden Kappen 112 bedeckt. Da die Beta-Leiter 106 mit entsprechenden Kappen 109 in dem unteren Teil von 1 bedeckt sind, sind die Kappen 109 mit einer anderen Farbe und/oder einem anderen Füllmuster als die Beta-Leiter 106 in dem oberen Teil von 1 dargestellt. Da die Alpha-Leiter 104A mit entsprechenden Kappen 110 in dem unteren Teil von 1 bedeckt sind, sind die Kappen 110 mit einer anderen Farbe und/oder einem anderen Füllmuster als die Alpha-Leiter 104A in dem oberen Teil von 1 dargestellt. Da die Alpha-Leiter 104B mit entsprechenden Kappen 112 in dem unteren Teil von 1 bedeckt sind, sind die Kappen 112 mit einer anderen Farbe und/oder einem anderen Füllmuster als die Alpha-Leiter 104B in dem oberen Teil von 1 dargestellt.
  • Die Kappen 109 haben eine Ätzempfindlichkeit ES109, die Kappen 110 haben eine Ätzempfindlichkeit ES110, und die Kappen 112 haben eine Ätzempfindlichkeit ES112, wobei ES109 ≠ ES110, ES109 ≠ ES112 und ES110 ≠ ES112 sind. Insbesondere zeigt unter Einhaltung der Entwurfsregeln das Layout 108 horizontale/Breiten-Mindestabstände 118A bis 118C zwischen einem Schnitt A 114 und entsprechenden Instanzen 116A und 116B von Schnitten B. Bei dem Layout 108 wird auch eine Verletzung von horizontale/Breiten-Mindestabständen zwischen verschiedenen Schnitten für einen gegebenen horizontalen Bereich vermieden, da nur die eine Instanz 116A des Schnitts B statt mehrerer Schnitte verwendet wird und ebenso die Instanz 116A des Schnitts B statt mehrerer Schnitte verwendet wird.
  • 2 ist ein Ablaufdiagramm eines Verfahrens 200 zur Herstellung von Leitern für ein Halbleiter-Bauelement gemäß mindestens einer Ausführungsform der vorliegenden Erfindung. Weitere Schritte können vor, während und nach dem Verfahren 200 vorgesehen werden. Bei der Erörterung von 2 wird auf Strukturen in 1 Bezug genommen. Dieses Verfahren kann auch für andere Strukturen verwendet werden.
  • In 2 wird in einem Block 204 eine Struktur auf einem Trägermaterial hergestellt, wobei die Struktur Folgendes aufweist: Alpha-Leiter 104A (siehe auch z. B. 312A‘ bis 312D‘ und 314A bis 314E in 3A), die verkappt sind und parallel zu einer ersten Richtung angeordnet sind; und Alpha-Leiter 104B (siehe auch z. B. 310A bis 310V in 3A), die verkappt sind und parallel zu den verkappten Alpha-Leitern 104A angeordnet sind und mit diesen durchsetzt sind. Bei einigen Ausführungsformen umfasst das Trägermaterial Folgendes: ein Substrat; und eine Vielzahl von Halbleiterfinnen 103A bis 104D, die parallel zu einer zweiten Richtung angeordnet sind, die senkrecht zu der ersten Richtung ist. Bei einigen Ausführungsformen sind die Alpha-Leiter Source-/Drain-Elektroden („Kontakte“), und die Beta-Leiter sind Gate-Elektroden. Bei einigen Ausführungsformen ist in einer Draufsicht die zweite Richtung die x-Achse, und die erste Richtung ist die y-Achse.
  • Bei einigen Ausführungsformen wird die Vielzahl von verkappten Alpha-Leitern in mindestens eine erste Menge (z. B. 312A‘ bis 312D‘ in 3A) und eine zweite Menge (z. B. 314A bis 314E in 3A) unterteilt. Jedes Element der ersten Menge von verkappten Alpha-Leitern hat eine erste Kappe (z. B. 410B‘ bis 410E‘ in 4Q) mit einer ersten Ätzempfindlichkeit ES1. Jedes Element der zweiten Menge von verkappten Alpha-Leitern hat eine zweite Kappe (z. B. 408B‘, 408D‘, 408F‘ und 408H‘ in 4Q) mit einer zweiten Ätzempfindlichkeit ES2, wobei die zweite Ätzempfindlichkeit von der ersten Ätzempfindlichkeit verschieden ist, also ES1 * ES2. Jeder der verkappten Beta-Leiter hat eine dritte Kappe (406A‘ bis 406J‘ in 4Q) mit einer dritten Ätzempfindlichkeit ES3, wobei die dritte Ätzempfindlichkeit von der ersten und der zweiten Ätzempfindlichkeit verschieden ist, also ES3 ≠ ES1 und ES3 ≠ ES2. Von dem Block 204 geht der Ablauf zu einem Block 206 weiter.
  • In dem Block 206 werden ausgewählte Teile (z. B. die Kappen 410B‘, 410C‘ und 410E‘ in 4R, die zu Spalten 420A, 420B und 420C in 4S führen) von Elementen der ersten Menge und ausgewählte Teile (z. B. die Kappen 408D‘, 408F‘ und 408H‘ in 4T, die zu entsprechenden Spalten 422A, 422B und 422C in 4U führen) von Elementen der zweiten Menge aus der Struktur entfernt. Bei einigen Ausführungsformen werden die zu entfernenden Teile auf Grund der Kenntnisse über das Halbleiter-Bauelement, das gerade hergestellt wird, ausgewählt. Von dem Block 206 geht der Ablauf zu einem Block 208 weiter. Der Block 206 ist als Blöcke 210, 212 und 214 implementiert.
  • In dem Block 210 werden die zweiten Kappen von ausgewählten Teilen (z. B. die Kappen 408D‘, 408F‘ und 408H‘ in 4T, die zu den entsprechenden Spalten 422A, 422B und 422C in 4U führen) von Elementen der zweiten Menge entfernt, um zweite unverkappte Teile (z. B. 314B, 314C und 314D in 4U) von Alpha-Leitern herzustellen. Dadurch wird die zweite Menge so reduziert, dass sie nur noch nicht-ausgewählte Elemente enthält. Von dem Block 210 geht der Ablauf zu einem Block 212 weiter.
  • In dem Block 212 werden die ersten Kappen von ausgewählten Teilen (z. B. die Kappen 410B‘, 410C‘ und 410E‘ in 4R, die zu Spalten 420A, 420B und 420C in 4S führen) von Elementen der ersten Menge entfernt, um erste unverkappte Teile der Alpha-Leiter herzustellen. Dadurch wird die erste Menge so reduziert, dass sie nur noch nicht-ausgewählte Elemente enthält. Von dem Block 212 geht der Ablauf zu einem Block 214 weiter.
  • In dem Block 214 werden die ersten unverkappten Leiter (z. B. 312A‘, 312B‘ und 312D‘ in 4U) und die zweiten unverkappten Leiter (z. B. 314B, 314C und 314D in 4U), die den gewählten Elementen der ersten und der zweiten Menge entsprechen, in ihrer Höhe reduziert. Bei einigen Ausführungsformen bleiben dadurch Restleiter mit einer vernachlässigbaren Höhe bestehen. Bei einigen Ausführungsformen bleibt kein Rest der gewählten Elemente der ersten und der zweiten Menge übrig (die z. B. zu den Spalten 420A‘, 420B‘, 420C‘, 422A‘, 422B‘ und 422C‘ in 4V führen). Von dem Block 214 geht der Ablauf zu einem Block 208 weiter.
  • In dem Block 208 wird der restliche Teil des Halbleiter-Bauelements hergestellt. Bei einigen Ausführungsformen umfasst die Herstellung des restlichen Teils des Halbleiter-Bauelements das Herstellen von FinFETs. Bei einigen Ausführungsformen umfasst der Block 208 zumindest die Herstellung von Verbindungen mit entsprechenden Beta-Leitern und entsprechenden nicht-ausgewählten/verbleibenden Alpha-Leitern. Bei einigen Ausführungsformen ist das Halbleiter-Bauelement Bestandteil von Speicherzellen, wie etwa SRAM-Zellen (SRAM: statischer Direktzugriffsspeicher), MRAM-Zellen (MRAM: magnetoresistiver Direktzugriffsspeicher), CAM-Zellen (CAM: Speicher mit adressierbarem Inhalt) und dergleichen. Bei einigen Ausführungsformen ist das Halbleiter-Bauelement Bestandteil von Eingabe-/Ausgabe(E/A)-Bauelementen und dergleichen. Bei einigen Ausführungsformen ist das Halbleiter-Bauelement Bestandteil von Hochspannungs-Bauelementen und dergleichen.
  • Die 3A bis 3J sind Draufsicht-Layout-Diagramme verschiedener Stufen bei der Herstellung von Leitern für ein Halbleiter-Bauelement gemäß mindestens einer Ausführungsform der vorliegenden Erfindung.
  • Die 4A bis 4U sind Schnittansichten verschiedener Stufen bei der Herstellung von Leitern für das Halbleiter-Bauelement der 3A bis 3J gemäß mindestens einer Ausführungsform der vorliegenden Erfindung. Insbesondere entspricht 4Q 3A, 4R entspricht 3C, 4S entspricht 3E, 4T entspricht 3G, und 4U entspricht 3I. Daher werden die 4Q bis 4Z in Zusammenhang mit den 3A bis 3I erörtert. Die 4A bis 4S sind Schnittansichten verschiedener Stufen bei der Herstellung von Leitern, die bei einigen Ausführungsformen 4T vorangehen.
  • Bei einigen Ausführungsformen stellen die Layouts der 3A bis 3J und die Schnittansichten der 4A bis 4Z Strukturen, die Leiter umfassen, für ein Halbleiter-Bauelement dar, das eine negativ flankengesteuerte Taktverriegelungsschaltung umfasst. Bei anderen Ausführungsformen werden Strukturen (die Leiter umfassen) für andere HalbleiterBauelemente in Betracht gezogen.
  • In 3A weist ein Layout 300A Folgendes auf: rechteckige dotierte Halbleiterstrukturen 302 bis 308; rechteckige Leiterstrukturen 310A bis 310V; rechteckige Leiterstrukturen 312A bis 312J; und rechteckige Leiterstrukturen 314A bis 314K. Bei einigen Ausführungsformen sind Längsachsen der dotierten Halbleiterstrukturen 302 bis 308 parallel zu einer zweiten Richtung angeordnet, während Längsachsen der Leiter 310A bis 310V, 312A bis 312J und 314A bis 314K parallel zu einer ersten Richtung angeordnet sind. Bei einigen Ausführungsformen ist die zweite Richtung die x-Achse, die in den 3A bis 3J als Horizontale dargestellt ist, während die erste Richtung die y-Achse ist, die in den 3A bis 3J als Vertikale dargestellt ist.
  • Bei einigen Ausführungsformen sind die Leiter 312A bis 312J und 314A bis 314K mit den Leitern 310A bis 310V in der zweiten Richtung durchsetzt. Bei einigen Ausführungsformen befindet sich zwischen je zwei beliebigen gegebenen Instanzen der Leiter 310A bis 310V einer der Leiter 312A bis 312J oder einer der Leiter 314A bis 314K. Zum Beispiel ist in der x-Richtung der Leiter 314A zwischen den Leitern 310A und 310B angeordnet, der Leiter 312A ist zwischen den Leitern 310B und 310C angeordnet, der Leiter 314B ist zwischen den Leitern 310C und 310D angeordnet, der Leiter 312B ist zwischen den Leitern 310D und 310E angeordnet, ... der Leiter 312J ist zwischen den Leitern 310T und 310U angeordnet, und der Leiter 314K ist zwischen den Leitern 310U und 310V angeordnet. Bei einigen Ausführungsformen ist die Breite, in der x-Richtung, jedes der Leiter 310A bis 310V, 312A bis 312J und 314A bis 314K im Wesentlichen gleichgroß, wobei die Formulierung „im Wesentlichen gleichgroß“ in Zusammenhang mit Schwankungen zu verstehen ist, die aus Herstellungsprozesstoleranzen resultieren. Bei einigen Ausführungsformen ist die Länge, in der y-Richtung, jedes der Leiter 310A bis 310V, 312A bis 312J und 314A bis 314K im Wesentlichen gleichgroß, wobei die Formulierung „im Wesentlichen gleichgroß“ in Zusammenhang mit Schwankungen zu verstehen ist, die aus Herstellungsprozesstoleranzen resultieren.
  • Bei einigen Ausführungsformen sind die dotierten Halbleiterstrukturen 302 bis 308 Finnen, die Beispiele für Transistor-Kanalstrukturen sind. Bei einigen Ausführungsformen sind die dotierten Halbleiterstrukturen 302 bis 308 Finnen für die Verwendung in dreidimensionalen Transistoren, die eine Einfinnen- oder eine Mehrfinnenstruktur (z. B. FinFETs) haben. Bei einigen Ausführungsformen sind die Leiter 310A bis 310V Gate-Elektroden, und die Leiter 312A bis 312J und 314A bis 314K sind Source-/Drain-Elektroden („Kontakte“). Bei einigen Ausführungsformen bestehen die Gate-Elektroden 310A bis 310V aus Polysilizium.
  • Wie vorstehend dargelegt worden ist, entspricht 4Q 3A. Insbesondere entspricht eine Leiteranordnung 400Q in 4Q dem Layout 300A von 3A. Da 4A ein Querschnitt der Leiteranordnung 400Q ist, sind zusätzliche Strukturen in der Leiteranordnung 400Q von 4A in Bezug zu dem Layout 300A von 3A gezeigt.
  • In der Leiteranordnung 400Q sind Kappen 406A‘ bis 406J‘ auf entsprechenden Gates 310A bis 310J hergestellt, Kappen 408B‘, 408D‘, 408F‘, 408H‘ und 408J‘ sind auf entsprechenden Kontakten 314A bis 314E hergestellt, und Kappen 410B bis 410E‘ sind auf entsprechenden Kontakten 312A‘’ bis 312D‘ hergestellt. Außerdem füllen in der Leiteranordnung 400Q STI-Bereiche (STI: flache Grabenisolation) 418 Spalte, die an gestapelte Gate-Paare 310A bis 310J und entsprechende Kappen 406A‘ bis 406J‘ angrenzen, Spalte, die an gestapelte Kontaktpaare 314A bis 314E und entsprechende Kappen 408B‘, 408D‘, 408F‘, 408H‘ und 408J‘ angrenzen, und Spalte, die an gestapelte Kontaktpaare 312A‘ bis 312D‘ und entsprechende Kappen 410B‘ bis 410E‘ angrenzen. Zum Beispiel wird ein STI-Bereich 418 in dem Spalt zwischen einem Stapelpaar aus dem Gate 310B und der entsprechenden Kappe 406B‘ und einem Stapelpaar aus dem Kontakt 312A‘ und der entsprechenden Kappe 410B‘ hergestellt; ein weiterer STI-Bereich wird zwischen dem Stapelpaar aus dem Kontakt 312A‘ und der entsprechenden Kappe 410B‘ und einem Stapelpaar aus dem Gate 310C und der entsprechenden Kappe 406C‘ hergestellt; ein weiterer STI-Bereich wird zwischen dem Stapelpaar aus dem Gate 310C und der entsprechenden Kappe 406C‘ und einem Stapelpaar aus dem Kontakt 314B und der entsprechenden Kappe 408D‘ hergestellt; ein weiterer STI-Bereich 418 wird zwischen dem Stapelpaar aus dem Kontakt 314B und der entsprechenden Kappe 408D‘ und einem Stapelpaar aus dem Gate 310D und der entsprechenden Kappe 406D‘ hergestellt; und so weiter.
  • Bei einigen Ausführungsformen haben die Kappen 410B‘ bis 410E‘ eine erste Ätzempfindlichkeit ES410, die Kappen 408B‘ bis 408J‘ haben eine zweite Ätzempfindlichkeit ES408, und die Kappen 406A‘ bis 406J haben eine dritte Ätzempfindlichkeit ES406, wobei ES410, ES408 und ES406 voneinander verschieden sind. Bei einigen Ausführungsformen bestehen die Gates 310A bis 310J aus Polysilizium, das eine Ätzempfindlichkeit ES(poly) hat, die jeweils von ES410, ES408 und ES406 verschieden ist.
  • In 3B sind Instanzen 354A bis 354H eines ersten Schnitts (Schnitt A) als auf das Layout 300A aufgelegt gezeigt, sodass ein Layout 300B entsteht. Bei einigen Ausführungsformen ist ein Schnitt keine physische Struktur, sondern das Ergebnis der Behandlung von Material, das durch eine Öffnung in einer Hartmaske freigelegt worden ist, mit einem Ätzmittel. 3C zeigt die Instanzen 354A bis 354H des Schnitts A in Zusammenhang mit einer Hartmaske 355, d. h., sie zeigt die Instanzen 354A bis 354H des Schnitts A als Öffnungen in der Hartmaske 355.
  • Wie vorstehend dargelegt worden ist, entspricht 4R 3C. Insbesondere entspricht eine Leiteranordnung 400R von 4R einem Layout 300C von 3C.
  • In 4R bedeckt ein Teil 355A der Hartmaske 355 (ein Maskenteil 355A) die Kappen 406A‘ und 408B‘ und entsprechende STI-Bereiche 418. Ein Teil 355B der Hartmaske 355 (ein Maskenteil 355B) bedeckt die Kappe 410D‘. Auf Grund der fotolithografischen Auflösungsgrenzen wird der Teil 355B der Hartmaske 355 über die Kappe 410D‘ hinaus verlängert, um auch die Kappen 408F‘, 406F‘, 406G‘ und 408H‘ und entsprechende STI-Bereiche 418 zu bedecken. Außerdem bedeckt ein Teil 355C einer Hartmaske 355 (ein Maskenteil 355C) die Kappen 408J‘ und 406J‘ und entsprechende STI-Bereiche 418. Der Schnitt / die Öffnung 345A legt die Kappen 410B‘ und 410C‘ frei. Gleichermaßen wird wegen der fotolithografischen Auflösungsgrenzen der Schnitt / die Öffnung 354A über die Kappen 410B‘ und 410C‘ hinaus verlängert, um auch die Kappen 406B‘, 406C‘, 408D‘, 406D‘ und 406E‘ freizulegen, und entsprechende STI-Bereiche 418 werden durch den Schnitt / die Öffnung 354A freigelegt. Ein Schnitt / eine Öffnung 345B legt die Kappe 410E‘ frei. Gleichermaßen wird wegen der fotolithografischen Auflösungsgrenzen der Schnitt / die Öffnung 354B über die Kappe 410E‘ hinaus verlängert, um auch die Kappen 406H‘ und 406I‘ und entsprechende STI-Bereiche 418 freizulegen.
  • 3D zeigt, dass die Instanzen 354A bis 354H des Schnitts A Teile von Kontakten 312A bis 312J selektiv entfernen, sodass ein Layout 300D entsteht, das Kontakte 312A‘, 312A"’, 314A, 312D‘, 312E‘, 312E“, 312F‘, 312F"’, 312G‘, 312G“, 312H‘, 312I‘ und 312J‘ umfasst. Bei 4R ist das Ätzmittel, das während des Schnitts A aufgebracht wird, für die Ätzempfindlichkeit der Kappen 410B‘ bis 410E‘, nämlich ES410, geeignet (oder es ist für diese selektiv). Obwohl die Kappen 406B‘ bis 406E‘ auf den Gates 310B bis 310E und die Kappe 408D‘ auf dem Kontakt 314B durch die Instanz 354A des Schnitts A dem für ES410 geeigneten Ätzmittel ausgesetzt werden, bleiben sie wegen ihrer entsprechenden anderen Ätzempfindlichkeiten ES406 und ES408 im Wesentlichen unbeeinflusst. Hier wird die Terminologie, die in der Wissenschaft der Immunologie verwendet wird, zum Beschreiben von 3D verwendet, sodass im Effekt die Kappen 406B‘ bis 406E‘ und 408D‘ als Kappen beschrieben werden können, die die entsprechenden Gates 310B bis 310E und den Kontakt 314B gegen schädliche Einflüsse des für ES410 geeigneten Ätzmittels „immunisieren“. In 3D sind Bereiche in der Instanz 354A des Schnitts A, in denen die Kappen 406B‘ bis 406E‘ und die Kappe 408D‘ eine „Immunisierung“ gegen das ES410-geeignete Ätzmittel ermöglichen, durch entsprechende Immunisierungsbereiche 356A bis 356E dargestellt. Und obwohl die Kappen 406H‘ bis 406I‘ auf den Gates 310H bis 310I durch die Instanz 354B des Schnitts A dem ES410-geeigneten Ätzmittel ausgesetzt werden, bleiben sie wegen ihrer entsprechenden anderen Ätzempfindlichkeit ES406 im Wesentlichen unbeeinflusst. In ähnlicher Weise immunisieren die Kappen 406H‘ bis 406I‘ im Effekt entsprechende Gates 310H bis 310I gegen die schädlichen Einflüsse des ES410-geeigneten Ätzmittels. In 3D sind Bereiche in der Instanz 354B des Schnitts A, in denen die Kappen 406H‘ bis 406I‘ eine „Immunisierung“ gegen das ES410-geeignete Ätzmittel ermöglichen, durch entsprechende Immunisierungsbereiche 358A und 358B dargestellt. Außerdem sind Immunisierungsbereiche 360A bis 360H in der Instanz 354C des Schnitts A dargestellt, Immunisierungsbereiche 362A und 362B sind in der Instanz 354D des Schnitts A dargestellt, Immunisierungsbereiche 366A bis 366H sind in der Instanz 354F des Schnitts A dargestellt, Immunisierungsbereiche 368A und 368B sind in der Instanz 354G des Schnitts A dargestellt, und Immunisierungsbereiche 369A bis 366T sind in der Instanz 354H des Schnitts A dargestellt.
  • In ähnlicher Weise sind in 3D Immunisierungsbereiche 360A bis 360H für die Instanz 354C des Schnitts A dargestellt. Immunisierungsbereiche 362A und 362B sind für die Instanz 354D des Schnitts A dargestellt. Immunisierungsbereiche 364A bis 364C sind für die Instanz 354E des Schnitts A dargestellt. Immunisierungsbereiche 366A bis 366H sind für die Instanz 354F des Schnitts A dargestellt. Immunisierungsbereiche 368A und 368B sind für die Instanz 354G des Schnitts A dargestellt, und Immunisierungsbereiche 369A bis 369T sind für die Instanz 354H des Schnitts A dargestellt.
  • 3E ist ein Layout 300E, das eine vereinfachte Variante des Layouts 300D von 3D ist und in dem sich die resultierenden Kontakte 312A‘, 312A“, 314A, 312C, 312D‘, 312E‘, 312E“, 312F‘, 312F“, 312G‘, 312G“, 312H‘, 312I‘ und 312J‘ einfacher erkennen lassen. Wie vorstehend dargelegt worden ist entspricht 4S 3E. Insbesondere entspricht eine Leiteranordnung 400S von 4S dem Layout 300E von 3E. In 4S hat das ES410-geeignete Ätzmittel die Kappen 410B, 410C‘ und 410E‘ entfernt, sodass entsprechende Spalte 420A bis 420C entstehen, die die Kontakte 312A‘, 312B‘ und 312D‘ freilegen.
  • In 3F werden Instanzen 370A bis 370G eines zweiten Schnitts (Schnitt B) auf das Layout 300E von 3E aufgelegt, sodass ein Layout 300F entsteht. 3G ist ein Layout 300G, das Instanzen 370A bis 370G des Schnitts B von 3F, jedoch in Zusammenhang mit einer Hartmaske 371 zeigt, d.h., sie zeigt Instanzen 370 Abis 370G des Schnitts B als Öffnungen in der Hartmaske 371.
  • Wie vorstehend dargelegt worden ist, entspricht 4T 3F. Insbesondere entspricht eine Leiteranordnung 400T von 4T dem Layout 300F von 3F.
  • In 4T bedeckt ein Teil 371A der Hartmaske 371 die Kappe 408B‘. Wegen der lithografischen Auflösungsgrenzen wird der Teil 371A der Hartmaske 371 über die Kappe 408B‘ hinaus verlängert, um auch die Kappen 406A‘ bis 406B‘ und entsprechende STI-Bereiche 418 zu bedecken. Ein Teil 371B der Hartmaske 371 bedeckt die Kappe 408J‘. In ähnlicher Weise wird wegen der fotolithografischen Auflösungsgrenzen der Teil 371B der Hartmaske 371 über die Kappe 408J‘ hinaus verlängert, um auch die Kappen 406I‘ und 406J‘ und entsprechende STI-Bereiche 418 zu bedecken. Ein Schnitt / eine Öffnung 370A legt die Kappen 408D‘, 408F‘ und 408H‘ frei. In ähnlicher Weise wird wegen der fotolithografischen Auflösungsgrenzen der Schnitt / die Öffnung 370 über die Kappen 408D‘, 408F‘ und 408H‘ hinaus verlängert, um auch die Kappen 406C‘ bis 406H‘ und 410D‘ und entsprechende STI-Bereiche 418 freizulegen.
  • 3H ist ein Layout 300H, das zeigt, dass die Instanzen 370A bis 37oG des Schnitts B Teile der Kontakte 314A bis 314K selektiv entfernen, sodass Kontakte 314A‘, 314A"’, 314B‘, 314B“, 314C‘, 314C“, 314D‘, 314E‘, 314E“, 314F‘, 314G‘, 314G“, 314H‘, 314H"’, 314I‘, 314I“, 314J‘, 314J“, 314K‘ und 314K“ entstehen. Bei 4T ist das Ätzmittel, das während des Schnitts B aufgebracht wird, für die Ätzempfindlichkeit der Kappen 408D‘, 408F‘ und 408H‘ geeignet, nämlich ES408. Obwohl die Kappen 406C‘ bis 406H‘ auf den Gates 310C bis 310H und die Kappe 410D‘ auf dem Kontakt 312C‘ durch die Instanz 370A des Schnitts B dem ES408-geeigneten Ätzmittel ausgesetzt werden, bleiben sie wegen ihrer entsprechenden anderen Ätzempfindlichkeiten ES406 und ES(poly) im Wesentlichen unbeeinflusst. Im Effekt können die Kappen 406C‘ bis 406H‘ und die Kappe 410D‘ als Kappen bezeichnet werden, die entsprechende Gates 310C bis 310H und den Kontakt 312C‘ gegen schädliche Einflüsse des ES408-geeigneten Ätzmittels „immunisieren“. In 3H sind Bereiche in der Instanz 370A des Schnitts B, in denen die Kappen 406C‘ bis 406H‘ und die Kappe 410D‘ eine „Immunisierung“ gegen das ES408-geeignete Ätzmittel ermöglichen, durch entsprechende Immunisierungsbereiche 372A bis 372G dargestellt. Darüber hinaus sind Immunisierungsbereiche 374A bis 374H in der Instanz 370B des Schnitts B dargestellt, Immunisierungsbereiche 376A bis 376G sind in der Instanz 370C des Schnitts B dargestellt, Immunisierungsbereiche 378A und 378B sind in der Instanz 370D des Schnitts D dargestellt, Immunisierungsbereiche 380A bis 380M sind in der Instanz 370E des Schnitts B dargestellt, Immunisierungsbereiche 382A bis 382I sind in der Instanz 370F des Schnitts B dargestellt, und Immunisierungsbereiche 384A und 384B sind in der Instanz 37oG des Schnitts B dargestellt.
  • In ähnlicher Weise sind in 3H Immunisierungsbereiche 374A bis 374H für die Instanz 370B des Schnitts B dargestellt. Immunisierungsbereiche 376A bis 376G sind für die Instanz 370C des Schnitts B dargestellt. Immunisierungsbereiche 378A und 378B sind für die Instanz 370D des Schnitts B dargestellt. Immunisierungsbereiche 380A bis 380M sind für die Instanz 370E des Schnitts B dargestellt. Immunisierungsbereiche 382A bis 382I sind for die Instanz 370F des Schnitts B dargestellt, und Immunisierungsbereiche 384A und 384B sind für die Instanz 37oG des Schnitts B dargestellt.
  • 3I ist ein Layout 300I, das eine vereinfachte Variante des Layouts 300H von 3H ist und in dem sich die resultierenden Kontakte 314A‘, 314A“, 314B‘, 314B“, 314C‘, 314C“, 314D‘, 314E‘, 314E“, 314F‘, 314G‘, 314G“, 314H‘, 314H“, 314I‘, 314I“, 314J‘, 314J“, 314K‘ und 314K“ einfacher erkennen lassen. Wie vorstehend dargelegt worden ist, entspricht 4U 3I. Insbesondere entspricht eine Leiteranordnung 400U von 4U dem Layout 300I von of 3I. In 4U hat das ES408-geeignete Ätzmittel die Kappen 408D‘, 408F‘ und 408H‘ entfernt, sodass entsprechende Spalte 422A bis 422C entstehen, die die Kontakte 314B, 314C und 314D freilegen.
  • 3J ist ein Layout 300J, das eine Kombination der 3B und 3F, jedoch ohne die Nummerierung der Strukturen ist, die in den 3B und 3F zu finden ist. An sich zeigt 3J die Instanzen Schnitt A (siehe 3B) sowie Schnitt B (siehe 3F), der auf das Layout 300A aufgelegt ist, und sie zeigt dadurch, wo sich entsprechende Instanzen des Schnitts A und des Schnitts B überdecken.
  • In 4V wird ein Ätzmittel, das für die Ätzempfindlichkeit ES(poly) geeignet ist, auf die Leiteranordnung 400U aufgebracht, und es entfernt die freigelegten Kontakte 312A, 312B, 312C, 312D, 314B, 314C und 314D, sodass eine Leiteranordnung 400V entsteht, die Spalte 420A‘ bis 420C‘ und 422A‘ bis 422C‘ über entsprechenden freigelegten Teilen der Finne 308 hat. Obwohl die Kappen 406A‘ bis 406J‘ auf den Gates 310A bis 310J, die Kappen 408B‘ und 408J‘ auf den entsprechenden Kontakten 314A und 314E, die Kappe 410D‘ auf dem Kontakt 312C‘ und die Finne 308 dem ES(poly)-geeigneten Ätzmittel ausgesetzt worden sind, bleiben sie wegen ihrer entsprechenden anderen Ätzempfindlichkeiten ES406, ES408, ES410 und ES308 im Wesentlichen unbeeinflusst.
  • In 4W werden STI-Bereiche 418 aus der Leiteranordnung 400V entfernt, sodass eine Leiteranordnung 400W entsteht, die Spalte 424A bis 424N hat. Bei einigen Ausführungsformen werden die STI-Bereiche 418 durch Nasstauchen entfernt. Bei einigen Ausführungsformen ist das Tauchbad eine verdünnte Lösung von Fluorwasserstoff(HF)-Säure. Bei einigen Ausführungsformen werden die STI-Bereiche 418 durch Trockenätzung entfernt. Obwohl die Kappen 406A‘ bis 406J‘ auf den Gates 310A bis 310J, die Kappen 408B‘ und 408J‘ auf den entsprechenden Kontakten 314A und 314E, die Kappe 410D‘ auf dem Kontakt 312C‘ und die Finne 308 dem ES(STI)-geeigneten Ätzmittel ausgesetzt worden sind, bleiben sie wegen ihrer entsprechenden anderen Ätzempfindlichkeiten ES406, ES408, ES410 und ES308 im Wesentlichen unbeeinflusst.
  • In 4X wird die Kappe 410D aus der Leiteranordnung 400W entfernt, sodass eine Leiteranordnung 400X entsteht, die einen Spalt 426 hat. Im Effekt stellt der Spalt 426 eine Verlängerung und Kombination der Spalte 424H und 424I dar. Obwohl die Kappen 406A‘ bis 406J‘ auf den Gates 310A bis 310J, die Kappen 408B‘ und 408J‘ auf den entsprechenden Kontakten 314A und 314E und die Finne 308 dem ES410-geeigneten Ätzmittel ausgesetzt worden sind, bleiben sie wegen ihrer entsprechenden anderen Ätzempfindlichkeiten ES406, ES408, ES410 und ES308 im Wesentlichen unbeeinflusst.
  • In 4Y werden die Spalte 408B‘ und 408J‘ aus der Leiteranordnung 400X entfernt, sodass eine Leiteranordnung 400Y entsteht, die Spalte 428A und 428B hat. Im Effekt stellt der Spalt 428A eine Verlängerung und Kombination der Spalte 424B und 424C dar, während der Spalt 428B eine Verlängerung und Kombination der Spalte 424L und 424M darstellt. Obwohl die Kappen 406A‘ bis 406J‘ auf den Gates 310A bis 310J und die Finne 308 dem ES408-geeigneten Ätzmittel ausgesetzt worden sind, bleiben sie wegen ihrer entsprechenden anderen Ätzempfindlichkeiten ES406 und ES408 im Wesentlichen unbeeinflusst.
  • In 4Z werden die Kappen 406A‘ bis 406J‘ aus der Leiteranordnung 400Y entfernt, sodass eine Leiteranordnung 400Z entsteht, die Spalte 430A bis 430N hat. Obwohl die Finne 308 dem ES406-geeigneten Ätzmittel ausgesetzt worden ist, bleibt sie wegen ihrer entsprechenden anderen Ätzempfindlichkeit ES408 im Wesentlichen unbeeinflusst.
  • In 4A werden erste Dorn-Elemente 404A bis 404H in ausgewählten Bereichen auf einer Schicht 402 angeordnet, die auf einem Trägermaterial angeordnet ist, das die Finnen 308 umfasst, die auf einem Substrat angeordnet sind. Andere Teile als die Finnen 308 des Trägermaterials sind in den 4A bis 4Z nicht dargestellt. Schließlich werden Reste der Schicht 402 zu den Gates 310A bis 310J, den Kontakten 314A bis 314E und den Kontakten 312A‘ bis 312D‘ von 4Q.
  • Bei einigen Ausführungsformen besteht die Schicht 402 aus Polysilizium. Bei einigen Ausführungsformen ist die Finne 308 ein dotiertes Halbleitermaterial. Bei einigen Ausführungsformen ist das Substrat Silizium, z. B. ein Siliziumwafer. Bei einigen Ausführungsformen ist das Substrat amorphes Silizium (a-Si). Das Substrat kann mit verschiedenen Verfahren hergestellt werden. Bei einigen Ausführungsformen wird eine dielektrische Schicht (nicht dargestellt) zwischen der Schicht 402 und der Finne 308 hergestellt. Schließlich werden Reste dieser dielektrischen Schicht zu Gate-Isolatoren, die unter den Gates 310A bis 310J zurückbleiben. Der einfachen Darstellung halber sind diese dielektrische Schicht (und ihre Reste) nicht dargestellt.
  • Bei einigen Ausführungsformen werden die ersten Dorn-Elemente 404A bis 404H in einer Schicht aus einem negativen oder positiven Fotoresistmaterial unter Verwendung eines fotolithografischen Verfahrens hergestellt, sodass eine Anordnung 400A entsteht. Bei einigen Ausführungsformen werden die ersten Dorn-Elemente 404A bis 404H dadurch hergestellt, dass eine negative Fotoresistschicht durch Schleuderbeschichtung über dem Trägermaterial, das die Finne 308 umfasst, hergestellt wird; die Fotoresistschicht vorgehärtet wird; und die Fotoresistschicht unter Verwendung einer Maske belichtet wird [z. B. mit einem tiefen Ultraviolettlicht (DUV-Licht)]. Dann wird die belichtete Fotoresistschicht einer Härtung nach der Belichtung (post-exposure baking; PEB), einer Entwicklung und einer Nachhärtung unterzogen, wodurch unbelichtete Teile der Fotoresistschicht entfernt werden und belichtete Teile der Fotoresistschicht auf dem Trägermaterial zurückbleiben, das die Finnen 308 als die ersten Dorn-Elemente 404A bis 404H umfasst. Bei einigen Ausführungsformen werden die ersten Dorn-Elemente 404A bis 404H aus unbelichteten Teilen einer positiven Resistmaterialschicht mit einem ähnlichen fotolithografischen Verfahren hergestellt. Bei einigen Ausführungsformen werden die ersten Dorn-Elemente 404A bis 404H in einer Bezugsrichtung, die parallel zu einer Ebene des Trägermaterials ist, z. B. in einer horizontalen Richtung, die parallel zur x-Achse ist, gleichmäßig verteilt. Dann wird die strukturierte Fotoresistschicht mit einem geeigneten Verfahren entfernt, wie etwa Nass-Strippen oder Ablösung durch Plasma-Einwirkung. Bei einigen Ausführungsformen umfasst das Ätzverfahren die Verwendung einer Trocken- (oder Plasma-)Ätzung, um die eine oder die mehreren dielektrischen Schichten in den Öffnungen der strukturierten Fotoresistschicht zu entfernen.
  • In 4B werden auf freigelegten Bereichen der Schicht 402 erste Abstandshalter 406A bis 406J auf dem Trägermaterial mit der Finne 308 hergestellt, sodass eine Anordnung 400B entsteht.
  • Die ersten Abstandshalter 406A bis 406J grenzen an Seitenwände der ersten Dorn-Elemente 404A bis 404H an. Die ersten Abstandshalter 406A bis 406J weisen ein oder mehrere Materialien auf, die von dem Material verschieden sind, aus dem die ersten Dorn-Elemente 404A bis 404H bestehen. Die ersten Abstandshalter 406A bis 406J haben eine Ätzempfindlichkeit ES406. Bei einigen Ausführungsformen weisen die ersten Abstandshalter 406A bis 406J ein dielektrisches Material auf, wie etwa Titannidrid, Siliziumnitrid, Titanoxid oder ein anderes geeignetes Material. Bei einigen Ausführungsformen sind andere Materialien, die für die ersten Abstandshalter 406A bis 406J geeignet sind, unter anderem Polysilizium, SiO2, Si3N4, SiON, TEOS, stickstoffhaltige Oxide, Nitridoxid, High-k-Materialien (k > 5) oder Kombinationen davon. Bei einigen Ausführungsformen werden die ersten Abstandshalter 406A bis 406J mit verschiedenen Prozessen hergestellt, wie etwa einem Abscheidungsprozess und einem Ätzprozess. Bei einigen Ausführungsformen umfasst der Abscheidungsprozess chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD) oder einen anderen geeigneten Prozess. Bei einigen Ausführungsformen werden die ersten Abstandshalter 406A bis 406J durch CVD unter Verwendung von Chemikalien wie Hexachlordisilan (HCD oder Si2Cl6), Dichlorsilan (DCS oder SiH2Cl2), Bis(t-butylamino)silan (BTBAS oder C8H22N2Si) und/oder Disilan (DS oder Si2H6) hergestellt. Bei einigen Ausführungsformen bestehen die ersten Abstandshalter 406A bis 406J aus Siliziumoxid, das durch thermische Oxidation hergestellt wird. Bei einigen Ausführungsformen bestehen die ersten Abstandshalter 406A bis 406J aus SiN, das durch chemische Aufdampfung (CVD) hergestellt wird.
  • In 4C werden die ersten Dorn-Elemente 404A bis 404H entfernt, sodass Bereiche auf der Schicht 402 freigelegt werden und eine Anordnung 400C entsteht.
  • Bei einigen Ausführungsformen werden die ersten Dorn-Elemente 404A bis 404H mit einem Ätzverfahren entfernt, das so angepasst ist, dass zwar das Material, aus dem die ersten Dorn-Elemente 404A bis 404H bestehen, entfernt wird, aber weder die ersten Abstandshalter 406A bis 406J noch die Schicht 402 entfernt werden. Bei einigen Ausführungsformen ist das Ätzverfahren eine Nassätzung, eine Trockenätzung oder eine Kombination davon. Die ersten Abstandshalter 406A bis 406J werden bei nachfolgenden Ätzprozessen als Hartmasken verwendet.
  • In 4D wird eine Schicht 408A aus einem Ätzstoppmaterial auf den ersten Abstandshaltern 406A bis 406J und auf den freigelegten Bereichen der Schicht 402 abgeschieden, sodass eine Anordnung 400D entsteht.
  • Bei einigen Ausführungsformen wird die Schicht 408A aus Siliziumnitrid z. B. durch chemische Aufdampfung bei Tiefdruck (LPCVD) hergestellt. Bei einigen Ausführungsformen wird die Schicht 408A durch thermische Nitrierung von Silizium, Plasma-unterstützte chemische Aufdampfung (PECVD), anodische Plasmanitrierung oder ein anderes geeignetes Verfahren hergestellt. Bei einigen Ausführungsformen umfasst die Schicht 408A mehrere Materialschichten, um eine Bearbeitungsflexibilität zu erzielen. Bei einigen Ausführungsformen umfasst die Schicht 408A Folgendes: eine erste Oxidschicht, die auf den ersten Abstandshaltern 406A bis 406J und den freigelegten Bereichen der Schicht 402 abgeschieden ist; eine Siliziumnitridschicht, die auf der ersten Oxidschicht abgeschieden ist; und eine zweite Siliziumoxidschicht, die auf der Siliziumnitridschicht abgeschieden ist. Bei einigen Ausführungsformen werden die eine oder die mehreren Schichten, die die Schicht 408A umfassen, durch thermische Oxidation, chemische Aufdampfung (CVD), Plasma-unterstützte chemische Aufdampfung (PECVD) und/oder Atomlagenabscheidung (ALD) hergestellt.
  • In 4E wird ein Teil der Schicht 408A entfernt, sodass ESL-Teile (ESL: Ätzstoppschicht) 408B bis 408J auf der Schicht 402 zurückbleiben und eine Anordnung 400E entsteht.
  • Die ESL-Teile 408B bis 408J grenzen an Seitenwände von entsprechenden ersten Abstandshaltern 406 Abis 406J an. Die ESL-Teile 408B bis 408J haben eine Ätzempfindlichkeit ES408, die von der Ätzempfindlichkeit ES406 verschieden ist. Bei einigen Ausführungsformen wird der Teil der Schicht 408A durch chemisch-mechanische Polierung (CMP) entfernt. Bei einigen Ausführungsformen entsteht durch die CMP eine annähernd planare Oberfläche. Bei einigen Ausführungsformen sind in der Bezugsrichtung die Breiten der ersten Abstandshalter 406A bis 406J und der ESL-Teile 408B bis 408J gleichgroß, wobei die Formulierung „gleichgroß“ in Zusammenhang mit Schwankungen zu verstehen ist, die durch Herstellungsprozesstoleranzen entstehen. Die ESL-Teile 408B bis 408J werden als Hartmasken bei nachfolgenden Ätzprozessen verwendet.
  • In 4F werden zweite Dorn-Elemente 410A bis 410E auf Bereichen der ersten Abstandshalter 406A bis 406J und der ESL-Teile 408B bis 408J hergestellt, sodass eine Anordnung 400F entsteht. In der Anordnung 400F werden einige Bereiche der ersten Abstandshalter 406A bis 406J und der ESL-Teile 408B bis 408J freigelegt gelassen.
  • Bei einigen Ausführungsformen sind die zweiten Dorn-Elemente 410A bis 410E über entsprechenden abwechselnden ESL-Teilen 408B bis 408J zentriert, sodass sich jede Instanz der zweiten Dorn-Elemente 410A bis 410E ungefähr halb über entsprechende benachbarte Instanzen der ersten Abstandshalter 406A bis 406J hinweg erstreckt. In 4F werden die ESL-Teile 408C, 408E, 408G und 408I von den zweiten Dorn-Elementen 410A bis 410E unbedeckt gelassen. Bei einigen Ausführungsformen werden die zweiten Dorn-Elemente 410A bis 410E in einer ähnlichen Weise wie die ersten Dorn-Elemente 404A bis 404H hergestellt.
  • In 4G werden die ESL-Teile 408C, 408E, 408G und 408I entfernt, sodass eine Anordnung 400G entsteht. In der Anordnung 400G werden Bereiche der Schicht 402 freigelegt.
  • Bei einigen Ausführungsformen werden die ESL-Teile 408C, 408E, 408G und 408I mit einem Ätzverfahren entfernt, das so angepasst ist, dass zwar das Material, aus dem die ESL-Teile 408C, 408E, 408G und 408I bestehen, aber weder die ersten Abstandshalter 406A bis 406J noch die Schicht 402 entfernt werden. Bei einigen Ausführungsformen ist das Ätzverfahren eine Nassätzung, eine Trockenätzung oder eine Kombination davon.
  • In 4H werden die zweiten Dorn-Elemente 410A bis 410E entfernt, sodass die ersten Abstandshalter 406A bis 406J und die ESL-Teile 408B, 408D, 408F, 408H und 408J freigelegt gelassen werden und eine Anordnung 400H entsteht.
  • Bei einigen Ausführungsformen werden die zweiten Dorn-Elemente 410A bis 410E mit einem Ätzverfahren entfernt, das so angepasst ist, dass zwar das Material, aus dem die zweiten Dorn-Elemente 410A bis 410E bestehen, entfernt wird, aber weder die ersten Abstandshalter 406A bis 406J noch die ESL-Teile 408B, 408D, 408F, 408H und 408J noch die Schicht 402 entfernt werden. Bei einigen Ausführungsformen ist das Ätzverfahren eine Nassätzung, eine Trockenätzung oder eine Kombination davon.
  • In 4I wird eine Schicht 410A aus einem anderen Ätzstoppmaterial auf den ersten Abstandshaltern 406A bis 406J, den ESL-Teilen 408B, 408D, 408F, 408H und 408J und den freigelegten Bereichen der Schicht 402 abgeschieden, sodass eine Anordnung 400I entsteht.
  • Die Schicht 410A besteht aus einem anderen Ätzstoppmaterial als die ESL-Teile 408B, 408D, 408F, 408H und 408J. Bei einigen Ausführungsformen wird die Schicht 410A aus Siliziumnitrid z. B. durch chemische Aufdampfung bei Tiefdruck (LPCVD) hergestellt. Bei einigen Ausführungsformen wird die Schicht 410A durch thermische Nitrierung von Silizium, Plasma-unterstützte chemische Aufdampfung (PECVD), anodische Plasmanitrierung oder ein anderes geeignetes Verfahren hergestellt. Bei einigen Ausführungsformen umfasst die Schicht 410A mehrere Materialschichten, um eine Bearbeitungsflexibilität zu erzielen. Bei einigen Ausführungsformen umfasst die Schicht 410A Folgendes: eine erste Oxidschicht, die auf den ersten Abstandshaltern 406A bis 406J, den ESL-Teilen 408B, 408D, 408F, 408H und 408J und den freigelegten Bereichen der Schicht 402 abgeschieden ist; eine Siliziumnitridschicht, die auf der ersten Oxidschicht abgeschieden ist; und eine zweite Siliziumoxidschicht, die auf der Siliziumnitridschicht abgeschieden ist. Bei einigen Ausführungsformen werden die eine oder die mehreren Schichten, die die Schicht 410A umfassen, durch thermische Oxidation, chemische Aufdampfung (CVD), Plasma-unterstützte chemische Aufdampfung (PECVD) und/oder Atomlagenabscheidung (ALD) hergestellt.
  • In 4J wird ein Teil der Schicht 410A entfernt, sodass die ESL-Teile 410B, 410C, 410D und 410E auf der Schicht 402 zurückbleiben und eine Anordnung 400J entsteht. Gemeinsam stellen die zwischengeschichteten ESL-Teile 410B, 410C, 410D und 410E, ersten Abstandshalter 406A bis 406J und ESL-Teile 408B, 408D, 408F, 408H und 408J eine Zwischenschicht dar, die auf der Schicht 402 hergestellt ist.
  • Die ESL-Teile 410B bis 410E grenzen an Seitenwände der entsprechenden ersten Abstandshalter 406A bis 406J an. Die ESL-Teile 410B bis 410E haben eine Ätzempfindlichkeit ES410, die von den Ätzempfindlichkeiten ES406 und ES408 verschieden ist. Bei einigen Ausführungsformen wird der Teil der Schicht 410A durch chemisch-mechanische Polierung (CMP) entfernt. Bei einigen Ausführungsformen entsteht durch die CMP eine annähernd planare Oberfläche. Bei einigen Ausführungsformen sind in der Bezugsrichtung die Breiten der ersten Abstandshalter 406A bis 406J, der ESL-Teile 408B, 408D, 408F, 408H und 408J und der ESL-Teile 410B bis 410E gleichgroß, wobei die Formulierung „gleichgroß“ in Zusammenhang mit Schwankungen zu verstehen ist, die durch Herstellungsprozesstoleranzen entstehen. Die ESL-Teile 410B bis 410E werden als Hartmasken bei nachfolgenden Ätzprozessen verwendet.
  • In 4K werden dritte Dorn-Elemente 414A bis 414T auf Bereichen der ersten Abstandshalter 406A bis 406J, der ESL-Teile 408B, 408D, 408F, 408H und 408J und der ESL-Teile 410B bis 410E hergestellt, sodass eine Anordnung 400K entsteht. In der Anordnung 400K werden mittlere Bereiche der ersten Abstandshalter 406A bis 406J, der ESL-Teile 408B, 408D, 408F, 408H und 408J und der ESL-Teile 410B bis 410E freigelegt gelassen.
  • Bei einigen Ausführungsformen sind die dritten Dorn-Elemente 414A bis 414T über Rändern von angrenzenden ersten Paaren aus einem gegebenen der ersten Abstandshalter 406A bis 406J und einem entsprechenden der ESL-Teile 408B bis 408J und über Rändern von angrenzenden ersten Paaren aus einem gegebenen der ersten Abstandshalter 406A bis 406J und einem entsprechenden der ESL-Teile 410B bis 410E zentriert. Bei einigen Ausführungsformen werden die dritten Dorn-Elemente 414A bis 414T in einer ähnlichen Weise wie die ersten Dorn-Elemente 404A bis 404H hergestellt.
  • In 4L wird eine Schicht 416A aus einem anderen Ätzstoppmaterial auf den dritten Dorn-Elementen 414A bis 414T und den freigelegten Teilen der ersten Abstandshalter 406A bis 406J, der ESL-Teile 408B, 408D, 408F, 408H und 408J und der ESL-Teile 410B bis 410E abgeschieden, sodass eine Anordnung 400L entsteht.
  • Die Schicht 416A besteht aus einem anderen Ätzstoppmaterial als die ESL-Teile 408B, 408D, 408F, 408H und 408J und die ESL-Teile 410B bis 410E. Bei einigen Ausführungsformen wird die Schicht 416A aus Siliziumnitrid z. B. durch chemische Aufdampfung bei Tiefdruck (LPCVD) hergestellt. Bei einigen Ausführungsformen wird die Schicht 416A durch thermische Nitrierung von Silizium, Plasma-unterstützte chemische Aufdampfung (PECVD), anodische Plasmanitrierung oder ein anderes geeignetes Verfahren hergestellt. Bei einigen Ausführungsformen umfasst die Schicht 416A mehrere Materialschichten, um eine Bearbeitungsflexibilität zu erzielen. Bei einigen Ausführungsformen umfasst die Schicht 416A Folgendes: eine erste Oxidschicht, die auf den dritten Dorn-Elementen 414A bis 414T und den freigelegten Teilen der ersten Abstandshalter 406A bis 406J, der ESL-Teile 408B, 408D, 408F, 408H und 408J und der ESL-Teile 410B bis 410E abgeschieden ist; eine Siliziumnitridschicht, die auf der ersten Oxidschicht abgeschieden ist; und eine zweite Siliziumoxidschicht, die auf der Siliziumnitridschicht abgeschieden ist. Bei einigen Ausführungsformen werden die eine oder die mehreren Schichten, die die Schicht 416A umfassen, durch thermische Oxidation, chemische Aufdampfung (CVD), Plasma-unterstützte chemische Aufdampfung (PECVD) und/oder Atomlagenabscheidung (ALD) hergestellt.
  • In 4M wird ein Teil der Schicht 416A entfernt, sodass ESL-Teile 416B bis 416T zurückbleiben und eine Anordnung 400M entsteht.
  • Die ESL-Teile 416B bis 416T sind über den ersten Abstandshaltern 406A bis 406J, den ESL-Teilen 408B, 408D, 408F, 408H und 408J und den ESL-Teilen 410B bis 410E zentriert. Die ESL-Teile 416B bis 416T haben eine Ätzempfindlichkeit ES416, die von den Ätzempfindlichkeiten ES406, ES408 und ES410 verschieden ist. Bei einigen Ausführungsformen wird der Teil der Schicht 416A durch chemisch-mechanische Polierung (CMP) entfernt. Bei einigen Ausführungsformen entsteht durch die CMP eine annähernd planare Oberfläche. Bei einigen Ausführungsformen sind in der Bezugsrichtung die Breiten der ersten Abstandshalter 406A bis 406J, der ESL-Teile 408B, 408D, 408F, 408H und 408J und der ESL-Teile 410B bis 410E annähernd (wenn nicht exakt) doppelt so groß wie die Breite der ESL-Teile 416B bis 416T. Die ESL-Teile 416B bis 416T werden als Hartmasken bei nachfolgenden Ätzprozessen verwendet.
  • In 4N werden die dritten Dorn-Elemente 414A bis 414T entfernt, sodass Bereiche über den ersten Abstandshaltern 406A bis 406J, den ESL-Teilen 408B, 408D, 408F, 408H und 40J und den ESL-Teilen 410B bis 410E freigelegt gelassen werden und eine Anordnung 400N entsteht.
  • Bei einigen Ausführungsformen werden die dritten Dorn-Elemente 414A bis 414T mit einem Ätzverfahren entfernt, dass so angepasst ist, dass zwar das Material, aus dem die dritten Dorn-Elemente 414A bis 414T bestehen, entfernt wird, aber weder die ersten Abstandshalter 406A bis 406J, noch die ESL-Teile 408B, 408D, 408F, 408H und 408J noch die ESL-Teile 410B bis 410E entfernt werden. Bei einigen Ausführungsformen ist das Ätzverfahren eine Nassätzung, eine Trockenätzung oder eine Kombination davon.
  • In 40 werden die freigelegten Bereiche der ersten Abstandshalter 406A bis 406J, der ESL-Teile 408B, 408D, 408F, 408H und 408J und der ESL-Teile 410B bis 410E entfernt, sodass Bereiche über der Schicht 402 freigelegt gelassen werden und eine Anordnung 400O entsteht.
  • Bei einigen Ausführungsformen werden die freigelegten Teile der ersten Abstandshalter 406 Abis 406J, der ESL-Teile 408B, 408D, 408F, 408H und 408J und der ESL-Teile 410B in einem Mehrschritt-Ätzprozess entfernt. Bei einigen Ausführungsformen umfasst der Merhschritt-Ätzprozess mindestens drei Schritte. Im ersten Schritt wird die Anordnung 400O mit einem Ätzmittel geätzt, das für die Ätzempfindlichkeit ES406 der ersten Abstandshalter 406A bis 406J geeignet ist, sodass eine Zwischenstruktur 400O‘ (nicht dargestellt) entsteht. Im zweiten Schritt wird die Zwischenstruktur 400O‘ mit einem Ätzmittel geätzt, das für die zweite Ätzempfindlichkeit ES408 der ESL-Teile 408B‘, 408D‘, 408F‘, 408H‘ und 408J‘ geeignet ist, sodass eine Zwischenstruktur 400O“ (nicht dargestellt) entsteht. Im dritten Schritt wird die Zwischenstruktur 400O“ mit einem Ätzmittel geätzt, das für die Ätzempfindlichkeit ES410 der ESL-Teile 410B‘ - 410E‘ geeignet ist. Bei einigen Ausführungsformen umfassen das eine oder die mehreren Ätzmittel ein selektives Nassätzmittel oder ein selektives Trockenätzmittel. Bei einigen Ausführungsformen ist der Ätzprozess eine Nassätzung, eine Trockenätzung oder eine Kombination davon. Bei einigen Ausführungsformen werden drei Ätzmittel (und zwar das erste, das zweite und das dritte Ätzmittel) aus der Gruppe HF, HNO3, H2SO4 und NH40H gewählt, wobei die Festlegung, welches Ätzmittel als das erste, das zweite und das dritte Ätzmittel verwendet werden soll, von dem zu ätzenden Material abhängt. Bei einigen Ausführungsformen kann die Ätzung durch eine induktiv gekoppelte Plasma-Ätzung (ICP-Ätzung), reaktives Ionenätzen (RIE) oder ein anderes Ätzverfahren implementiert werden, das teilweise durch Anpassen der zugeführten Gase, z. B. CF4, Ar, O2, Cl2, CF3I, NH3 oder anderer geeigneter Gase, kontrolliert wird.
  • Bei einigen Ausführungsformen wird für eine Nassätzung eine Ätzlösung verwendet, die Tetramethylammoniumhydroxid (TMAH), eine HF/HNO3/CH3COOH-Lösung oder eine andere geeignete Lösung umfasst. Bei einigen Ausführungsformen ist der dritte Schritt ein Trockenätzprozess, z. B. ein Ätzprozess mit einem vorgespannten Plasma, für den eine Chemikalie auf Chlorbasis verwendet wird. Bei einigen Ausführungsformen umfassen andere Trockenätzgase CF4, NF3, SF6 und He. Bei einigen Ausführungsformen wird die Reihenfolge des ersten, des zweiten und des dritten Ätzschritts geändert, z. B. umgekehrt.
  • Bei einigen Ausführungsformen haben die verschiedenen Ätzempfindlichkeiten die Beziehungen α · ES406 ≤ ES408 und β · ES408 ≤ ES410. Bei einigen Ausführungsformen haben die verschiedenen Ätzempfindlichkeiten die Beziehungen γ · ES410 ≤ ES408 und δ · ES408 ≤ ES406. Bei einigen Ausführungsformen haben die verschiedenen Ätzempfindlichkeiten die Beziehungen λ · ES406 ≤ ES408 und λ · ES408 ≤ ES410. Bei einigen Ausführungsformen haben die verschiedenen Ätzempfindlichkeiten die Beziehungen σ · ES410 ≤ ES406 und σ · ES406 ≤ ES408. Bei einigen Ausführungsformen haben die verschiedenen Ätzempfindlichkeiten die Beziehungen τ · ES408 ≤ ES410 und τ · ES410 ≤ ES406. Bei einigen Ausführungsformen sind die Variablen α, β, γ, δ, λ, σ und τ positive ganze Zahlen. Bei einigen Ausführungsformen ist mindestens eine der Variablen α, β, γ, δ, λ, σ und τ gleich 2. Es werden auch andere Beziehungen zwischen den verschiedenen Ätzempfindlichkeiten in Betracht gezogen.
  • In 4P werden die freigelegten Bereiche der Schicht 402 entfernt, sodass Bereiche über der Finne 308 freigelegt werden und eine Anordnung 400P entsteht.
  • Bei einigen Ausführungsformen wird ein viertes Ätzmittel, das für eine Ätzempfindlichkeit ES308 der Schicht 402 geeignet ist, zum Ätzen der Schicht 402 verwendet, ohne jedoch die ersten Abstandshalter 406A bis 406J, die ESL-Teile 408B, 408D, 408F, 408H und 408J und die ESL-Teile 410B bis 410E zu ätzen, die durch die ESL-Teile 416B bis 416T geschützt sind.
  • Bei einigen Ausführungsformen ist das Ätzverfahren eine Nassätzung, eine Trockenätzung oder eine Kombination davon. Bei einigen Ausführungsformen werden vier Ätzmittel (und zwar ein erstes, ein zweites, ein drittes und ein viertes Ätzmittel) aus der Gruppe HF, HNO3, H2SO4 und NH4OH gewählt, wobei die Festlegung, welches Ätzmittel als das erste, zweite, dritte und vierte Ätzmittel verwendet werden soll, von dem Material abhängt, das geätzt werden soll. Bei einigen Ausführungsformen kann die Ätzung durch ICP-Ätzung, reaktives Ionenätzen (RIE) oder ein anderes Ätzverfahren implementiert werden, das teilweise durch Einstellen der Gase, z. B. CF4, Ar, O2, Cl2, CF3I, NH3 oder anderer geeigneter Gase, kontrolliert wird.
  • Wie vorstehend dargelegt worden ist, stellen die Layouts der 3A bis 3J und die Querschnitte der 4A bis 4Z Strukturen, die Leiter umfassen, für ein Halbleiter-Bauelement dar, das eine negativ flankengesteuerte Taktverriegelungsschaltung umfasst. Wie bei anderen Ausführungsformen dargestellt worden ist, werden bei anderen Ausführungsformen Strukturen (die Leiter umfassen) auch für andere Halbleiter-Bauelemente in Betracht gezogen.
  • 5A ist ein Draufsicht-Layout-Diagramm von Leitern für ein Halbleiter-Bauelement gemäß mindestens einer Ausführungsform der vorliegenden Erfindung.
  • Das Halbleiter-Bauelement von 5A ist ein weiteres Beispiel für ein Halbleiter-Bauelement, das gemäß mindestens einer Ausführungsform der vorliegenden Erfindung hergestellt werden kann. In 5A ist das Halbleiter-Bauelement insbesondere ein Multiplexer.
  • 5B ist ein Draufsicht-Layout-Diagramm von Leitern für ein Halbleiter-Bauelement gemäß mindestens einer Ausführungsform der vorliegenden Erfindung.
  • In 5B ist das Halbleiter-Bauelement ein Pufferkreis.
  • Das Halbleiter-Bauelement von 5B ist ein weiteres Beispiel für ein Halbleiter-Bauelement, das gemäß mindestens einer Ausführungsform der vorliegenden Erfindung hergestellt werden kann.
  • 5C ist insbesondere ein Draufsicht-Layout-Diagramm von Leitern für ein Halbleiter-Bauelement gemäß mindestens einer Ausführungsform der vorliegenden Erfindung.
  • Das Halbleiter-Bauelement von 5C ist ein weiteres Beispiel für ein Halbleiter-Bauelement, das gemäß mindestens einer Ausführungsform der vorliegenden Erfindung hergestellt werden kann. In 5C ist das Halbleiter-Bauelement insbesondere eine UND-ODER-Inverterschaltung.
  • 6A ist ein Draufsicht-Layout-Diagramm eines Teils 600 (siehe 3I) von Leitern für ein Halbleiter-Bauelement gemäß mindestens einer Ausführungsform der vorliegenden Erfindung.
  • 6B ist eine Schnittansicht bei der Herstellung von Leitern für das Halbleiter-Bauelement von 6A gemäß mindestens einer Ausführungsform der vorliegenden Erfindung.
  • Die 6A und 6B beziehen sich auf die 3A bis 3J und die 4A bis 4Z, die nachstehend beschrieben werden. Es sei daran erinnert, dass sich das Draufsicht-Layout von 3I auf den Querschnitt von 4U bezieht und sich der Querschnitt von 4Z auf eine Stufe der Herstellung bezieht, die sich an die Herstellungsstufe anschließt, auf die sich der Querschnitt von 4U bezieht. Eingedenk dessen bezieht sich der Querschnitt von 6B auf eine Herstellungsstufe, die sich an die Herstellungsstufe anschließt, auf die sich der Querschnitt von 4Z bezieht. Somit bezieht sich das Draufsicht-Layout von 6A auch auf eine Herstellungsstufe, die sich an die Herstellungsstufe anschließt, auf die sich der Querschnitt von 4Z bezieht.
  • In 6B werden Gates 310P bis 310V, Leiter 312H‘ und 312J‘ und Leiter 314I“ bis 314K“ in einer ersten Zwischenschicht-Dielektrikum(ILD)-Schicht 601 verkapselt. Die erste ILD-Schicht 601 weist erste Durchkontaktierungen 602A bis 602C auf, die auf den entsprechenden Leitern 314I“ bis 314K“ hergestellt sind. Eine zweite ILD-Schicht 603 wird auf der ersten ILD-Schicht 601 hergestellt. Die zweite ILD-Schicht 603 weist Folgendes auf: erste Metallisierungsschichtsegmente 604A bis 604C, die mit den entsprechenden ersten Durchkontaktierungen 602A bis 602C verbunden sind; zweite Durchkontaktierungen 606A bis 6o6C, die auf den entsprechenden ersten Metallisierungsschichtsegmenten 604A bis 604C hergestellt sind; und zweite Metallisierungsschichtsegmente 608A bis 608C, die mit den entsprechenden zweiten Durchkontaktierungen 606A bis 606C verbunden sind.
  • 7 ist ein Blockdiagramm für ein Halbleiter-Bauelement 700 gemäß mindestens einer Ausführungsform der vorliegenden Erfindung.
  • Das Halbleiter-Bauelement 700 ist ein weiteres Beispiel für ein Halbleiter-Bauelement, das gemäß mindestens einer Ausführungsform der vorliegenden Erfindung hergestellt werden kann. In 7 weist das Halbleiter-Bauelement 700 unter anderem ein SRAM-Makro 702 auf. Das SRAM-Makro 702 weist unter anderem eine Schaltung 704 auf. Beispiele für die Schaltung 704 sind die negativ flankengesteuerte Taktverriegelungsschaltung von 3J, der Multiplexer von 5A, der Pufferkreis von 5B und die UND-ODER-Inverterschaltung 5C.
  • Ein Durchschnittsfachmann dürfte erkennen, dass Schritte weggelassen werden können oder zusätzliche Schritte zu mindestens einem der vorgenannten Verfahren hinzugefügt werden können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Ein Durchschnittsfachmann dürfte außerdem erkennen, dass die Reihenfolge der Schritte bei mindestens einem der vorgenannten Verfahren geändert werden kann, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen.
  • Eine Ausführungsform betrifft ein Verfahren zur Herstellung von Leitern für ein Halbleiter-Bauelement mit den folgenden Schritten: Herstellen einer Struktur auf einem Trägermaterial und Entfernen von ausgewählten Teilen. Die Struktur weist Folgendes auf: erste verkappte Leiter, die parallel zu einer ersten Richtung angeordnet sind; und zweite verkappte Leiter, die parallel zu den ersten verkappten Leitern angeordnet sind und mit diesen durchsetzt sind. Die ersten verkappten Leiter sind in mindestens eine erste und eine zweite Menge unterteilt. Jedes Element der ersten Menge hat eine erste Kappe mit einer ersten Ätzempfindlichkeit. Jedes Element der zweiten Menge hat eine zweite Kappe mit einer zweiten Ätzempfindlichkeit. Jeder der zweiten Leiter hat eine dritte Kappe mit einer dritten Ätzempfindlichkeit. Die erste, die zweite und die dritte Ätzempfindlichkeit sind voneinander verschieden. Das Entfernen von ausgewählten Teilen umfasst das Entfernen von ausgewählten Teilen von Elementen der ersten Menge und von ausgewählten Teilen von Elementen der zweiten Menge aus der Struktur.
  • Das Entfernen umfasst Folgendes: Entfernen der ersten Kappe von ausgewählten Teilen von Elementen der ersten Menge, sodass erste unverkappte Teile der ersten Leiter entstehen; Entfernen der zweiten Kappe von ausgewählten Teilen von Elementen der zweiten Menge, sodass zweite unverkappte Teile der ersten Leiter entstehen; und Entfernen der ersten und der zweiten unverkappten Teile der ersten Leiter aus der Struktur. Das Entfernen der ersten Kappe der ausgewählten Elemente der ersten Menge umfasst Folgendes: Herstellen von ersten Maskenteilen über nicht-ausgewählten Elementen der ersten Menge, sodass die ausgewählten Elemente der ersten Menge freigelegt gelassen werden; Behandeln der ausgewählten Elemente der ersten Menge und anderer Elemente der zweiten Menge mit einem ersten Ätzmittel, das für die erste Ätzempfindlichkeit selektiv ist, um die erste Kappe von jedem ausgewählten Element der ersten Menge zu entfernen, sodass die ersten unverkappten Teile der ersten Leiter entstehen; und Entfernen der ersten Maskenteile. Die Herstellung der ersten Maskenteile über nicht-ausgewählten Elementen der ersten Menge umfasst Folgendes: Vergrößern der Spannweiten der ersten Masken, um Teile einiger Elemente der zweiten Menge zu bedecken. Die Entfernung der zweiten Kappe von ausgewählten Teilen von Elementen der zweiten Menge umfasst Folgendes: Herstellen von zweiten Maskenteilen über nicht-ausgewählten Elementen der zweiten Menge, sodass die ausgewählten Elemente der zweiten Menge freigelegt gelassen werden; Behandeln der ausgewählten Elemente der zweiten Menge und anderer Elemente der ersten Menge mit einem zweiten Ätzmittel, das für die zweite Ätzempfindlichkeit selektiv ist, um die zweite Kappe von jedem ausgewählten Element der zweiten Menge zu entfernen, sodass die zweiten unverkappten Teile der ersten Leiter entstehen; und Entfernen der zweiten Maskenteile. Die Herstellung der zweiten Maskenteile über nicht-ausgewählten Elementen der zweiten Menge umfasst Folgendes: Vergrößern der Spannweiten der zweiten Masken, um Teile einiger Elemente der ersten Menge zu bedecken. Die Herstellung der Struktur umfasst Folgendes: Herstellen einer ersten Zwischenschicht mit zwischengeschichteten ersten Abstandshaltern, ersten ESL-Teilen (ESL: Ätzstoppschicht) und zweiten ESL-Teilen; Herstellen von dritten ESL-Teilen an in der Mitte befindlichen Positionen auf entsprechenden der ersten Abstandshalter, der ersten ESL-Teile und der zweiten ESL-Teile; und Entfernen von freigelegten Bereichen der ersten Abstandshalter, der ersten ESL-Teile und der zweiten ESL-Teile und von Teilen einer darunter befindlichen leitenden Schicht, sodass entsprechende der ersten verkappten Leiter und der zweiten verkappten Leiter entstehen. Die Herstellung der ersten Zwischenschicht umfasst Folgendes: Herstellen der zwischengeschichteten ersten Abstandshalter, ersten ESL-Teile und zweiten ESL-Teile auf einem Trägermaterial, wobei das Trägermaterial eine Vielzahl von Finnen aufweist, die parallel zu einer zweiten Richtung angeordnet sind, wobei die zweite Richtung senkrecht zu der ersten Richtung ist. Die erste Ätzempfindlichkeit (ES1), die zweite Ätzempfindlichkeit (ES2) und die dritte Ätzempfindlichkeit (ES3) erfüllen eine der folgenden Beziehungen: 2 · ES1 ≤ ES2 und 2 · ES2 ≤ ES3; 2 · ES3 ≤ ES2 und 2 · ES2 ≤ ES1; 2 · ES1 ≤ ES2 und 2 · ES2 ≤ ES3; 2 · ES3 ≤ ES1 und 2 · ES1 ≤ ES2; oder 2 · ES2 ≤ ES3 und 2 · ES3 ≤ ES1. Das Trägermaterial weist eine Vielzahl von Finnen auf, die parallel zu einer zweiten Richtung angeordnet sind, wobei die zweite Richtung senkrecht zu der ersten Richtung ist. Die ersten verkappten Leiter stellen Source-/Drain-Elektroden für entsprechende Bereiche der Finnen dar; die zweiten verkappten Leiter stellen Gate-Elektroden für entsprechende Bereiche der Finnen dar; und für einen gegebenen Bereich, der entsprechende Teile einer oder mehrerer der Finnen aufweist, stellen eine entsprechende der Gate-Elektroden und entsprechende der Source-/Drain-Elektroden Komponenten eines FinFET dar.
  • Eine weitere Ausführungsform betrifft ein Verfahren zur Herstellung von Leitern für ein Halbleiter-Bauelement mit den folgenden Schritten: Herstellen einer Struktur auf einem Trägermaterial und Entfernen von ausgewählten Teilen. Das Trägermaterial weist Folgendes auf: parallele Finnen, die in einer zweiten Richtung angeordnet sind; parallele Source-/Drain-Elektroden, die in einer ersten Richtung angeordnet sind, wobei die erste Richtung senkrecht zu der zweiten Richtung ist; und verkappte Gate-Elektroden, die parallel zu den Source-/Drain-Elektroden angeordnet sind und mit diesen durchsetzt sind, wobei die verkappten Source-/Drain-Elektroden in mindestens eine erste und eine zweite Menge unterteilt sind. Jedes Element der ersten Menge hat eine erste Kappe mit einer ersten Ätzempfindlichkeit. Jedes Element der zweiten Menge hat eine zweite Kappe mit einer zweiten Ätzempfindlichkeit. Die erste und die zweite Ätzempfindlichkeit sind voneinander verschieden. Das Entfernen von ausgewählten Teilen umfasst Folgendes: Entfernen der ersten Kappe von ausgewählten Teilen von Elementen der ersten Menge, sodass erste unverkappte Teile der Source-/Drain-Elektroden entstehen; Entfernen der zweiten Kappe von ausgewählten Teilen von Elementen der zweiten Menge, sodass zweite unverkappte Teile der Gate-Elektroden entstehen; und Entfernen der ersten und der zweiten unverkappten Teile der Source-/Drain-Elektroden aus der Struktur. Die Entfernung der ersten Kappe der ausgewählten Elemente der ersten Menge umfasst Folgendes: Herstellen von ersten Maskenteilen über nicht-ausgewählten Elementen der ersten Menge, sodass die ausgewählten Elemente der ersten Menge freigelegt gelassen werden; Behandeln der ausgewählten Elemente der ersten Menge und anderer Elemente der zweiten Menge mit einem ersten Ätzmittel, das für die erste Ätzempfindlichkeit selektiv ist, um die erste Kappe von jedem ausgewählten Element der ersten Menge zu entfernen, sodass die ersten unverkappten Teile der Source-/Drain-Elektroden entstehen; und Entfernen der ersten Maskenteile. Die Herstellung der ersten Maskenteile über nicht-ausgewählten Elementen der ersten Menge umfasst Folgendes: Vergrößern der Spannweiten der ersten Masken, um Teile einiger Elemente der zweiten Menge zu bedecken. Die Entfernung der zweiten Kappe von ausgewählten Teilen von Elementen der zweiten Menge umfasst Folgendes: Herstellen von zweiten Maskenteilen über nicht-ausgewählten Elementen der zweiten Menge, sodass die ausgewählten Elemente der zweiten Menge freigelegt gelassen werden; Behandeln der ausgewählten Elemente der zweiten Menge und anderer Elemente der ersten Menge mit einem zweiten Ätzmittel, das für die zweite Ätzempfindlichkeit selektiv ist, um die zweite Kappe von jedem ausgewählten Element der zweiten Menge zu entfernen, sodass die zweiten unverkappten Teile der Source-/Drain-Elektroden entstehen; und Entfernen der zweiten Maskenteile. Die Herstellung der zweiten Maskenteile über nicht-ausgewählten Elementen der zweiten Menge umfasst Folgendes: Vergrößern der Spannweiten der zweiten Masken, um Teile einiger Elemente der ersten Menge zu bedecken. Die Herstellung der Struktur umfasst Folgendes: Herstellen einer ersten Zwischenschicht mit zwischengeschichteten ersten Abstandshaltern, ersten ESL-Teilen (ESL: Ätzstoppschicht) und zweiten ESL-Teilen; Herstellen von dritten ESL-Teilen an in der Mitte befindlichen Positionen auf entsprechenden der ersten Abstandshalter, der ersten ESL-Teile und der zweiten ESL-Teile; und Entfernen von freigelegten Bereichen der ersten Abstandshalter, der ersten ESL-Teile und der zweiten ESL-Teile und von Teilen einer darunter befindlichen leitenden Schicht, sodass die verkappten Source-/Drain-Elektroden und die verkappten Gates entstehen. Die Herstellung der ersten Zwischenschicht umfasst Folgendes: Herstellen der zwischengeschichteten ersten Abstandshalter, ersten ESL-Teile und zweiten ESL-Teile auf einem Trägermaterial, wobei das Trägermaterial die Finnen aufweist.
  • Eine noch weitere Ausführungsform betrifft eine Anordnung von Leitern zur Herstellung eines Halbleiter-Bauelements, wobei die Anordnung Folgendes aufweist: ein Trägermaterial mit parallelen Transistor-Kanalstrukturen, die in einer zweiten Richtung angeordnet sind; erste verkappte Leiter, die parallel zu einer ersten Richtung angeordnet sind, wobei die erste Richtung senkrecht zu der zweiten Richtung ist; und zweite verkappte Leiter, die parallel zu den ersten verkappten Leitern angeordnet sind und mit diesen durchsetzt sind, wobei jeder der zweiten Leiter eine dritte Kappe mit einer dritten Ätzempfindlichkeit ES3 hat. Die ersten verkappten Leiter sind in mindestens eine erste und eine zweite Menge unterteilt. Jedes Element der ersten Menge hat eine erste Kappe mit einer ersten Ätzempfindlichkeit ES1. Jedes Element der zweiten Menge hat eine zweite Kappe mit einer zweiten Ätzempfindlichkeit ES2. Jeder der zweiten Leiter hat eine dritte Kappe mit einer dritten Ätzempfindlichkeit. Die erste, die zweite und die dritte Ätzempfindlichkeit sind voneinander verschieden.
  • Die Transistor-Kanalstrukturen sind Finnen; die ersten Leiter sind Source-/Drain-Elektroden; die zweiten Leiter sind Gate-Elektroden; und für einen gegebenen Bereich, der entsprechende Teile einer oder mehrerer der Finnen aufweist, stellen eine entsprechende der Gate-Elektroden und entsprechende der Source-/Drain-Elektroden Komponenten eines FinFET dar. Die Ätzempfindlichkeiten ES1, ES2 und ES3 erfüllen eine der folgenden Beziehungen: 2 · ES1 ≤ ES2 und 2 · ES2 ≤ ES3; 2 · ES3 ≤ ES2 und 2 · ES2 ≤ ES1; 2 · ES1 ≤ ES2 und 2 · ES2 ≤ ES3; 2 · ES3 ≤ ES1 und 2 · ES1 ≤ ES2; oder 2 · ES2 ≤ ES3 und 2 · ES3 ≤ ES1.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen oder Beispielen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
  • Legenden der Figuren 3A bis 6B
  • Englisch Deutsch
    X-axis (horizontal) x-Achse (horizontal)
    Y-axis (vertical) y-Achse (vertikal)
    Z-axis (vertical) z-Achse (vertikal)
    contact Kontakt
    Cut A Schnitt A
    Cut B Schnitt B
    Hard Mask Hartmaske
    immunization bc not ES(CA) ES(CA)-Ätzempfindlichkeit (Schnitt A)
    immunization bc not ES(CB) ES(CB)-Ätzempfindlichkeit (Schnitt B)
    300l Clock Latch (Negative Edge) 300l-Taktverriegelungsschaltung (negativ flankengesteuert)
    fin Finne
    gate Gate
    Cut A (removes (contact A = CA)) Schnitt A [entfernt Kontakt A (=CA)]
    Cut B (removes (contact B = CB)) Schnitt B [entfernt Kontakt B (=CB)]
    See 3A siehe 3A
    Buffer Puffer
    Or-And- Invert UND-ODER -Inverterschaltung

Claims (20)

  1. Verfahren zur Herstellung von Leitern für eine Halbleitervorrichtung, mit den folgenden Schritten: Herstellen einer Struktur auf einem Trägermaterial, wobei die Struktur Folgendes aufweist: erste verkappte Leiter, die parallel zu einer ersten Richtung angeordnet sind, und zweite verkappte Leiter, die parallel zu den ersten verkappten Leitern angeordnet sind und mit diesen durchsetzt sind, wobei die ersten verkappten Leiter in mindestens eine erste und eine zweite Menge unterteilt sind, jedes Element der ersten Menge eine erste Kappe mit einer ersten Ätzempfindlichkeit hat, jedes Element der zweiten Menge eine zweite Kappe mit einer zweiten Ätzempfindlichkeit hat, jeder der zweiten Leiter eine dritte Kappe mit einer dritten Ätzempfindlichkeit hat, und die erste, die zweite und die dritte Ätzempfindlichkeit voneinander verschieden sind; und Entfernen von ausgewählten Teilen von Elementen der ersten Menge und von ausgewählten Teilen von Elementen der zweiten Menge aus der Struktur.
  2. Verfahren nach Anspruch 1, wobei die Entfernung Folgendes umfasst: Entfernen der ersten Kappe von ausgewählten Teilen von Elementen der ersten Menge, sodass erste unverkappte Teile der ersten Leiter entstehen; Entfernen der zweiten Kappe von ausgewählten Teilen von Elementen der zweiten Menge, sodass zweite unverkappte Teile der ersten Leiter entstehen; und Entfernen der ersten und der zweiten unverkappten Teile der ersten Leiter aus der Struktur.
  3. Verfahren nach Anspruch 2, wobei die Entfernung der ersten Kappe der ausgewählten Elemente der ersten Menge Folgendes umfasst: Herstellen von ersten Maskenteilen über nicht-ausgewählten Elementen der ersten Menge, sodass die ausgewählten Elemente der ersten Menge freigelegt gelassen werden; Behandeln der ausgewählten Elemente der ersten Menge und anderer Elemente der zweiten Menge mit einem ersten Ätzmittel, das für die erste Ätzempfindlichkeit selektiv ist, um die erste Kappe von jedem ausgewählten Element der ersten Menge zu entfernen, sodass die ersten unverkappten Teile der ersten Leiter entstehen; und Entfernen der ersten Maskenteile.
  4. Verfahren nach Anspruch 3, wobei die Herstellung der ersten Maskenteile über nicht-ausgewählten Elementen der ersten Menge Folgendes umfasst: Vergrößern der Spannweiten der ersten Masken, um Teile einiger Elemente der zweiten Menge zu bedecken.
  5. Verfahren nach einem der Ansprüche 2 bis 4, wobei die Entfernung der zweiten Kappe von ausgewählten Teilen von Elementen der zweiten Menge Folgendes umfasst: Herstellen von zweiten Maskenteilen über nicht-ausgewählten Elementen der zweiten Menge, sodass die ausgewählten Elemente der zweiten Menge freigelegt gelassen werden; Behandeln der ausgewählten Elemente der zweiten Menge und anderer Elemente der ersten Menge mit einem zweiten Ätzmittel, das für die zweite Ätzempfindlichkeit selektiv ist, um die zweite Kappe von jedem ausgewählten Element der zweiten Menge zu entfernen, sodass die zweiten unverkappten Teile der ersten Leiter entstehen; und Entfernen der zweiten Maskenteile.
  6. Verfahren nach Anspruch 5, wobei die Herstellung der zweiten Maskenteile über nicht-ausgewählten Elementen der zweiten Menge Folgendes umfasst: Vergrößern der Spannweiten der zweiten Masken, um Teile einiger Elemente der ersten Menge zu bedecken.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Herstellung der Struktur Folgendes umfasst: Herstellen einer ersten Zwischenschicht mit zwischengeschichteten ersten Abstandshaltern, ersten ESL-Teilen (ESL: Ätzstoppschicht) und zweiten ESL-Teilen; Herstellen von dritten ESL-Teilen an in der Mitte befindlichen Positionen auf entsprechenden der ersten Abstandshalter, der ersten ESL-Teile und der zweiten ESL-Teile; und Entfernen von freigelegten Bereichen der ersten Abstandshalter, der ersten ESL-Teile und der zweiten ESL-Teile und von Teilen einer darunter befindlichen leitenden Schicht, sodass entsprechende der ersten verkappten Leiter und der zweiten verkappten Leiter entstehen.
  8. Verfahren nach Anspruch 7, wobei die Herstellung der ersten Zwischenschicht Folgendes umfasst: Herstellen der zwischengeschichteten ersten Abstandshalter, ersten ESL-Teile und zweiten ESL-Teile auf einem Trägermaterial, wobei das Trägermaterial eine Vielzahl von Finnen aufweist, die parallel zu einer zweiten Richtung angeordnet sind, wobei die zweite Richtung senkrecht zu der ersten Richtung ist.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Ätzempfindlichkeit (ES1), die zweite Ätzempfindlichkeit (ES2) und die dritte Ätzempfindlichkeit (ES3) eine der folgenden Beziehungen erfüllen: 2 ES1 ES2 und  2 ES2 ES3;
    Figure DE102017119151A1_0001
    2 ES3 ES2 und  2 ES2 ES1;
    Figure DE102017119151A1_0002
    2 ES1 ES 2  und  2 ES2 ES3;
    Figure DE102017119151A1_0003
    2 ES3 ES1 und  2 ES1 ES2; oder
    Figure DE102017119151A1_0004
    2 ES2 ES3 und  2 ES3 ES1 .
    Figure DE102017119151A1_0005
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Trägermaterial eine Vielzahl von Finnen aufweist, die parallel zu einer zweiten Richtung angeordnet sind, wobei die zweite Richtung senkrecht zu der ersten Richtung ist, die ersten verkappten Leiter Source-/Drain-Elektroden für entsprechende Bereiche der Finnen darstellen, die zweiten verkappten Leiter Gate-Elektroden für entsprechende Bereiche der Finnen darstellen, und für einen gegebenen Bereich, der entsprechende Teile einer oder mehrerer der Finnen aufweist, eine entsprechende der Gate-Elektroden und entsprechende der Source-/Drain-Elektroden Komponenten eines FinFET darstellen.
  11. Verfahren zur Herstellung von Leitern für eine Halbleitervorrichtung, mit den folgenden Schritten: Herstellen einer Struktur auf einem Trägermaterial, das parallele Finnen, die in einer zweiten Richtung angeordnet sind, parallele Source-/Drain-Elektroden, die in einer ersten Richtung angeordnet sind, wobei die erste Richtung senkrecht zu der zweiten Richtung ist, und verkappte Gate-Elektroden aufweist, die parallel zu den Source-/Drain-Elektroden angeordnet sind und mit diesen durchsetzt sind, wobei die verkappten Source-/Drain-Elektroden in mindestens eine erste und eine zweite Menge unterteilt sind, wobei jedes Element der ersten Menge eine erste Kappe mit einer ersten Ätzempfindlichkeit hat, jedes Element der zweiten Menge eine zweite Kappe mit einer zweiten Ätzempfindlichkeit hat, und die erste und die zweite Ätzempfindlichkeit voneinander verschieden sind; Entfernen der ersten Kappe von ausgewählten Teilen von Elementen der ersten Menge, sodass erste unverkappte Teile der Source-/Drain-Elektroden entstehen; Entfernen der zweiten Kappe von ausgewählten Teilen von Elementen der zweiten Menge, sodass zweite unverkappte Teile der Gate-Elektroden entstehen; und Entfernen der ersten und der zweiten unverkappten Teile der Source-/Drain-Elektroden aus der Struktur.
  12. Verfahren nach Anspruch 11, wobei die Entfernung der ersten Kappe der ausgewählten Elemente der ersten Menge Folgendes umfasst: Herstellen von ersten Maskenteilen über nicht-ausgewählten Elementen der ersten Menge, sodass die ausgewählten Elemente der ersten Menge freigelegt gelassen werden; Behandeln der ausgewählten Elemente der ersten Menge und anderer Elemente der zweiten Menge mit einem ersten Ätzmittel, das für die erste Ätzempfindlichkeit selektiv ist, um die erste Kappe von jedem ausgewählten Element der ersten Menge zu entfernen, sodass die ersten unverkappten Teile der Source-/Drain-Elektroden entstehen; und Entfernen der ersten Maskenteile.
  13. Verfahren nach Anspruch 12, wobei die Herstellung der ersten Maskenteile über nicht-ausgewählten Elementen der ersten Menge Folgendes umfasst: Vergrößern der Spannweiten der ersten Masken, um Teile einiger Elemente der zweiten Menge zu bedecken.
  14. Verfahren nach einem der Ansprüche 11 bis 13, wobei die Entfernung der zweiten Kappe von ausgewählten Teilen von Elementen der zweiten Menge Folgendes umfasst: Herstellen von zweiten Maskenteilen über nicht-ausgewählten Elementen der zweiten Menge, sodass die ausgewählten Elemente der zweiten Menge freigelegt gelassen werden; Behandeln der ausgewählten Elemente der zweiten Menge und anderer Elemente der ersten Menge mit einem zweiten Ätzmittel, das für die zweite Ätzempfindlichkeit selektiv ist, um die zweite Kappe von jedem ausgewählten Element der zweiten Menge zu entfernen, sodass die zweiten unverkappten Teile der Source-/Drain-Elektroden entstehen; und Entfernen der zweiten Maskenteile.
  15. Verfahren nach Anspruch 14, wobei die Herstellung der zweiten Maskenteile über nicht-ausgewählten Elementen der zweiten Menge Folgendes umfasst: Vergrößern der Spannweiten der zweiten Masken, um Teile einiger Elemente der ersten Menge zu bedecken.
  16. Verfahren nach einem der Ansprüche 11 bis 15, wobei die Herstellung der Struktur Folgendes umfasst: Herstellen einer ersten Zwischenschicht mit zwischengeschichteten ersten Abstandshaltern, ersten ESL-Teilen (ESL: Ätzstoppschicht) und zweiten ESL-Teilen; Herstellen von dritten ESL-Teilen an in der Mitte befindlichen Positionen auf entsprechenden der ersten Abstandshalter, der ersten ESL-Teile und der zweiten ESL-Teile; und Entfernen von freigelegten Bereichen der ersten Abstandshalter, der ersten ESL-Teile und der zweiten ESL-Teile und von Teilen einer darunter befindlichen leitenden Schicht, sodass die verkappten Source-/Drain-Elektroden und die verkappten Gates entstehen.
  17. Verfahren nach Anspruch 16, wobei die Herstellung der ersten Zwischenschicht Folgendes umfasst: Herstellen der zwischengeschichteten ersten Abstandshalter, ersten ESL-Teile und zweiten ESL-Teile auf einem Trägermaterial, wobei das Trägermaterial die Finnen aufweist.
  18. Anordnung von Leitern zur Herstellung einer Halbleitervorrichtung, wobei die Anordnung Folgendes aufweist: ein Trägermaterial mit parallelen Transistor-Kanalstrukturen, die in einer zweiten Richtung angeordnet sind; erste verkappte Leiter, die parallel zu einer ersten Richtung angeordnet sind, wobei die erste Richtung senkrecht zu der zweiten Richtung ist; und zweite verkappte Leiter, die parallel zu den ersten verkappten Leitern angeordnet sind und mit diesen durchsetzt sind, wobei jeder der zweiten Leiter eine dritte Kappe mit einer dritten Ätzempfindlichkeit ES3 hat, wobei die ersten verkappten Leiter in mindestens eine erste und eine zweite Menge unterteilt sind, jedes Element der ersten Menge eine erste Kappe mit einer ersten Ätzempfindlichkeit ES1 hat, jedes Element der zweiten Menge eine zweite Kappe mit einer zweiten Ätzempfindlichkeit ES2 hat, und die erste, die zweite und die dritte Ätzempfindlichkeit voneinander verschieden sind.
  19. Anordnung nach Anspruch 18, wobei die Transistor-Kanalstrukturen Finnen sind, die ersten Leiter Source-/Drain-Elektroden sind, die zweiten Leiter Gate-Elektroden sind, und für einen gegebenen Bereich, der entsprechende Teile einer oder mehrerer der Finnen aufweist, eine entsprechende der Gate-Elektroden und entsprechende der Source-/Drain-Elektroden Komponenten eines FinFET darstellen.
  20. Anordnung nach Anspruch 18 oder 19, wobei ES1, ES2 und ES3 eine der folgenden Beziehungen erfüllen: 2 ES1 ES2 und  2 ES2 ES3;
    Figure DE102017119151A1_0006
    2 ES3 ES2 und  2 ES2 ES1;
    Figure DE102017119151A1_0007
    2 ES1 ES 2  und  2 ES2 ES3;
    Figure DE102017119151A1_0008
    2 ES3 ES1 und  2 ES1 ES2; oder
    Figure DE102017119151A1_0009
    2 ES2 ES3 und  2 ES3 ES1 .
    Figure DE102017119151A1_0010
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114019767A (zh) * 2021-11-03 2022-02-08 福建省晋华集成电路有限公司 制作半导体布局的方法以及制作半导体结构的方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10388644B2 (en) * 2016-11-29 2019-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing conductors and semiconductor device which includes conductors
US11355342B2 (en) * 2019-06-13 2022-06-07 Nanya Technology Corporation Semiconductor device with reduced critical dimensions and method of manufacturing the same
CN112650020B (zh) * 2019-10-11 2024-06-18 中芯国际集成电路制造(上海)有限公司 修正掩膜图案的方法
CN112951712B (zh) * 2021-01-29 2023-06-27 长鑫存储技术有限公司 集成电路结构的形成方法

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6468851B1 (en) 2002-01-02 2002-10-22 Chartered Semiconductor Manufacturing Ltd. Method of fabricating CMOS device with dual gate electrode
JP3714466B2 (ja) 2002-01-21 2005-11-09 ユーディナデバイス株式会社 半導体装置及びその製造方法
US7339272B2 (en) * 2004-06-14 2008-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with scattering bars adjacent conductive lines
US7696101B2 (en) * 2005-11-01 2010-04-13 Micron Technology, Inc. Process for increasing feature density during the manufacture of a semiconductor device
US7476933B2 (en) * 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US7598142B2 (en) 2007-03-15 2009-10-06 Pushkar Ranade CMOS device with dual-epi channels and self-aligned contacts
US7969776B2 (en) * 2008-04-03 2011-06-28 Micron Technology, Inc. Data cells with drivers and methods of making and operating the same
TWI389211B (zh) * 2008-04-30 2013-03-11 Chimei Innolux Corp 影像顯示系統及其製造方法
JP5493461B2 (ja) * 2009-05-12 2014-05-14 ソニー株式会社 固体撮像装置、電子機器及び固体撮像装置の製造方法
US8008206B2 (en) 2009-09-24 2011-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning strategy for contact hole and trench in photolithography
DE102009047306B4 (de) 2009-11-30 2015-02-12 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung von Gateelektrodenstrukturen durch getrennte Entfernung von Platzhaltermaterialien unter Anwendung eines Maskierungsschemas vor der Gatestrukturierung
US8217469B2 (en) 2009-12-11 2012-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Contact implement structure for high density design
US8536064B2 (en) 2010-02-08 2013-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning strategy for contact hole and trench in photolithography
US8418111B2 (en) 2010-11-24 2013-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for achieving multiple patterning technology compliant design layout
US8381139B2 (en) 2010-11-30 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for metal correlated via split for double patterning
KR101732936B1 (ko) * 2011-02-14 2017-05-08 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US8575032B2 (en) * 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9105744B2 (en) 2012-03-01 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices having inactive fin field effect transistor (FinFET) structures and manufacturing and design methods thereof
CN103515430B (zh) * 2012-06-19 2016-08-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其制造方法
US8647981B1 (en) * 2012-08-31 2014-02-11 Micron Technology, Inc. Methods of forming patterns, and methods of forming integrated circuitry
US9177820B2 (en) * 2012-10-24 2015-11-03 Globalfoundries U.S. 2 Llc Sub-lithographic semiconductor structures with non-constant pitch
US20140134844A1 (en) * 2012-11-12 2014-05-15 Infineon Technologies Dresden Gmbh Method for processing a die
US8901627B2 (en) 2012-11-16 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Jog design in integrated circuits
US8850367B2 (en) 2013-01-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of decomposable checking approach for mask alignment in multiple patterning
KR102222909B1 (ko) * 2013-10-10 2021-03-04 삼성전자주식회사 반도체 소자의 제조방법
US8975129B1 (en) * 2013-11-13 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9034723B1 (en) * 2013-11-25 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9098668B2 (en) 2013-11-27 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Layout of an integrated circuit
US9123776B2 (en) * 2013-12-04 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned double spacer patterning process
US9305930B2 (en) * 2013-12-11 2016-04-05 Globalfoundries Inc. Finfet crosspoint flash memory
US9224617B2 (en) * 2014-01-29 2015-12-29 Globalfoundries Inc. Forming cross-coupled line segments
US9236446B2 (en) * 2014-03-13 2016-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Barc-assisted process for planar recessing or removing of variable-height layers
KR102158962B1 (ko) * 2014-05-08 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9123656B1 (en) * 2014-05-13 2015-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Organosilicate polymer mandrel for self-aligned double patterning process
US9367661B2 (en) 2014-09-04 2016-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method for e-beam writing
US9431265B2 (en) 2014-09-29 2016-08-30 International Business Machines Corporation Fin cut for tight fin pitch by two different sit hard mask materials on fin
US9543403B2 (en) * 2015-01-21 2017-01-10 Globalfoundries Inc. Bipolar junction transistor with multiple emitter fingers
US9449880B1 (en) * 2015-02-26 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fin patterning methods for increased process margin
KR102170701B1 (ko) * 2015-04-15 2020-10-27 삼성전자주식회사 반도체 장치 제조 방법
US9991132B2 (en) 2015-04-17 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Lithographic technique incorporating varied pattern materials
KR20160125208A (ko) * 2015-04-21 2016-10-31 삼성전자주식회사 핀 액티브 영역들을 갖는 반도체 소자 및 그 제조 방법
KR102310076B1 (ko) * 2015-04-23 2021-10-08 삼성전자주식회사 비대칭 소스/드레인 포함하는 반도체 소자
KR20170027048A (ko) * 2015-09-01 2017-03-09 삼성전자주식회사 반도체 장치
US9818611B2 (en) * 2015-09-24 2017-11-14 Tokyo Electron Limited Methods of forming etch masks for sub-resolution substrate patterning
US9520482B1 (en) * 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
WO2017111870A1 (en) 2015-12-24 2017-06-29 Intel Corporation Selective hard mask processing based on low-valency group iv heterocyclic precursors
JP6715415B2 (ja) * 2016-01-29 2020-07-01 東京エレクトロン株式会社 メモリフィンパターンを形成するための方法及びシステム
US10074657B2 (en) * 2016-04-28 2018-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing fins and semiconductor device which includes fins
KR102436634B1 (ko) * 2016-06-27 2022-08-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9679994B1 (en) * 2016-08-30 2017-06-13 Taiwan Semiconductor Manufacturing Company Limited High fin cut fabrication process
US10032632B2 (en) * 2016-10-04 2018-07-24 International Business Machines Corporation Selective gas etching for self-aligned pattern transfer
US9911619B1 (en) * 2016-10-12 2018-03-06 Globalfoundries Inc. Fin cut with alternating two color fin hardmask
US9818613B1 (en) * 2016-10-18 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned double spacer patterning process
KR102578579B1 (ko) * 2016-11-09 2023-09-14 삼성전자주식회사 반도체 소자
WO2018094073A2 (en) * 2016-11-16 2018-05-24 Tokyo Electron Limited Methods of sub-resolution substrate patterning
US10388644B2 (en) * 2016-11-29 2019-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing conductors and semiconductor device which includes conductors
US10170307B1 (en) * 2017-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method for patterning semiconductor device using masking layer
US10559492B2 (en) * 2017-11-15 2020-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning methods for semiconductor devices and structures resulting therefrom
US10510776B2 (en) * 2018-03-29 2019-12-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device with common active area and method for manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114019767A (zh) * 2021-11-03 2022-02-08 福建省晋华集成电路有限公司 制作半导体布局的方法以及制作半导体结构的方法

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Publication number Publication date
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