CN112951712B - 集成电路结构的形成方法 - Google Patents

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Abstract

本发明实施例提供一种集成电路结构的形成方法，包括：提供第一图案和待修正图案，所述第一图案包括相间隔的第一子图案和第二子图案，所述待修正图案位于所述第一子图案与所述第二子图案之间，所述第一图案与所述待修正图案之间具有预设水平距离；提供修剪掩膜，所述修剪掩膜具有预设区域，在包含所述待修正图案的平面内，所述预设区域的第一正投影与所述待修正图案重合，第二正投影位于所述待修正图案一侧，且水平长度大于等于两倍的所述预设水平距离；通过所述修剪掩膜进行曝光工艺，以形成目标图案。本发明实施例有利于准确修剪待修正图案。

Description

集成电路结构的形成方法
技术领域
本发明实施例涉及半导体领域，特别涉及一种集成电路结构的形成方法。
背景技术
随着集成电路的日益缩小，光学邻近效应造成的问题愈加严重。当两个分离的部件彼此太近时，光学邻近效应会使部件彼此更近甚至发生桥接，为了解决这种问题，引入双重图案技术DPT，通过两个掩膜形成位置相邻的不同部件。
然而，在进行双重图案工艺之后，有时还需要对某些特定图案进行修剪，以满足特定的电性要求。因此，如何实现对特定图案的准确修剪成为当前亟需解决的问题。
发明内容
本发明实施例提供一种集成电路结构的形成方法，有利于准确修剪待修正图案。
为解决上述问题，本发明实施例提供一种集成电路结构的形成方法，包括：提供第一图案和待修正图案，所述第一图案包括相间隔的第一子图案和第二子图案，所述待修正图案位于所述第一子图案与所述第二子图案之间，所述第一图案与所述待修正图案之间具有预设水平距离；提供修剪掩膜，所述修剪掩膜具有预设区域，在包含所述待修正图案的平面内，所述预设区域的第一正投影与所述待修正图案重合，第二正投影位于所述待修正图案一侧，且水平长度大于等于两倍的所述预设水平距离；通过所述修剪掩膜进行曝光工艺，以形成目标图案。
另外，所述预设区域的形状为矩形或多个矩形的组合形状。
另外，所述预设区域包括第一矩形和第二矩形，所述第一矩形与所述第二矩形水平串接；在包含所述第一图案的平面内，所述第一矩形的正投影与所述第一图案不重合，所述第二矩形的正投影与所述第一图案重合。
另外，所述第一矩形的水平长度为55nm～85nm。
另外，所述第一矩形的垂直宽度为20nm～50nm。
另外，所述第二矩形的水平长度为20nm～50nm。
另外，所述第二矩形的垂直宽度与所述第一矩形的垂直宽度相等。
另外，所述第二矩形的垂直宽度为20nm～50nm。
另外，还包括：提供第一膜层，所述第一膜层位于所述待修正图案远离所述修剪掩膜的一侧；所述待修正图案表面具有第一连接孔，用于连接所述第一膜层，所述第一连接孔与所述预设区域的正投影之间的第一垂直距离大于等于第一预设间隔。
另外，所述第一预设间隔为30nm～50nm。
另外，还包括：提供第二膜层，所述第二膜层位于所述待修正图案与所述修剪掩膜之间；所述待修正图案表面具有第二连接孔，用于连接所述第二膜层，所述第二连接孔与所述预设区域的正投影之间的第二垂直距离大于等于第二预设间隔。
另外，所述第二预设间隔为35nm～55nm。
另外，所述待修正图案包括连接图案，用于连接相邻独立子图案，所述预设区域的垂直宽度小于等于所述连接图案的垂直宽度。
另外，进行所述曝光工艺，包括：通过所述修剪掩膜对正光刻胶层或对负光刻胶层进行曝光。
另外，形成所述第一图案的步骤包括：提供第一光掩膜、基底以及在所述基底表面依次层叠的目标层和第一正光刻胶层，通过所述第一光掩膜对所述第一正光刻胶层进行曝光工艺；进行显影工艺，形成第一光刻图案，所述第一光刻图案用于刻蚀所述目标层以形成所述第一图案。
另外，形成所述待修正图案的步骤包括：形成第二正光刻胶层，以填充所述第一光刻图案；提供第二光掩膜，通过所述第二光掩膜对所述第二正光刻胶层进行曝光工艺；进行显影工艺，形成第二光刻图案，所述第二光刻图案用于刻蚀所述目标层以形成所述待修正图案。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
上述技术方案中，第二正投影的水平长度大于等于两倍的预设水平距离，有利于在预设区域对应的修剪图案收缩的情况下，准确去除与预设区域的正投影重合的待修正图案，形成满足要求的目标图案。
另外，预设区域的垂直宽度小于等于连接图案的垂直宽度，有利于避免通过修剪掩膜进行的曝光工艺对相邻独立子图案造成毁损，保证相邻独立子图案的结构完整性。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。
图1为图案分解的布局示意图；
图2至图8为集成电路结构的形成方法对应的结构示意图；
图9为部件布局示意图；
图10至图13为本发明实施例提供的图案分解的布局示意图；
图14为本发明实施例提供的集成电路结构的形成方法对应的结构示意图；
图15为本发明实施例提供的部件布局示意图。
具体实施方式
参考图1，在进行图案分解之后，获得图案分解的布局示意图，图案分解的布局示意图与所需部件的布局示意图相对应，用于示意部件的当前布局以及进行进一步处理所使用的掩膜。具体来说，第一图案(未标示)和待修正图案12指代部件的当前布局，修剪掩膜13指代用于进一步修剪的光掩模，修剪掩膜13的修剪图案指代目标修剪区域。
其中，第一图案(未标示)包括相间隔的第一子图案111和第二子图案112，待修正图案12包括第三子图案121、第四子图案122以及起到连接作用的连接图案123，待修正图案12位于第一子图案111和第二子图案112之间，第一图案与待修正图案12之间具有预设水平距离。当预设水平距离小于曝光机台的最小临界尺寸时，为保证第一图案和待修正图案12的有效形成，需要采用双重图案技术。
双重图案技术的大致步骤如下：参考图2，形成依次堆叠的基底10a、目标层10b以及第一光刻胶层10c；参考图3，提供第一图案对应的第一光掩模，并通过第一光掩模对第一光刻胶层10c进行曝光，进行显影得到第一光刻图案，并向第一光刻图案内填充第二光刻胶层10d；参考图4，提供待修正图案12对应的第二光掩模，并通过第二光掩模对第二光刻胶层10d进行曝光；显影后得到第二光刻图案；参考图5，通过第二光刻图案对目标层10b进行图案化刻蚀，形成第一图案和待修正图案12。然而，由于待修正图案12中第三子图案121与第四子图案122需要电隔离，因此，参考图6，可在形成第一图案和待修正图案12之后，去除第一光刻胶层10c和第二光刻胶层10d，形成第三光刻胶层14，通过修剪掩膜13对第三光刻胶层14进行曝光，显影后得到第三光刻图案，通过第三光刻图案进行刻蚀工艺，修剪连接图案123，使得第三子图案121与第四子图案122相互分离且电隔离。
在包含待修正图案12的平面内，修剪掩膜13的正投影与连接图案123部分重合，重合区域为理想的修剪区域，通过去除修剪区域的连接图案123，可实现第三子图案121与第四子图案122的有效电隔离；此外，为避免通过修剪掩膜13进行的曝光对第一图案的形成造成影响，修剪掩膜13的正投影位于第一子图案111与第二子图案112之间，即修剪掩膜13的正投影与第一图案的正投影不重合，修剪掩膜13的最大水平长度等于第一子图案111与第二子图案112之间的水平距离。
然而，由于光学邻近效应(Optical Proximity Effect，OPE)的影响，光掩膜的实际曝光区域相对于理想曝光区域会发生畸变，进而导致实际修剪区域相对于理想修剪区域发生畸变，畸变类型包括圆角、线条缩短以及图案收缩。具体地，第一子图案111的直角畸变为圆角，修剪掩膜13的理想修剪区域为矩形，实际修剪区域为椭圆13a，椭圆13a的水平长度和垂直宽度均小于矩形。这就使得修剪掩膜13无法有效修剪连接图案123，进而无法有效隔离第三子图案121和第四子图案122。
参考图6，理想情况下，连接图案123上部的第三光刻胶层14可以被有效曝光，在对第三光刻胶层14进行曝光和显影之后，通过第三光刻胶层14进行的图案化刻蚀可有效截断连接图案123，将待修正图案12拆分为彼此分离的两部分；参考图7至图9，在光学邻近效应的影响下，畸变导致的工艺偏移ΔX使得连接图案123上部的部分光刻胶未被有效曝光，通过第三光刻胶层14进行图案化刻蚀无法有效截断连接图案123，第三子图案121和第四子图案122依旧通过连接图案123桥接。
此外，在某些情况下，收缩后的椭圆13a依旧能够有效曝光连接图案123对应的光刻胶层，但是由于在水平方向上，椭圆13a两端的垂直宽度较小，被曝光的光刻胶层的最小垂直宽度也较小。这就导致在进行图案化刻蚀的过程中，连接图案123被修剪分离的两部分因相距较近而相互吸引，进而发生不期望的电短路连接。
为解决上问题，本发明实施提供一种集成电路结构的形成方法，第二正投影的水平长度大于等于两倍的预设水平距离，有利于在预设区域对应的修剪区域收缩的情况下，准确修剪与预设区域的正投影重合的待修正图案，形成满足要求的目标图案。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图10至图13为本发明实施例提供的图案分解的布局示意图；图14为本发明实施例提供的集成电路结构的形成方法对应的结构示意图；图15为本发明实施例提供的部件布局示意图。本实施例中，形成目标图案包括以下步骤：
参考图10，提供第一图案(未标示)和待修正图案22。
本实施例中，第一图案与待修正图案22之间具有预设水平距离，由于预设水平距离小于曝光机台的最小临界尺寸，因此，需要采用双重图案技术形成第一图案和待修正图案22，避免第一图案与待修正图案22在形成过程中相互吸引而发生桥接，保证第一图案与待修正图案22相互分离。形成第一图案和待修正图案22的具体工艺步骤如下：
提供第一光掩模、基底以及在基底表面依次层叠的目标层和第一正光刻胶层，通过第一光掩模对第一正光刻胶层进行第一曝光工艺；进行第一显影工艺，形成第一光刻图案，第一光刻图案用于刻蚀目标层以形成第一图案；形成第二正光刻胶层，以填充第一光刻图案；提供第二光掩模，通过第二光掩模对第二正光刻胶层进行第二曝光工艺；进行第二显影工艺，形成第二光刻图案，第二光刻图案用于刻蚀目标层以形成待修正图案22；通过第二光刻图案对目标层进行图案化刻蚀，形成第一图案和待修正图案22。
需要说明的是，本实施例仅以光刻胶层的材料为正光刻胶作为示例进行说明，实际上，光刻胶的材料还可以是负光刻胶；此外，可采用不同类型的光刻胶分别形成第一光刻图案和第二光刻图案，例如采用正光刻胶形成第一光刻图案，采用负光刻胶形成第二光刻图案。
本实施例中，在形成第一图案和待修正图案22之后，提供修剪掩膜，修剪掩膜具有预设区域。在包含待修正图案22的平面内，预设区域的正投影为修剪掩膜的理想修剪区域。
“预设区域”的实际形态与待曝光的光刻胶的类型有关，当光刻胶的类型为正光刻胶时，预设区域为修剪掩膜的图案化开口；当光刻胶的类型为负光刻胶时，预设区域的形状为修剪掩膜的形状。本实施例以待曝光的光刻胶为正光刻胶，预设区域为图案化开口作为示例进行具体说明。
本实施例中，在形成第一图案和待修正图案22之后，去除第一正光刻胶层和第二正光刻胶层，并在待修正图案22上形成第三正光刻胶层，通过修剪掩膜对第三光刻胶层进行曝光，并通过显影后形成的图案化开口对待修正图案22进行修剪，形成目标图案；在其他实施例中，还可以通过修剪掩膜对第二正光刻胶层进行进一步曝光，并通过进一步图案化的第二正光刻胶层对待修正图案进行修剪，形成目标图案。
需要说明的是，在其他实施例中，如果选择对第二正光刻胶层进行进一步曝光，在形成待修正图案的过程中，具体为在进行第二显影工艺之后，可不对第二正光刻胶层进行硬烘干，而直接进行图案化刻蚀。如此，有利于降低后续采用修剪掩膜曝光第二正光刻胶层的难度，有利于缩短曝光时间。
本实施例中，为保证在光学邻近效应的影响下，收缩后的实际修剪区域能够有效截断连接图案223，需要对“预设区域”的有效范围23b的尺寸参数进行限定，尺寸参数包括水平长度和垂直宽度。当收缩后的实际修剪区域的水平长度大于连接图案223的水平长度时，收缩后的实际修剪区域在理想状态下可有效截断连接图案223；当收缩后的实际垂直宽度较大时，在进行图案化刻蚀的过程中，连接图案223彼此分离的两部分不会因距离相近而发生相互吸引而桥接。
本实施例中，在包含待修正图案22的平面内，预设区域的第一正投影与待修正图案22重合，第二正投影位于待修正图案22一侧，且水平长度大于等于两倍的预设水平距离；其中，第一正投影和第二正投影为预设区域的正投影的两个部分。由于第二正投影的水平长度大于等于两倍的预设水平距离，第一子图案211与待修正图案22之间的距离为预设水平距离，因此，在包含第一图案的平面内，第二正投影与第一子图案211部分重合，且重合区域的水平长度大于等于预设水平间距。
本文中，记重合区域的水平长度为第一水平长度231，当第一水平长度大于预设水平距离时，有利于保证收缩后的实际修剪区域的最大水平长度大于连接图案223的水平长度，从而在理想情况下截断连接图案223，保证第三子图案221和第四子图案223之间的电隔离。
需要说明的是，本实施例仅对位于连接图案223一侧的正投影的水平长度进行限定，实际上，对位于连接图案223相对的另一侧的正投影的水平长度也可以进行相同的限定，保证收缩后的实际修剪区域能够有效截断连接图案223相对的两条侧边，避免仅有一条侧边被截断；此外，在光学邻近效应的影响下，当只有一条侧边无法被有效截断时，也可以仅对连接图案223一侧的正投影的水平长度进行限定，从而截断保持桥接的侧边。
本文中，记预设区域的垂直宽度为第一垂直宽度234，第一垂直宽度234的参数设置与第二正投影的水平长度的参数设置有关。具体来说，第二正投影的水平长度与连接图案223的水平长度的比值越大，有效范围23b的水平长度越大，在收缩比例不变的情况下，收缩后的椭圆的水平长度越大，由于连接图案223的侧边的位置不变，因此在椭圆的水平长度增大之后，连接图案223的侧边相对地更为靠近椭圆的短轴；进一步地，当短轴的垂直宽度不变时，由于连接图案223的侧边更为靠近短轴，因此侧边所在直线上椭圆的垂直宽度增大。
根据上述分析可知，在椭圆的水平长度增大的条件下，如果只需要保持侧边所在直线上椭圆的垂直宽度不变，可减小短轴的垂直宽度，即减少收缩前的第一垂直宽度234。即比值越大，有效范围23b的水平长度越大，第一垂直宽度234的最小值越小；比值越小，有效范围23b的水平长度越小，第一垂直宽度234的最小值越大。
以下将通过图示进行详细地对比说明。需要说明的是，图示中的数值仅作为示例性说明，不作为实际取值的参考。
参考图11，假设预设区域为第一区域241，第一区域241在畸变后形成第一椭圆241a，第一椭圆241a的半长轴的长度为a1，半短轴的长度为b，a1值的大小由第一区域241的水平长度决定，b值的大小由第一区域241的垂直宽度决定。连接图案223与第一区域241的正投影重合，连接图案223的侧边与第一椭圆241a的短轴的水平距离为c，侧边所在直线上，第一椭圆241a的垂直宽度的为2倍的d1。
可以确定的是，在第一区域241的水平长度和垂直宽度不变的情况下，畸变收缩后的第一椭圆241a的半长轴长度始终为a1，半短轴长度始终为b。
同时参考图12，假设预设区域调整为第二区域242，相较于第一区域241，第二区域242的水平长度较大，垂直宽度不变，第二区域242畸变收缩后的第二椭圆242a的半长轴的长度为a2，半短轴的长度为b，由于第二区域242的水平长度较大，因此a2大于a1。由于连接图案223的位置不变，因此连接图案223的侧边与第一椭圆241a的短轴的水平距离依然为c，在半长轴的长度增大的情况下，可认为连接图案223的侧边相对地更为靠近短轴，具体来说，c/a1大于c/a2；相应地，在连接图案223侧边所在直线上，第二椭圆242a的垂直宽度的一半更接近半短轴的长度b，因此d2大于d1。
根据上述分析可知，在垂直宽度不变的情况下，预设区域的水平增大，会导致连接图案223侧边所在直线上椭圆的垂直宽度增大，待修正图案22被截断的两部分相距较远，被截断的两部分不容易因相距较近而发生桥接，从而有效地保证第三子图案221和第四子图案222的电隔离。换句话来说，如果仅需要保持当前被截断的两部分的垂直距离不变，且希望减小预设区域的垂直宽度，可通过增加预设区域的水平长度实现；相反地，如果希望减小预设区域的水平长度，同时保持当前被截断的两部分的垂直距离不变，可通过增加预设区域的垂直宽度实现。本实施例中，第二正投影的水平长度大于等于两倍的预设水平距离，第一垂直宽度234的最小值大于等于20nm；同时，为避免连接图案223的修剪对其他电学部件的性能造成影响，本实施例还根据其他电学部件所处位置对第一垂直宽度234的最大值进行限定。
具体地，本实施例还提供第一膜层，第一膜层位于待修正图案22远离修剪掩膜的一侧；待修正图案22表面具有第一连接孔224，用于连接第一膜层，第一连接孔224与预设区域的正投影之间的第一垂直距离232大于等于第一预设间隔；其中，第一预设间隔为30nm～50nm，例如为35nm、40nm或45nm。
此外，本实施例还提供第二膜层，第二膜层位于待修正图案22与修剪掩膜之间；待修正图案22表面具有第二连接孔225，用于连接第二膜层，第二连接孔225与预设区域的正投影之间的第二垂直距离233大于等于第二预设间隔；其中，第二预设间隔为35nm～55nm，例如为40nm、45nm或50nm。
也就是说，为避免通过修剪掩膜进行的曝光工艺对第一连接孔224和第二连接孔225的电学性能造成影响，第一垂直宽度234的最大值受第一连接孔224与第二连接孔225之间的垂直宽度、第一预设间隔和第二预设间隔的限定；此外，还可以避免曝光工艺对第三子图案221和第四子图案222的电学性能造成影响，此时，第一垂直宽度234的最大值还受第三子图案221与第四子图案222之间的垂直距离的限定，即第一垂直宽度234的最大值应当小于等于连接图案223的垂直宽度。
参考图13，本实施例中，预设区域23的形状为矩形或多个矩形的组合形状，预设区域23位于有效范围23b内。具体地，预设区域23包括第一矩形25和第二矩形26，第一矩形25与第二矩形26水平串接；在包含第一图案的平面内，第一矩形25的正投影与第一图案不重合，第二矩形26的正投影与第一子图案211部分重合。
其中，第一矩形25的垂直宽度可与第二矩形26的垂直宽度相等或不等；当两者的垂直宽度不等时，第一矩形25朝向第一连接孔224的侧边平齐于第二矩形26朝向第一连接孔224的侧边，或者，第一矩形25背离第一连接孔224的侧边平齐于第二矩形26背离第一连接孔224的侧边，或者，侧边均不对齐。通过调整第二矩形26的垂直宽度和位置，可避开特定电学部件，避免修剪工艺对特定电学部件造成损伤。
在其他实施例中，预设区域还包括第三矩形，第三矩形与第一矩形位于第二矩形的相对两侧，第三矩形与第二矩形串接，第三矩形的水平长度与第一矩形的水平长度相等或不等，第三矩形的垂直宽度与第一矩形的垂直宽度相等或不等，第三矩形与第一矩形轴线对称或轴线不对称。其中，第三矩形与第一矩形的对称情况与第二子图案的位置有关，在进行连接图案的修剪时，可根据第二子图案的位置调整第三矩形的位置，从而避免第三矩形的设置对第二子图案的性能造成影响。
本实施例中，第一矩形25的水平长度为55nm～85nm，例如为65nm、70nm或75nm，第一矩形25的垂直宽度为20nm～50nm，例如为30nm、35nm或40nm；第二矩形26的水平长度为20nm～50nm，例如为30nm、35nm或40nm，第二矩形26的垂直宽度与第一矩形25的垂直宽度相等，第二矩形26的垂直宽度为20nm～50nm，例如为30nm、35nm或40nm。
参考图14和图15，本实施例中，在形成修剪掩膜之后，通过修剪掩膜对第三正光刻胶层24进行曝光，并通过显影工艺和图案化刻蚀工艺刻蚀暴露的连接图案223(参考图10)，修剪掩膜对应的实际修剪区域23a的水平长度大于连接图案223的水平长度，采用本实施例提供的修剪掩膜可有效截断连接图案223，保证第三子图案221和第四子图案222的有效电隔离。
本实施例中，第二正投影的水平长度大于等于两倍的预设水平距离，有利于在预设区域对应的修剪图案收缩的情况下，准确去除与预设区域的正投影重合的待修正图案，形成满足要求的目标图案。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (15)

1.一种集成电路结构的形成方法，其特征在于，包括：
提供第一图案和待修正图案，所述第一图案包括相间隔的第一子图案和第二子图案，所述待修正图案位于所述第一子图案与所述第二子图案之间，所述第一图案与所述待修正图案之间具有预设水平距离；
提供修剪掩膜，所述修剪掩膜具有预设区域，在包含所述待修正图案的平面内，所述预设区域的第一正投影与所述待修正图案重合，第二正投影位于所述待修正图案的相对两侧，所述第二正投影与所述第一子图案部分重合，且所述重合区域的水平长度大于等于所述预设水平距离；所述待修正图案包括：第三子图案、第四子图案以及起到连接作用的连接图案，所述预设区域的垂直宽度小于等于所述连接图案的垂直宽度；
通过所述修剪掩膜进行曝光工艺，以形成目标图案。
2.根据权利要求1所述的集成电路结构的形成方法，其特征在于，所述预设区域的形状为矩形或多个矩形的组合形状。
3.根据权利要求2所述的集成电路结构的形成方法，其特征在于，所述预设区域包括第一矩形和第二矩形，所述第一矩形与所述第二矩形水平串接；
在包含所述第一图案的平面内，所述第一矩形的正投影与所述第一图案不重合，所述第二矩形的正投影与所述第一图案重合。
4.根据权利要求3所述的集成电路结构的形成方法，其特征在于，所述第一矩形的水平长度为55nm～85nm。
5.根据权利要求3所述的集成电路结构的形成方法，其特征在于，所述第一矩形的垂直宽度为20nm～50nm。
6.根据权利要求3所述的集成电路结构的形成方法，其特征在于，所述第二矩形的水平长度为20nm～50nm。
7.根据权利要求3所述的集成电路结构的形成方法，其特征在于，所述第二矩形的垂直宽度与所述第一矩形的垂直宽度相等。
8.根据权利要求3或7所述的集成电路结构的形成方法，其特征在于，所述第二矩形的垂直宽度为20nm～50nm。
9.根据权利要求1所述的集成电路结构的形成方法，其特征在于，还包括：提供第一膜层，所述第一膜层位于所述待修正图案远离所述修剪掩膜的一侧；所述待修正图案表面具有第一连接孔，用于连接所述第一膜层，所述第一连接孔与所述预设区域的正投影之间的第一垂直距离大于等于第一预设间隔。
10.根据权利要求9所述的集成电路结构的形成方法，其特征在于，所述第一预设间隔为30nm～50nm。
11.根据权利要求9所述的集成电路结构的形成方法，其特征在于，还包括：提供第二膜层，所述第二膜层位于所述待修正图案与所述修剪掩膜之间；
所述待修正图案表面具有第二连接孔，用于连接所述第二膜层，所述第二连接孔与所述预设区域的正投影之间的第二垂直距离大于等于第二预设间隔。
12.根据权利要求11所述的集成电路结构的形成方法，其特征在于，所述第二预设间隔为35nm～55nm。
13.根据权利要求1所述的集成电路结构的形成方法，其特征在于，进行所述曝光工艺，包括：通过所述修剪掩膜对正光刻胶层或对负光刻胶层进行曝光。
14.根据权利要求1所述的集成电路结构的形成方法，其特征在于，形成所述第一图案的步骤包括：
提供第一光掩膜、基底以及在所述基底表面依次层叠的目标层和第一正光刻胶层，通过所述第一光掩膜对所述第一正光刻胶层进行曝光工艺；
进行显影工艺，形成第一光刻图案，所述第一光刻图案用于刻蚀所述目标层以形成所述第一图案。
15.根据权利要求14所述的集成电路结构的形成方法，其特征在于，形成所述待修正图案的步骤包括：
形成第二正光刻胶层，以填充所述第一光刻图案；
提供第二光掩膜，通过所述第二光掩膜对所述第二正光刻胶层进行曝光工艺；进行显影工艺，形成第二光刻图案，所述第二光刻图案用于刻蚀所述目标层以形成所述待修正图案。
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CN115270684B (zh) * 2022-09-26 2022-12-16 北京紫光芯能科技有限公司 一种电路绘制方法、装置、可读介质及电子设备

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3449300B2 (ja) * 1999-07-06 2003-09-22 横河電機株式会社 基板上に形成された回路のトリミング方法
US6733929B2 (en) * 2000-07-05 2004-05-11 Numerical Technologies, Inc. Phase shift masking for complex patterns with proximity adjustments
US6534224B2 (en) * 2001-01-30 2003-03-18 Advanced Micro Devices, Inc. Phase shift mask and system and method for making the same
US6808850B2 (en) * 2002-10-21 2004-10-26 Numerical Technologies, Inc. Performing optical proximity correction on trim-level segments not abutting features to be printed
US6797441B2 (en) * 2002-10-21 2004-09-28 Numerical Technologies, Inc. Method and apparatus for using a complementary mask to clear phase conflicts on a phase shifting mask
JP2008116506A (ja) * 2006-10-31 2008-05-22 Toshiba Corp マスクデータ処理方法と半導体装置の製造方法
TWI448916B (zh) * 2009-07-30 2014-08-11 United Microelectronics Corp 修正佈局圖案的方法
US8404403B2 (en) * 2010-06-25 2013-03-26 Intel Corporation Mask design and OPC for device manufacture
US8365108B2 (en) * 2011-01-06 2013-01-29 International Business Machines Corporation Generating cut mask for double-patterning process
TWI540379B (zh) * 2011-07-20 2016-07-01 聯華電子股份有限公司 光學接近修正方法
CN102931184B (zh) * 2011-08-12 2016-09-14 联华电子股份有限公司 半导体结构及其制法
NL2011261A (en) * 2012-08-20 2014-02-24 Asml Netherlands Bv Method of preparing a pattern, method of forming a mask set, device manufacturing method and computer program.
TWI588595B (zh) * 2013-01-24 2017-06-21 聯華電子股份有限公司 光學鄰近修正方法
CN104020638B (zh) * 2014-06-19 2017-07-11 上海华力微电子有限公司 掩膜板图形的形成方法和光刻及刻蚀方法
US10388644B2 (en) * 2016-11-29 2019-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing conductors and semiconductor device which includes conductors
JP6964029B2 (ja) * 2017-06-06 2021-11-10 Hoya株式会社 フォトマスク、及び、表示装置の製造方法
CN107968047A (zh) * 2017-11-23 2018-04-27 长江存储科技有限责任公司 一种sadp页缓冲器切断方法及结构
CN109445252B (zh) * 2018-12-24 2020-11-20 上海华力集成电路制造有限公司 离子注入层热点结构opc变换处理方法
CN111474819B (zh) * 2020-04-26 2023-08-15 上海华力集成电路制造有限公司 一种优化meef的光学邻近修正方法

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