DE102012205914B4 - Mandrelmodifzierung zum Erreichen einer einzelfinnen-finnenähnlichen Feldeffekttransistor-(FINFET-)Vorrichtung - Google Patents

Mandrelmodifzierung zum Erreichen einer einzelfinnen-finnenähnlichen Feldeffekttransistor-(FINFET-)Vorrichtung Download PDF

Info

Publication number
DE102012205914B4
DE102012205914B4 DE102012205914.8A DE102012205914A DE102012205914B4 DE 102012205914 B4 DE102012205914 B4 DE 102012205914B4 DE 102012205914 A DE102012205914 A DE 102012205914A DE 102012205914 B4 DE102012205914 B4 DE 102012205914B4
Authority
DE
Germany
Prior art keywords
feature
mandrel
masking
fin
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102012205914.8A
Other languages
English (en)
Other versions
DE102012205914A1 (de
Inventor
Ming-Feng Shieh
Yi-Tang LIN
Chia-Cheng Ho
Chih-Sheng Chang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102012205914A1 publication Critical patent/DE102012205914A1/de
Application granted granted Critical
Publication of DE102012205914B4 publication Critical patent/DE102012205914B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/38—Masks having auxiliary features, e.g. special coatings or marks for alignment or testing; Preparation thereof
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/70—Adapting basic layout or design of masks to lithographic process requirements, e.g., second iteration correction of mask patterns for imaging
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
    • G06Q30/00—Commerce
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/782—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, each consisting of a single circuit element
    • H01L21/786—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, each consisting of a single circuit element the substrate being other than a semiconductor body, e.g. insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Business, Economics & Management (AREA)
  • Development Economics (AREA)
  • Accounting & Taxation (AREA)
  • Economics (AREA)
  • Finance (AREA)
  • Marketing (AREA)
  • Strategic Management (AREA)
  • General Business, Economics & Management (AREA)
  • Theoretical Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

Verfahren, umfassend:
Bereitstellen eines Hauptmaskenlayouts und eines Abgleichsmaskenlayouts zum Bilden von Finnen (356) einer finnenähnlichen Feldeffekttransistor- (FinFET-) Vorrichtung, wobei das Hauptmaskenlayout ein erstes Maskierungsmerkmal (205) enthält und das Abgleichsmaskenlayout ein zweites Maskierungsmerkmal (210) enthält, welches wenigstens zwei Finnen definiert, und wobei das erste Maskierungsmerkmal (205) und das zweite Maskierungsmerkmal (210) in einem räumlichen Verhältnis zueinander stehen; und
Modifizieren des Hauptmaskenlayouts basierend auf dem räumlichen Verhältnis zwischen dem ersten Maskierungsmerkmal (205) und dem zweiten Maskierungsmerkmal (210), wobei das Modifizieren des Hauptmaskenlayouts ein Modifizieren des ersten Maskierungsmerkmals (205) beinhaltet, so dass unter Einsatz des modifizierten Maskenlayouts und des Abgleichsmaskenlayouts eine Einzelfinnen-FinFET-Vorrichtung gebildet wird,
wobei das erste Maskierungsmerkmal (205) ein erstes Mandrelstrukturmerkmal (205C) und ein zweites Mandrelstrukturmerkmal (205B) definiert, wobei das erste Mandrelstrukturmerkmal (205C) von dem zweiten Mandrelstrukturmerkmal (205B) beabstandet ist, und
wobei das zweite Maskierungsmerkmal (210) ein erstes Abgleichsmaskierungsteil (210A, 210C) und ein zweites Abgleichsmaskierungsteil (210B) definiert,
wobei das erste Abgleichsmaskierungsteil (210A, 210C) und das zweite Abgleichsmaskierungsteil (210B) jeweils eine Weite (Wtrim) haben, die größer ist als der Abstand zwischen dem ersten Mandrelstrukturmerkmal (205C) und dem zweiten Mandrelstrukturmerkmal (205B), so dass das räumliche Verhältnis zwischen dem ersten Maskierungsmerkmal (205) und dem zweiten Maskierungsmerkmal (210) beinhaltet, dass das erste Abgleichsmaskierungsteil (210A, 210C) und das zweite Abgleichsmaskierungsteil (210B) jeweils einen Teil des ersten Mandrelstrukturmerkmals (205C) und einen Teil des zweiten Mandrelstrukturmerkmals (205B) überlappen, und
wobei das Modifizieren des Hauptmaskenlayouts beinhaltet:
Entfernen eines Teils des zweiten Mandrelstrukturmerkmals (205B), welcher durch das zweite Abgleichsmaskierungsteil (210B) überlappt wird, und
Hinzufügen eines zusätzlichen Mandrelstrukturmerkmals (206) zu dem ersten Mandrelstrukturmerkmal (205C) mit einer Länge, die größer ist als die Länge des zweiten Abgleichsmaskierungsteils (210B), sodass eine Länge (b) des zusätzlichen Mandrelstrukturmerkmals (206) auf einer beliebigen Seite des zweiten Abgleichsmaskierungsteils (210B) ausreichend ist, um während der Herstellung ein Abrunden von Ecken zu vermeiden,
wobei das erste Mandrelstrukturmerkmal (205C) und das zweite Mandrelstrukturmerkmal (205B) jeweils von Abstandshaltern (215) umgeben sind, und das zweite Maskierungsmerkmal (210) des Abgleichsmaskenlayouts den Abstandshalter (215), der das erste Mandrelstrukturmerkmal (205C) umgibt, und den Abstandshalter (215), der das zweite Mandrelstrukturmerkmal (205B) umgibt, überlappt.

Description

  • Hintergrund der Erfindung
  • Technologien zum Fertigen integrierter Schaltkreise (IC) werden stetig verbessert. Solche Verbesserungen beinhalten häufig ein Hinunterskalieren von Vorrichtungsgeometrien, um niedrigere Herstellungskosten, eine höhere Vorrichtungsintegrationsdichte, höhere Geschwindigkeiten und um eine bessere Leistung zu erzielen. Zum Formen von Komponenten eines integrierten Schaltkreises werden häufig Lithographieverfahren eingesetzt, bei denen gewöhnlich ein Bestrahlungswerkzeug Licht durch eine Maske oder durch ein Gitternetz wirft und das Licht auf eine Resistschicht eines Wafers fokussiert, was dazu führt, dass die Resistschicht eine Abbildung von Komponenten eines integrierten Schaltkreises aufweist. Ein Bilden von Vorrichtungsstrukturen mit kleineren Abmessungen ist durch die Auflösung des Bestrahlungswerkzeuges begrenzt. Beispielsweise ist das Formen von finnenähnlichen Feldeffekt- (FinFET-)Vorrichtungen mit weniger als zwei Finnen durch gegenwärtige Lithographieauflösungsgrenzen nicht möglich. Demnach sind in Anbetracht der fortschreitenden Hinunterskalierung die existierenden Lithographietechniken nicht in Gänze in jeder Hinsicht zufriedenstellend gewesen, wiewohl sie im Allgemeinen angemessen für ihre angedachten Zwecke gewesen sind.
  • US 2011 / 0 195 564 A1 beschreibt ein Speicherzellenlayout, bei dem Abstandhalter als Masken verwendet werden, wobei durch die Veränderung der Abstandshalter Begrenzungen in Lithographieprozessen verhindert werden können und eine Finnenausbildung für Feldeffekttransistoren ermöglicht wird.
  • US 2008 / 0 308 880 A1 offenbart eine SRAM-Zelle, die FinFETs umfasst.
  • US 2007 / 0 128 782 A1 offenbart einen MOSFET.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten verstanden, wenn die folgende detaillierte Beschreibung in Zusammenschau mit den begleitenden Abbildungen gelesen wird. Es wird betont, dass in Übereinstimmung mit der üblichen Handhabung in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und nur für Veranschaulichungszwecke verwendet werden. Um es klarer zu sagen: In der Tat können die Abmessungen der verschiedenen Merkmale beliebig vergrößert oder reduziert werden.
    • 1A bis 1I sind Aufsichten auf einen integrierten Schaltkreis 100 während verschiedener Herstellungsphasen gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 2 stellt ein Designlayout für einen integrierten Schaltkreis dar, das zum Herstellen eines integrierten Schaltkreises eingesetzt werden kann, der eine Einzelfinnen- finnenähnlichen Feldeffekttransistor- (FinFET-) Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung beinhaltet.
    • 3A bis 3G sind Aufsichten auf einen integrierten Schaltkreis während verschiedener Herstellungsphasen, bei denen das Designlayout für einen integrierten Schalkreis von 2 gemäß verschiedenen Aspekten der vorliegenden Offenbarung eingesetzt wird.
    • 4 stellt ein anderes Designlayout für einen integrierten Schaltkreis dar, das zum Herstellen eines integrierten Schalkreises eingesetzt werden kann, der eine Einzelfinnen-FinFET-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung beinhaltet.
    • 5A bis 5G sind Aufsichten auf einen integrierten Schaltkreis während verschiedener Herstellungsphasen, die das Designlayout für einen integrierten Schaltkreis von 4 gemäß verschiedenen Aspekten der vorliegenden Offenbarung einsetzen.
  • Genaue Beschreibung
  • Die folgende Offenbarung beschreibt viele verschiedene Ausführungsformen oder Beispiele zum Ausführen verschiedener Merkmale der Erfindung. Zum Vereinfachen der vorliegenden Offenbarung werden untenstehend bestimmte Beispiele von Komponenten und Anordnungen beschrieben. Dies sind freilich lediglich Beispiele und sollen nicht begrenzend sein. Beispielsweise kann in der folgenden Beschreibung die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal Ausführungsformen beinhalten, bei denen das erste und das zweite Merkmal im direkten Kontakt zueinander geformt werden, und eine solche Bildung kann auch Ausführungsformen beinhalten, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal geformt werden, so dass das erste und das zweite Merkmal nicht im direkten Kontakt zueinander sein können. Zusätzlich kann die vorliegende Offenbarung bei verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient dem Zwecke der Einfachheit und der Klarheit und legt als solche keinen Zusammenhang zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen fest.
  • 1A bis 1I sind Aufsichten auf einen integrierten Schalkreis 100 während verschiedener Herstellungsphasen gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Der integrierte Schaltkreis 100 ist ein integrierter Schaltkreis-(IC-) Chip, ein System auf einem Chip (SoC), oder ein Teil davon, der verschiedene passive und aktive mikroelektronische Komponenten enthält, wie zum Beispiel Widerstände, Kondensatoren, Spulen, Dioden, Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs), komplementäre MOS (CMOS) Transistoren, bipolare Sperrschichttransistoren (BJTs), lateral diffundierte MOS (LDMOS) Transistoren, Hochleistungs-MOS-Transistoren, finnenähnliche Feldeffekttransistoren (FinFETs), andere geeignete Komponenten, oder Kombinationen davon. Bei der dargestellten Ausführungsform beinhaltet der integrierte Schaltkreis 100, wie unten weiter diskutiert wird, verschiedene FinFET-Vorrichtungen, und der integrierte Schaltkreis 100 ist während verschiedener Phasen der FinFET-Vorrichtung-Herstellung dargestellt. Der Begriff FinFET-Vorrichtung bezeichnet einen beliebigen finnenbasierten (engl.: „fin-based“) Multigate-Transistor. 1A bis 1I werden gleichzeitig diskutiert und wurden zum Zwecke der Klarheit vereinfacht, um das erfinderische Konzept der vorliegenden Offenbarung verständlicher darzulegen. Dem integrierten Schaltkreis 100 können zusätzliche Merkmale hinzugefügt werden, und einige der unten beschriebenen Merkmale können in anderen Ausführungsformen des integrierten Schaltkreises 100 ersetzt oder weggelassen werden.
  • Bei den 1A bis 1C wird ein erster Maskierungsprozess bzw. ein Hauptmaskierungsprozess durchgeführt, um eine Weite und einen Abstand (engl.: „pitch“) von Finnen von verschiedenen Finnenstrukturen des integrierten Schaltkreises 100 zu definieren, wobei die Finnenstrukturen in verschiedenen FinFET-Vorrichtungen beinhaltet sind. Gemäß 1A wird ein Substrat 110 bereitgestellt. Bei dem vorliegenden Beispiel ist das Substrat 110 ein Halbleitersubstrat, das Silizium beinhaltet. Alternativ oder zusätzlich beinhaltet das Substrat 110 einen elementaren Halbleiter, wie Germanium; einen zusammengesetzten Halbleiter, wie Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid, und/oder Indiumantimonid; oder Kombinationen davon. Alternativ ist das Substrat 110 ein Silicon-on-Insulator- (SOI-) Substrat, welches hergestellt werden kann mittels Abscheidung durch Implantierung von Sauerstoff (SIMOX), Bonden von Wafern, oder durch andere Verfahren. Das Substrat 110 kann verschiedene dotierte Regionen oder andere geeignete Merkmale enthalten.
  • Eine Anordnung von Mandrelstrukturen (Kernmaterialien) 120 wird über dem Substrat 110 angeordnet, wobei benachbarte Mandrelstrukturen 120 voneinander durch einen Abstand P1 beabstandet sind und jede Mandrelstuktur 120 eine Weite W1 hat. Die Mandrelstrukturen 120 beinhalten ein Musterungsmaterial oder ein Maskierungsmaterial, wie z.B. Resistmaterial, Polysilizium, Siliziumoxid, Siliziumnitrid oder ein anderes Musterungs- oder Maskierungsmaterial, oder Kombinationen davon. Gemäß einem Beispiel beinhaltet das Bilden von Mandrelstrukturen 120 ein Aufbringen einer Musterungs- oder Maskierungsschicht (wie beispielsweise eine Polysiliziumschicht) auf dem Substrat 110; ein Bilden einer Resistschicht über der Maskierungsschicht; ein Verwenden einer Mandrelstrukturmaske (die auch als Hauptmaske bezeichnet wird), um die Resistschicht einer Strahlung auszusetzen, wodurch bestrahlte Teile der Resistschicht und unbestrahlte Teile der Resistschicht gebildet werden; ein Entfernen der bestrahlten Teile oder der nicht-bestrahlten Teile der Resistschicht (beispielsweise durch Auftragen einer Entwicklungslösung auf die bestrahlte Resistschicht), wodurch eine gemusterte Resistschicht gebildet wird, welche Teile der Maskierungsschicht hervorstellt; und ein Verwenden der gemusterten Resistschicht zum Ätzen der Maskierungsschicht, insbesondere der bestrahlten Teile der Maskierungsschicht, um die Mandrelstrukturen 120 wie in 1A dargestellt zu formen. Gemäß anderen Beispielen werden die Mandrelstrukturen 120 geformt durch verschiedene Depositionsverfahren, Lithographieverfahren, Ätzverfahren, oder Kombinationen davon. Die Depositionsverfahren beinhalten chemische Gasphasenabscheidung (chemical vapor deposition, CVD), physikalische Gasphasenabscheidung (physical vapor deposition, PVD), Atomlagenabscheidung (atomic layer deposition, ALD), High Density Plasma CVD (HDPCVD), metallorganische CVD (metal organic CVD, MOCVD), Remote Plasma CVD (RPCVD), Plasma-verbesserte CVD (plasma enhanced CVD, PECVD), Niedrigdruck CVD (low-presure CVD, LPCVD), Atomlagen CVD (atomic layer CVD, ALCVD), Atmosphärendruck CVD (atmospheric pressure CVD, APCVD), ein Beschichten/Metallisieren (engl.: „Plating“), andere Depositionsverfahren, oder Kombinationen davon. Die Lithographie-Verfahren können beinhalten: ein Beschichten eines Resists (engl.: „resist coating“) (zum Beispiel Rotationsbeschichtung), ein Ausheizen (engl.: „soft baking“), ein Ausrichten einer Maske, ein Bestrahlen, ein Nachbestrahlungshärten, ein Entwickeln des Resists, ein Spülen, ein Trocknen (beispielsweise ein Tempern (engl.: „hard baking“)), andere Lithographieverfahren, oder Kombinationen davon. Alternativ können die Lithographieverfahren durch andere Verfahren ersetzt oder ausgeführt werden, wie beispielsweise durch Lithographie ohne Masken (engl.: „maskless lithography“), Elektronenstrahlbeschriftung, Ionenstrahlbeschriftung, und/oder Nanoprägelithographietechnologie (engl.: „nanoimprint technology“). Die Ätzverfahren beinhalten ein Trockenätzen, ein Nassätzen, andere Ätzverfahren oder Kombinationen davon.
  • In 1B sind auf dem Substrat 110 Abstandshalter 130 gebildet, so dass jede der Mandrelstrukturen 120 von einem Abstandshalter 130 umgeben ist; und in 1C sind die Mandrelstrukturen 120 entfernt, beispielsweise durch einen Ätzprozess, so dass die Abstandshalter 130 auf dem Substrat 110 angeordnet bleiben. Die Abstandshalter 130 beinhalten ein Musterungs- oder Maskierungsmaterial, wie z.B. ein Resistmaterial, Polysilizium, Siliziumoxid, Siliziumnitrid, oder ein anderes Musterungs- oder Maskierungsmaterial, oder Kombinationen davon. Bei der dargestellten Ausführungsform beinhalten die Abstandshalter 130 Siliziumnitrid. Die Abstandshalter 130 sind durch verschiedene Depositionsverfahren, Lithographieverfahren, Ätzverfahren, oder Kombinationen davon, z.B. wie sie vorliegend beschrieben sind, gebildet. Die Abstandshalter 130 haben auf gegenüberliegenden Seitenwänden einer jeden Mandrelstruktur 120 eine Weite W2 , die kleiner ist als die Weite W1 einer jeden Mandrelstruktur 120 (Mandrel 120). Die Abstandshalter an gegenüberliegenden Seitenwänden einer jeden Mandrelstruktur 120 sind auch durch einen Abstand P2 voneinander beabstandet, der kleiner ist als der Abstand P1 der Mandrelstrukturen 120. Die Abstandshalter 130 werden, wie weiter unten beschrieben ist, dazu verwendet, die Finnenstrukturen des integrierten Schaltkreises 100 zu bilden, so dass der Abstand P2 und die Weite W2 der Abstandshalter 130 die Weite und den Abstand von verschiedenen Finnenstrukturen des integrierten Schaltkreises 100 definieren.
  • Bei den 1D bis 1G wird zum Definieren von Längen der Finnen der verschiedenen Finnenstrukturen des integrierten Schaltkreises 100 ein zweiter oder ein Abgleichs- (oder ein Trenn-) Maskierungsprozess ausgeführt. Bei 1D ist auf dem Substrat 110 eine Abgleichsmaskierungsschicht angeordnet, die eine Anordnung von Abgleichsmaskierungsteilen 140A, 140B, 140C, 140D, 140E und 140F beinhaltet. Jeder Abgleichsmaskierungsteil 140A, 140B, 140C, 140D, 140E und 140F definiert eine FinFET-Vorrichtungsfläche des integrierten Schaltkreises 100. Genauer gesagt definiert bei der dargestellten Ausführungsform jedes Abgleichsmaskierungsteil 140A, 140B, 140C, 140D, 140E und 140F eine Anzahl von Finnen, die eine Finnestruktur einer FinFET-Vorrichtung des integrierten Schaltkreises 100 beinhalten wird, sowie eine Länge der Finnen der Finnenstruktur der jeweiligen FinFET-Vorrichtung (wie die Länge L1 ; die Länge L2 ; die Länge L3 ; die Länge L4 ; die Länge L5 ; die Länge L6 ). Die Abgleichsmaskierungsschicht 140 beinhaltet ein Musterungs- oder Maskierungsmaterial, wie ein Resistmaterial, Polysilizium, Siliziumoxid, Siliziumnitrid, oder ein anderes Ausführungsform beinhaltet die Abgleichsmaskierungsschicht 140 ein Resistmaterial. Gemäß einem Beispiel beinhaltet das Bilden der Abgleichsmaskierungsschicht 140 ein Auftragen einer Resistschicht auf dem Substrat 110; ein Verwenden einer Abgleichsmaske (die auch als Aktivregionmaske (engl.: „active region mask“) bezeichnet werden kann), um die Resistschicht einer Strahlung auszusetzen, wodurch bestrahlte Teile der Resistschicht und unbestrahlte Teile der Resistschicht gebildet werden; ein Entfernen der bestrahlten Teile oder der unbestrahlten Teile der Resistschicht (beispielsweise durch Auftragen einer Entwicklungslösung auf die bestrahlte Resistschicht), wodurch eine gemusterte Resistschicht gebildet wird, insbesondere die in 1D dargestellte Abgleichsmaskierungsschicht 140, welche hervorstehende Teile der Abstandshalter 130 und nicht-hervorstehende Teile der Abstandshalter 130 bereitstellt. Bei der dargestellten Ausführungsform beinhaltet die Abgleichsmaskierungsschicht 140 die Abgleichsmaskierungsteile 140A, 140B, 140C, 140D, 140E und 140F, die Teile der Abstandshalter 130 überdecken, wodurch nicht-hervorstehende Teile der Abstandshalter 130 bereitgestellt werden. Gemäß anderen Beispielen wird die Abgleichsmaskierungsschicht 140 durch verschiedene Depositionsverfahren, Lithographieverfahren, Ätzverfahren oder Kombinationen davon, wie z.B. die hier beschriebenen Verfahren, gebildet.
  • Bei 1E werden die bestrahlten Teile der Abstandshalter 130 entfernt, beispielsweise durch einen Ätzprozess; und bei 1F wird die Abgleichsmarkierungsschicht 140 entfernt, wodurch Abstandssegmente 150 auf dem Substrat 110 angeordnet bleiben. Jedes Abstandssegment 150 hat die Weite W2 ; benachbarte Abstandssegmente 150 sind beabstandet durch den Abstand P2 ; und jedes Abstandssegment 150 hat die Länge L1 , die Länge L2 , die Länge L3 , die Länge L4 , die Länge L5 oder die Länge L6 . Die Abstandssegmente 150 ragen über bestrahlte Teile des Substrats 110 und unbestrahlte Teile des Substrats 110 hinaus. Bei 1G werden die Abstandssegmente 150 als Maske verwendet, um die bestrahlten Teile des Substrats 110 zu entfernen (beispielsweise durch einen Ätzprozess), wodurch die FinFET-Vorrichtungsflächen 155A, 155B, 155C, 155D, 155E und 155F gebildet werden. Jede der FinFET-Vorrichtungsflächen 155A, 155B, 155C, 155D, 155E, und 155 F beinhaltet eine Finnenstruktur mit Finnen 156, die sich auf dem Substrat 110 erstrecken. Bei der dargestellten Ausführungsformen beinhaltet die FinFET-Vorrichtungsfläche 155A eine Finnenstruktur mit drei Finnen 156 mit der Länge L1 ; die FinFET-Vorrichtungsfläche 155B beinhaltet eine Finnenstruktur mit drei Finnen 156 mit der Länge L2 ; die FinFET-Vorrichtungsfläche 155C beinhaltet eine Finnenstruktur mit vier Finnen 156 mit der Länge L3; die FinFET-Vorrichtungsfläche 155D beinhaltet eine Finnenstruktur mit zwei Finnen 156 mit der Länge L4 ; die FinFET-Vorrichtungsfläche 155E beinhaltet einen Finnenstruktur mit zwei Finnen 156 mit der Länge L5 ; und die FinFET-Vorrichtungsfläche 155F beinhaltet eine Finnenstruktur mit vier Finnen 156 mit der Länge L6 . Die Finnen 156 haben in jeder der FinFET-Vorrichtungsflächen 155A, 155B, 155C, 155D, 155E und 155F die Weite W2 ; und benachbarte Finnen 156 sind in jeder der FinFET-Vorrichtungsflächen 155A, 155B, 155C, 155D, 155E und 155F durch den Abstand P2 voneinander beabstandet.
  • Bei der 1H sind auf dem Substrat 110 Gatestrukturen 160 gebildet, so dass die Gatestrukturen 160 die Finnen 156 der verschiedenen FinFET-Vorrichtungsflächen 155A, 155B, 155C, 155D, 155E und 155F queren. Die Gatestrukturen 160 sind gebildet durch Depositionsverfahren, Lithographiemusterungsverfahren, Ätzverfahren, andere Verfahren, oder Kombinationen davon, beispielsweise wie die hier beschriebenen Verfahren. Die Gatestrukturen 160 beinhalten einen Gatestapel, der ein Gatedielektrikum sowie eine Gateelektrode beinhaltet. Der Gatestapel der Gatestrukturen 160 kann viele andere Schichten beinhalten, beispielsweise Abdeckschichten, Schnittstellenschichten, Diffusionsschichten, Grenzschichten, Hartmaskierungsschichten, oder Kombinationen davon. Das Gatedielektrikum beinhaltet ein dielektrisches Material, wie Siliziumoxid, ein dielektrisches Material mit einem hohen k-Wert, andere dielektrische Materialien, oder Kombinationen davon. Beispiele für ein dielektrisches Material mit einem hohen k-Wert sind HfO2 , HfSiO, HjSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Hafniumdioxidaluminium- (HfO2 -Al2 O3 -)Legierung, andere dielektrische Materialien mit einem hohen k-Wert, oder Kombinationen davon. Die Gateelektrode beinhaltet Polysilizium und/oder ein Metall beinhaltend Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, andere leitende Materialien, oder Kombinationen davon. Die Gatestruktur 160 kann außerdem Abstandshalter beinhalten. Die Abstandshalter sind an den Seitenwänden des Gatestapels der Gatestruktur 160 angeordnet, beispielsweise entlang der Seitenwände des Gatedielektrikums und der Gateelektrode. Die Abstandshalter beinhalten ein dielektrisches Material, wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, ein anderes geeignetes Material, oder Kombinationen davon. Die Abstandshalter können eine Mehrschichtstruktur beinhalten, wie eine Mehrschichtstruktur mit einer Siliziumnitridschicht und einer Siliziumoxidschicht.
  • Bei 11 sind auf dem Substrat 110 aufgewachsene Merkmale 170 gebildet. Die aufgewachsenen Merkmale können Source (S) und Drain (D) Regionen definieren. Die aufgewachsenen Merkmale 170 sind über jeder Finne 156 der Finnenstrukturen angeordnet. Die aufgewachsenen Merkmale 170 sind gebildet durch Aufwachsen eines Halbleitermaterials auf den Finnen 156. Das Epitaxieverfahren kann CVD-Depositionstechniken, wie Dampfphasenepitaxie (VPE) und/oder Ultra-High-Vacuum-CVD (UHV-CVD), molekulare Strahlenepitaxie, andere geeignete Prozesse, oder Kombinationen davon einsetzen. Das Epitaxieverfahren (i.e. das Verfahren des Aufwachsens) kann gasförmige und/oder flüssige Präkursoren (engl.: „precursors“) verwenden. Die aufgewachsenen Merkmale 170 können durch einen Siliziumgermanium-Epitaxieprozess gebildetes Siliziumgermanium (SiGe) beinhalten, durch einen Silizium-Epitaxie-Prozess gebildetes Silizium, oder ein anderes aufgewachsenes Material. Die aufgewachsenen Merkmale 170 können während der Deposition (während des Wachsens) durch Hinzufügen von Unreinheiten in das Quellenmaterial des Epitaxieprozesses oder nach dem Depositionsaufwachsprozess durch einen Ionenimplantierungsprozess dotiert werden. Beispielsweise können die aufgewachsenen Siliziumgermaniummerkmale mit Bor dotiert sein, und die aufgewachsenen Siliziummerkmale können mit Karbon dotiert sein. Die dotierte aufgewachsene Schicht kann ein graduelles Dotierungsprofil (engl.: „gradient doping profile“) aufweisen. Zum Ebnen der aufgewachsenen Merkmale 170 kann ein chemo-mechanisches Polierverfahren (CMP) ausgeführt werden.
  • Auf dem Substrat 110 sind auch verschiedene leitfähige Merkmale 180 gebildet. Die Metalllinien 180 sind über den aufgewachsenen Merkmalen 170 angeordnet. Die leitfähigen Merkmale 180 beinhalten ein leitfähiges Material, wie z.B. Aluminium, Kupfer, Titan, Tantal, Wolfram, ein anderes leitfähiges Material, Legierungen davon, Silizide davon, oder Kombinationen davon. Gemäß einem Beispiel sind die leitfähigen Merkmale 180 Teil einer Mehrschicht-Verbindungs-(MLI-)Struktur (beinhaltend verschiedene leitfähige und dielektrische Schichten), die auf dem Substrat 110 gebildet sein kann, und die ausgebildet ist zum Verbinden der verschiedenen Merkmale oder Strukturen der Vorrichtung 100. Beispielsweise kann die MLI-Struktur für die verschiedenen Merkmale des integrierten Schaltkreises 100 elektrische Verbindungen bereitstellen. Die MLI-Struktur beinhaltet vertikale Verbindungsmerkmale, wie Durchgangsleitungen oder Kontakte, und horizontale Verbindungsmerkmale, wie z.B. leitfähige Linien, wie z.B. die leitfähigen Merkmale 180. Die verschiedenen MLI-Merkmale beinhalten verschiedene leitfähige Materialien. Gemäß einem Beispiel wird zum Bilden der MLI-Struktur ein damaszenisches oder dualdamaszenisches Verfahren (engl.: „Damascene-Process“ bzw. „Dual-Damascene-Process“) eingesetzt.
  • Der integrierte Schaltkreis 100 beinhaltet sechs FinFET-Vorrichtungen. Genauer gesagt entspricht eine Drei-Finnen-Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET)-Vorrichtung der FinFET-Vorrichtungsfläche 155A; eine Drei-Finnen-MOSFET-Vorrichtung entspricht der FinFET-Vorrichtungsfläche 155B; eine Vier-Finnen-MOSFET-Vorrichtung entspricht der FinFET-Vorrichtungsfläche 155C; eine Zwei-Finnen-MOSFET-Vorrichtung entspricht der FinFET-Vorrichtungsfläche 155D; eine Zwei-Finnen-MOSFET-Vorrichtung entspricht der FinFET-Vorrichtungsfläche 155E; und eine Vier-Finnen-MOSFET-Vorrichtung entspricht der FinFET-Vorrichtungsfläche 155F. Die Drei-Finnen-MOSFET-Vorrichtung, die der FinFET-Vorrichtungsfläche 155A entspricht, und die Zwei-Finnen-MOSFET-Vorrichtung, die der FinFET-Vorrichtungsfläche 155D entspricht, kann als komplementäres Metall-Oxid-Halbleiter (CMOS) Paar bezeichnet werden. Gemäß einem Beispiel, bei dem die der FinFET-Vorrichtungsfläche 155A entsprechenden Drei-Finnen-MOSFET-Vorrichtungen als p-MOSFETs ausgebildet sind und bei dem die der FinFET-Vorrichtungsfläche 155D entsprechende Zwei-Finnen-MOSFET-Vorrichtung als n-MOSFET ausgebildet ist, beträgt das p/n-Verhältnis des CMOS-Paares 3/2.
  • Bei den 1A bis 1I stellt der FinFET-Vorrichtungsherstellungsprozess also verschiedene FinFET-Vorrichtungen des integrierten mindestens zwei Finnen beinhaltet. In einigen Situationen ist es erwünscht, dass eine FinFET-Vorrichtung eine Finnenstruktur mit einer einzelnen Finne aufweist, beispielsweise, um den Leistungsverbrauch des integrierten Schaltkreises zu reduzieren, oder um die FinFET-Vorrichtungsfläche des integrierten Schaltkreises zu reduzieren, oder um einen speziell entworfenen integrierten Schaltkreis zu erzielen (wie z.B. ein optimiertes p/n-Verhältnis eines CMOS-Paares von FinFET-Vorrichtungen). Die Einzelfinnen-FinFET-Vorrichtung erfordert weniger Einschaltstrom und daher weniger Abschaltverluste und parasitäre Kapazität als FinFET-Vorrichtungen mit Finnenstrukturen mit wenigstens zwei Finnen, was in manchen integrierten Schaltkreisen vorteilhaft ist. Derzeit kann das in den 1A bis 1I dargestellte FinFET-Vorrichtungsherstellungsverfahren aufgrund von Lithographieauflösungsgrenzen keine Einzelfinnen FinFET-Vorrichtung bilden. Genauer gesagt sind die Abmessungen der Abgleichsmaskierungsteile 140A, 140B, 140C, 140D, 140E und 140F, die zum Definieren einer Anzahl von Finnen der verschiedenen FinFET-Vorrichtungen verwendet werden (wie z.B. eine Weite der Abgleichsmaskierungsteile 140A, 140B, 140C, 140D, 140E und 140F), durch die Lithographieauflösungsgrenzen begrenzt. Demnach ist die Herstellung von integrierten Schaltkreisen häufig beschränkt auf integrierte Schaltkreise mit FinFET-Vorrichtungen, die Finnenstrukturen mit mindestens zwei Finnen beinhalten.
  • Die folgende Abhandlung schlägt Verfahren zum Bilden einer Einzelfinnen-FinFET-Vorrichtung vor.
  • Aufgabe der Erfindung ist es, bei der Herstellung einer Einzelfinnen-FinFET-Vorrichtung ein Abrunden von Ecken zu vermeiden.
  • Die Aufgabe wird durch Verfahren gemäß der unabhängigen Ansprüche gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen sind in den abhängigen Ansprüchen.
  • 2 stellt ein Designlayout 200 eines integrierten Schaltkreises dar, das zum anspruchsgemäßen Herstellen eines integrierten Schaltkreises mit einer Einzellfinnen-FinFET-Vorrichtung gemäß der vorliegenden Offenbarung verwendet werden kann. Bei der dargestellten Ausführungsform beinhaltet, wie unten weiter besprochen wird, das Designlayout 200 des integrierten Schaltkreises mindestens drei dem Designlayout des integrierten Schaltkreises zugeordnete Designlayouts, die gemäß verschiedenen Aspekten der vorliegenden Offenbarung übereinander angeordnet sind. Zum Zwecke der Klarheit und eines besseren Verständnisses der erfinderischen Konzepte der vorliegenden Offenbarung wurde die 2 vereinfacht. Dem Designlayout 200 des integrierten Schaltkreises können zusätzliche Merkmale hinzugefügt werden, und einige unten beschriebenen Merkmale können in anderen Ausführungsformen des Designlayouts 200 des integrierten Schaltkreises ersetzt oder entfernt werden.
  • Das Designlayout 200 des integrierten Schaltkreises kann in jedem beliebigen Format beschrieben sein, wie im GDS-Format. Das Designlayout 200 des integrierten Schaltkreises kann in einem GDSII-Dateiformat vorliegen (oder in einem DFII-Dateiformat). Das Designlayout des integrierten Schaltkreises beinhaltet verschiedene geometrische Muster, die für einen integrierten Schaltkreis basierend auf einer Spezifizierung des integrierten Schaltkreises designt sind. Das Designlayout 200 des integrierten Schaltkreises ist in einer oder mehreren Datendateien dargestellt, die Informationen der geometrischen Muster beinhalten. Beispielsweise beinhaltet bei der dargestellten Ausführungsformen das Designlayout 200 des integrierten Schaltkreises geometrische Muster, die Maskierungs- (oder Musterungs-) Merkmale 205 definieren, Maskierungs- (oder Musterungs-) Merkmale 210, und Maskierungs- (oder Musterungs-) Merkmale 215, die zum Bilden von Finnen von verschiedenen FinFET-Vorrichtungen eines integrierten Schaltkreises verwendet werden. Die Maskierungsmerkmale 205 können in einem Hauptmaskenlayout enthalten sein, die Maskierungsmerkmale 210 können in einem Abgleichsmaskierungslayout enthalten sein, und die Maskierungsmerkmale 215 können in einem Abstandsmaskierungslayout enthalten sein. Demnach beinhaltet bei der dargestellten Ausführungsform das Designlayout 200 des integrierten Schaltkreises das Hauptmaskenlayout mit den Maskierungsmerkmalen 205, das über dem Abgleichsmaskierungslayout mit den Maskierungsmerkmalen 210 und dem Abstandsmaskierungslayout mit den Maskierungsmerkmalen 215 angeordnet ist, so dass das Hauptmaskierungslayout, das Abgleichsmaskierungslayout und das Abstandsmaskierungslayout ein räumliches Verhältnis zueinander haben (und somit auch die Maskierungsmerkmale 205, die Maskierungsmerkmale 210 und die Maskierungsmerkmale 215 ein räumliches Verhältnis zueinander haben, das sicherstellt, dass die Finnen der verschiedenen FinFET-Vorrichtungen des integrierten Schaltkreises während der Herstellung des integrierten Schaltkreises angemessen in verschiedenen FinFET-Vorrichtungsflächen platziert werden.
  • Die Maskierungsmerkmale 205 beinhalten Mandrelstrukturmerkmale 205A, 205B, 205C und 205D, die Mandrelstrukturen definieren; die Maskierungsmerkmale 210 beinhalten Abgleichsmaskierungsteile 210A, 210B, 210C, 210D und 210E, die verschiedene FinFET-Vorrichtungsflächen des integrierten Schaltkreises definieren; und die Maskierungsmerkmale 215 definieren Abstandshalter. Jede der Abgleichsmaskierungsteile 210A, 210B, 210C, 210D und 210E hat zu den Maskierungsmerkmalen 205 und zu den Maskierungsmerkmalen 215 ein räumliches Verhältnis, derart, dass jedes der Abgleichsmaskierungsteile 210A, 210B, 210C, 210D und 210E die Maskierungsmerkmale 205 und die Maskierungsmerkmale 215 überlappt, um eine Anzahl von Finnen in jeder FinFET-Vorrichtungsfläche und Abmessungen der Finnen von jeder FinFET-Vorrichtungsfläche zu definieren. In 2 werden die Finnen als Finnensegmente bezeichnet. Bei der dargestellten Ausführungsform hat jeder Abgleichsmaskierungsteil 210A, 210B, 210C, 210D und 210E eine Weite WTRIM und eine Länge LTRIM , die die verschiedenen FinFET-Vorrichtungsflächen des integrierten Schaltkreises definieren. Die Länge LTRIM von jedem Abgleichsmaskierungsteil 210A, 210B, 210C, 210D und 210E definiert eine Länge LFIN der Finnen (der Finnensegmente) in jeder FinFET-Vorrichtungsfläche, was einer Länge der Maskierungsmerkmale 215 entspricht, welche von jedem Abgleichsmaskierungsteil 210A, 210B, 210C, 210D und 210E überlappt wird. Eine Weite der Maskierungsmerkmale 215 definiert eine Weite WFIN von jeder Finne (von jedem Finnensegment); und ein Abstand zwischen benachbarten Maskierungsmerkmalen 215 definiert einen Abstand DFIN zwischen benachbarten Finnen (Finnensegmenten). Jedes Mandrelstrukturmerkmal 205A, 205B, 205C und 205D hat eine Weite WMANDREL und eine Länge LMANDREL, wobei die Weite WMANDREL von jedem Mandrelstrukturmerkmal 205A, 205B, 205C und 205D ebenfalls die Distanz DFIN zwischen benachbarten Finnen (Finnensegmenten) definiert.
  • Weiter bezugnehmend auf die dargestellte Ausführungsform definiert die Weite WTRIM von jedem Abgleichsmaskierungsteil 210A, 210B, 210C, 210D und 210E wenigstens zwei Finnen (Finnensegmente) innerhalb der zugeordneten FinFET-Vorrichtungsfläche. Beispielsweise ist die Weite WTRIM von jedem der Abgleichsmaskierungsteile 210A, 210B, 210C, 210D und 210E in etwa gleich zu 2Dfin + 2Wfin. Die Abgleichsmaskierungsteile 210D und 210E haben zu der Mandrelstruktur 205D und dem zugeordneten Maskierungsmerkmal 215 ein räumliches Verhältnis, derart, dass die Abgleichsmaskierungsteile 210D und 210E Teil des Mandrelstrukturmerkmals 205D und das Maskierungsmerkmal 215 überlappen (insbesondere die Weite WMANDREL überlappen), um zwei Finnen (Finnensegmente) in ihrer zugeordneten FinFET-Vorrichtungsfläche zu definieren. Die Abgleichsmaskierungsteile 210A, 210B und 210C haben zu den Mandrelstrukturmerkmalen 205B und 205C ein räumliches Verhältnis, derart, dass die Abgleichsmaskierungsteile 210A, 210B und 210C Teile des Mandrelstrukturmerkmals 205B und des Mandrelstrukturmerkmals 205C und ihre zugeordneten Maskierungsmerkmale 215 überlappen. Bei der dargestellten Ausführungsform ist ein Teil des Mandrelstrukturmerkmals 205B entfernt worden, so dass der Abgleichsmaskierungsteil 210B einen Teil 205B1 des Mandrelstrukturmerkmals 205B und einen Teil des Mandrelstrukturmerkmals 205C überlappt, und so dass der Abgleichsmaskierungsteil 210B einen Teil des Mandrelstrukturmerkmals 205C überlappt, und so dass der Abgleichsmaskierungsteil 210C einen Teil 205B2 des Mandrelstrukturmerkmals 205B und einen Teil des Mandrelstrukturmerkmals 205C überlappt. Demnach überlappt der Abgleichsmaskierungsteil 210A das dem Teil 205B1 des Mandrelstrukturmerkmals 205B zugeordnete Maskierungsmerkmal 215 und das dem Mandrelstrukturmerkmal 205C zugeordnete Maskierungsmerkmal 215; überlappt der Abgleichsmaskierungsteil 210B das dem Mandrelstrukturmerkmal 205C zugeordnete Maskierungsmerkmal 215; und überlappt der Abgleichsmaskierungsteil 210C das dem Teil 205B2 des Mandrelstrukturmerkmals 205B zugeordnete Maskierungsmerkmal 215 und das dem Mandrelstrukturmerkmal 205C zugeordnete Maskierungsmerkmal 215. Die Abgleichsmaskierungsteile 210A und 210C definieren also zwei Finnen (Finnensegmente) in ihren zugeordneten FinFET-Vorrichtungsflächen. Weil der Teil des Mandrelstrukturmerkmals 205B, den der Abgleichsmaskierungsteil 210B überlappt hätte, entfernt worden ist, definiert der Abgleichsmaskierungsteil 210B eine Einzelfinne (Finnensegment) für seine zugeordnete FinFET-Vorrichtungsfläche. Um die Steuerung von kritischen Abmessungen (engl.: „critical dimension“, CD) zu vereinfachen und um einen ausreichenden Abstand zwischen dem Abgleichsmaskierungsteil 210B und seinem zugeordneten Finnensegment sicher zu stellen, kann der Mandrelstruktur 205C ein zusätzliches Mandrelstrukturmerkmal 206 mit einer Weite a hinzugefügt werden. Bei dem vorliegenden Beispiel hat das zusätzliche Mandrelstrukturmerkmal 206 eine Länge, die größer ist als die Länge LTRIM des Abgleichsmaskierungsteils 210B, oder größer ist als die Länge LFIN der Finne (des Finnensegments). Außerdem ist eine Länge b des zusätzlichen Mandrelstrukturmerkmals 206 auf einer beliebigen Seite des Abgleichsmaskierungsteils 210B ausreichend, um während der Herstellung ein Abrunden von Ecken zu vermeiden; eine Distanz c zwischen dem Abgleichsmaskierungsteil 210B und jeweiligen Teilen 205B1 und 205B2 des Mandrelstrukturmerkmals 205B ist ausreichend, um zu verhindern, dass ein Teil des Maskierungsmerkmals 215, das den jeweiligen Teilen 205B1 und 205B2 des Mandrelstrukturmerkmals 205B zugeordnet ist, während der Herstellung des integrierten Schaltkreises verbleibt; und eine Distanz d zwischen einem Ende der Teile 205B1 und 205B2 des Mandrelstrukturmerkmals 205B und einem jeweiligen Abgleichsmaskierungsteil 210A und Abgleichsmaskierungsteil 210C ist ausreichend, um ein Abrunden und ein Kürzen von Linienenden zu vermeiden, die während der Herstellung des integrierten Schaltkreises entstehen können.
  • Das Designlayout 200 des integrierten Schaltkreises wird zum Herstellen von Masken eingesetzt, die zum Bilden von Maskierungs- (oder Musterungs-) Merkmalen eingesetzt werden, die wiederum zum Bilden des integrierten Schaltkreises verwendet werden. Bei der dargestellten Ausführungsform wird das Designlayout 200 des integrierten Schaltkreises dazu verwendet, die folgenden Masken wie folgt zu bilden: eine Hauptmaske, basierend auf dem Hauptmaskenlayout, das die Maskierungsmerkmale 205 beinhaltet; eine Abgleichsmaske, basierend auf dem Abgleichsmaskenlayout, das die Maskierungsmerkmale 210 beinhaltet; und eine Abstandsmaske, basierend auf dem Abstandslayout, das die Maskierungsmerkmale 215 beinhaltet. Die Masken können in verschiedenen Technologien gebildet werden. Beispielsweise werden die Masken unter Nutzung einer binären Technologie gebildet. Die binären Masken beinhalten ein transparentes Substrat (beispielsweise geschmolzener Quartz) und ein lichtundurchlässiges Material (beispielsweise Chrom), welches in den lichtundurchlässigen Regionen der Maske beschichtet ist. Gemäß einem anderen Beispiel werden die Masken unter Einsatz einer Phasenschnitttechnologie gebildet, wobei verschiedene Merkmale in den auf den Masken gebildeten Mustern ausgeschaltet sind, zum Verbessern der Auflösung und der Abbildungsqualität geeignete Phasendifferenzen aufzuweisen. Gemäß anderen Beispielen kann die Phasenschnittmaske (engl.: „phase shift mask“) (PSM) eine abgeschwächte PSM oder eine alternierende PSM sein.
  • 3A bis 3G sind Aufsichten auf einen integrierten Schaltkreis 300 während verschiedenen Phasen einer Herstellung, bei der das Designlayout 200 des integrierten Schaltkreises von 2 gemäß verschiedenen Aspekten der vorliegenden Offenbarung eingesetzt wird. Der integrierte Schaltkreis 300 ist ein integrierter Schaltkreischip (IC), ein System-on-Chip (SoC), oder ein Teil davon, der verschiedene passive und aktive mikroelektronische Komponenten enthält, wie z.B. Widerstände, Kondensatoren, Spulen, Dioden, Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), komplementäre MOS (CMOS) Transistoren, bipolare Sperrschichttransistoren (BJTs), lateral diffundierte MOS (LDMOS) Transistoren, Hochleistungs-MOS-Transistoren, finnenähnliche Feldeffekttransistoren (FinFETs), andere geeignete Materialien, oder Kombinationen davon. Bei der dargestellten Ausführungsform beinhaltet, wie unten besprochen werden wird, der integrierte Schaltkreis 300 verschiedene FinFET-Vorrichtungen, und der integrierte Schaltkreis 300 ist während verschiedener Phasen der Herstellung der FinFET-Vorrichtungen dargestellt. Der Begriff FinFET-Vorrichtung bezeichnet einen beliebigen finnenbasierten Multi-Gate-Transistor. Zum Zwecke und Klarheit und eines besseren Verständnisses der erfinderischen Konzepte der vorliegenden Offenbarung wurden die 3A bis 3G vereinfacht. Dem integrierten Schaltkreis 300 können zusätzliche Merkmale hinzugefügt werden, und einige der unten beschriebenen Merkmale können bei anderen Ausführungsformen des integrierten Schaltkreises 300 ersetzt oder entfernt werden.
  • Bei den 3A bis 3C wird ein erstes oder ein Hauptmaskierungsverfahren ausgeführt, um eine Weite und einen Abstand von verschiedenen Finnenstrukturen des integrierten Schaltkreises 300 zu definieren, wobei die Finnenstrukturen in verschiedenen FinFET-Vorrichtungen enthalten sind. Bei der 3A ist ein Substrat 310 bereitgestellt. Bei dem vorliegenden Beispiel ist das Substrat 310 ein Halbleitersubstrat mit Silizium. Alternativ oder zusätzlich beinhaltet das Substrat 310 einen elementaren Halbleiter, wie Germanium; einen zusammengesetzten Halbleiter, wie Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; oder Kombinationen davon. Alternativ ist das Substrat 310 ein Silicon-on-Insulator (SOI)-Substrat, welches mittels Abscheidung durch Implantierung von Sauerstoff (SIMOX), Bonden von Wafern, oder durch andere Verfahren hergestellt wird. Das Substrat 310 kann verschiedene dotierte Regionen und andere geeignete Merkmale enthalten.
  • Eine Anordnung von Mandrelstrukturen 320 ist auf dem Substrat 310 angeordnet, wobei benachbarte Mandrelstrukturen 320 voneinander durch einen Abstand P1 beabstandet sind, und jede Mandrelstruktur 320 eine Weite W1 hat. Die Mandrelstrukturen 320 beinhalten ein Musterungs- oder Maskierungsmaterial, wie ein Resistmaterial, Polysilizium, Siliziumoxid, Siliziumnitrid, anderes Musterungs- oder Maskierungsmaterial, oder Kombinationen davon. Gemäß einem Beispiel beinhaltet das Bilden der Mandrelstrukturen 320 ein Auftragen einer Musterungs- oder Maskierungsschicht (wie eine Polysiliziumschicht) auf dem Substrat 310; ein Bilden einer Resistschicht auf der Maskierungsschicht; ein Verwenden einer Mandrelstrukturmaske (die auch als Hauptmaske bezeichnet werden kann), um die Resistschicht einer Strahlung auszusetzen, wobei dadurch bestrahlte Teile der Resistschicht und unbestrahlte Teile der Resistschicht gebildet werden; ein Entfernen der bestrahlten Teile oder der unbestrahlten Teile der Resistschicht (beispielsweise durch Auftragen einer Entwicklungslösung auf der bestrahlten Resistschicht), wobei dadurch eine gemusterte Resistschicht gebildet wird, die Teile der Maskierungsschicht herausstellt; und ein Verwenden der gemusterten Resistschicht zum Ätzen der Maskierungsschicht, insbesondere der bestrahlten Teile der Maskierungsschicht, um die in 3A dargestellten Mandrelstrukturen 320 zu bilden. Bei der dargestellten Ausführungsform wird die zum Bilden der Mandrelstrukturen 320 verwendete Hauptmaske hergestellt basierend auf dem Hauptmaskenlayout (welches die Maskierungsmerkmale 205 beinhaltet), die dem integrierten Schaltkreis Designlayout 200 der 2 zugeordnet ist. Gemäß anderen Beispielen werden die Mandrelstrukturen 320 gebildet durch verschiedene Depositionsverfahren, Lithografieverfahren, Ätzverfahren oder Kombinationen davon, wie z.B. die hier beschriebenen Verfahren.
  • Bei der 3B sind Abstandshalter 330 auf dem Substrat 310 gebildet, so dass jede der Mandrelstrukturen 320 von einem Abstandshalter 330 umrandet ist; und bei 3C werden die Mandrelstrukturen 320 entfernt, beispielsweise durch einen Ätzprozess, so dass die Abstandshalter 330 auf dem Substrat 310 angeordnet bleiben. Die Abstandshalter 330 beinhalten ein Musterungs- oder Maskierungsmaterial, wie ein Resistmaterial, Polysilizium, Siliziumoxid, Siliziumnitrid, oder ein anderes Maskierungs- oder Musterungsmaterial oder Kombinationen davon. Bei der dargestellten Ausführungsform beinhalten die Abstandshalter 330 Siliziumnitrid. Die Abstandshalter 330 sind gebildet durch verschiedene Depositionsverfahren, Lithografieverfahren, Ätzverfahren, oder Kombinationen davon, wie z.B. durch die hier beschriebenen Verfahren. Die Abstandshalter 330 haben auf gegenüberliegenden Seitenwänden von jeder Mandrelstruktur 320 eine Weite W2 , die kleiner ist als die Weite W1 einer jeden Mandrelstruktur 320. Die Abstandshalter auf gegenüberliegenden Seitenwänden einer jeden Mandrelstruktur 320 sind auch voneinander beabstandet durch einen Abstand P2 , der kleiner ist als der Abstand P1 der Mandrelstrukturen 320. Wie weiter unten beschrieben ist, werden die Abstandshalter 330 dazu verwendet, um die Finnenstrukturen des integrierten Schaltkreises 300 zu bilden, und zwar derart, dass der Abstand P2 und die Weite W2 der Abstandshalter 330 die Weite und den Abstand von verschiedenen Finnenstrukturen des integrierten Schaltkreises 300 definieren.
  • Bei den 3D bis 3G wird ein zweiter oder ein Abgleichs- (oder ein Trenn-) maskierungsprozess ausgeführt, um Längen der Finnen der verschiedenen Finnenstrukturen des integrierten Schaltkreises 300 zu definieren. Bei der 3D wird eine Abgleichsmaskierungsschicht mit einer Anordnung von Abgleichsmaskierungsteilen 340a, 340b, 340c, 340d und 340e auf dem Substrat 310 angeordnet. Jeder Abgleichsmaskierungsteil 340a, 340b, 340c, 340d und 340e definiert eine FinFET-Vorrichtungsfläche des integrierten Schaltkreises 300. Genauer gesagt definiert bei dem dargestellten Ausführungsbeispiel jeder Abgleichsmaskierungsteil 340a, 340b, 340c, 340d und 340e eine Anzahl von Finnen, die eine Finnenstruktur einer FinFET-Vorrichtung des integrierten Schaltkreises beinhalten wird, sowie eine Länge der Finnen der Finnenstrukturen der jeweiligen FinFET-Vorrichtung (wie die Länge L1 ; die Länge L2 ; die Länge L3 ; die Länge L4 ; und die Länge L5 ). Die Abgleichsmaskierungsschicht 340 beinhaltet ein Musterungs- oder Maskierungsmaterial, wie ein Resistmaterial, Polysilizium, Siliziumoxid, Siliziumnitrid, oder ein anderes Musterungs- oder Maskierungsmaterial, oder Kombinationen davon. Bei der dargestellten Ausführungsform beinhaltet die Abgleichsmaskierungsschicht 340 ein Resistmaterial. Gemäß einem Beispiel beinhaltet das Bilden der Abgleichsmaskierungsschicht 340 ein Auftragen einer Resistschicht auf dem Substrat 310; ein Verwenden einer Abgleichsmaske (die auch als Aktivregionmaske bezeichnet werden kann), um die Resistschicht einer Strahlung auszusetzen, wodurch bestrahlte Teile der Resistschicht und unbestrahlte Teile der Resistschicht gebildet werden; ein Entfernen der bestrahlten Teile oder der unbestrahlten Teile der Resistschicht (beispielsweise durch Auftragen einer Entwicklungslösung auf der bestrahlten Resistschicht), wodurch eine gemusterte Resistschicht gebildet wird, genauer gesagt die Abgleichsmaskierungsschicht 340, wie sie in 3D dargestellt ist, die hervorstehenden Teile der Abstandshalter 330 und nicht-hervorstehende Teile der Abstandshalter 330 bereitstellt. Bei der dargestellten Ausführungsform wird die zum Bilden Abgleichsmaskierungsschicht 340 verwendete Abgleichsmaske hergestellt basierend auf dem Abgleichsmaskierungslayout (welches die Maskierungsmerkmale 210 beinhalten), das dem integrierten Schaltkreisdesignlayout 200 von 2 zugeordnet ist. Die Abgleichsmaskierungsschicht 340 beinhaltet Abgleichsmaskierungsteile 340A, 340B, 340C, 340D und 340E die Teile der Abstandshalter 330 bedecken, wodurch die unbestrahlten Teile der Abstandshalter 330 bereitgestellt werden. Gemäß anderen Beispielen wird die Abgleichsmaskierungsschicht 340 gebildet durch verschiedene Depositionsverfahren, Lithografieverfahren, Ätzverfahren, oder Kombinationen davon, wie die hier beschriebenen Verfahren.
  • Bei der 3E sind die bestrahlten Teile der Abstandshalter 330 entfernt, beispielsweise durch einen Ätzprozess; und bei der 3F ist die Abgleichsmaskierungsschicht 340 entfernt, womit Abstandssegmente 350 auf dem Substrat 310 angeordnet bleiben. Jedes Abstandssegment 350 hat die Weite W2 ; benachbarte Abstandssegmente 350 sind durch den Abstand P2 voneinander beabstandet; und jedes Abstandssegment 350 hat die Länge L1 , die Länge L2 , die Länge L3 , die Länge L4 , oder die Länge L5 . Die Abstandsegmente 350 ragen über bestrahlte Teile des Substrats 310 und unbestrahlte Teile des Substrats 310 hinaus. Bei der 3G werden die Abstandssegmente 350 als eine Maske zum Entfernen der bestrahlten Teile des Substrats 310 verwendet (beispielsweise durch einen Ätzprozess), wobei dadurch FinFET-Vorrichtungsflächen 355A, 355B, 355C, 355D, 355E gebildet werden. Jede FinFET-Vorrichtungsflächen 355A, 355B, 355C, 355D und 355E beinhaltet eine Finnenstruktur mit Finnen 356, die sich auf dem Substrat 310 erstrecken. Bei der dargestellten Ausführungsform beinhaltet die FinFET-Vorrichtungsfläche einen Finnenstruktur mit zwei Finnen 356 mit der Länge L1 ; die FinFET-Vorrichtungsfläche 355B beinhaltet einen Finnenstruktur mit einer Finne 356 mit der Länge L2 ; die FinFET-Vorrichtungsfläche 355C beinhaltet eine Finnenstruktur mit zwei Finnen 356 mit der Länge L3 . Die FinFET-Vorrichtungsfläche 355D beinhaltet eine Finnenstruktur mit zwei Finnen 356 mit der Länge L4 ; und die FinFET-Vorrichtungsfläche 355E beinhaltet eine Finnenstruktur mit zwei Finnen 356 mit der Länge L5 . Der integrierte Schaltkreis 300 beinhaltet also eine FinFET-Vorrichtung in der FinFET-Vorrichtungsfläche 355B, die eine Finnenstruktur mit einer einzigen Finne 356 beinhaltet (welche auch als eine Einzelfinnen-FinFET-Vorrichtung bezeichnet werden kann). Die Einzelfinnen-FinFET-Vorrichtung wird durch ein Modifizieren der Mandrelstrukturen erzielt, so dass der Abgleichsmaskierungsteil anstelle von typsicherweise zwei Finnen nunmehr eine einzelne Finne definiert. Zum Vervollständigen der Herstellung des integrierten Schaltkreises 300 kann ein nachfolgendes Verarbeiten erfolgen, wie beispielsweise das oben beschriebene (beispielsweise können verschiedene Gate-Strukturen, aufgewachsene Merkmale, leitfähige Merkmale und andere Merkmale gebildet werden).
  • 4 zeigt ein Design Layout 400 eines integrierten Schaltkreises, welches zum Herstellen eines integrierten Schaltkreises aufwesend eine Einzelfinnen-FinFET-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung eingesetzt werden kann. Bei der dargestellten Ausführungsform beinhaltet, wie unten weiter beschrieben ist, das Designlayout 400 des integrierten Schaltkreises wenigstens drei dem Designlayout des integrierten Schaltkreises zugeordnete Designlayouts, die gemäß verschiedenen Aspekten der vorliegenden Offenbarung übereinander angeordnet sind. Zum Zwecke der Klarheit und zum besseren Verständnis der erfinderischen Konzepte der vorliegenden Offenbarung wurde 4 vereinfacht. Dem Designlayout 400 des integrierten Schaltkreises können Merkmale hinzugefügt werden, und bei anderen Ausführungsformen des Designlayouts 400 des integrierten Schaltkreises können einige der unten beschriebenen Merkmale ersetzt oder weggelassen werden.
  • Das Designlayout 400 des integrierten Schaltkreises kann in einem beliebigen Format ausgedrückt werden, beispielsweise in dem GDS-Format. Das Designlayout 400 des integrierten Schaltkreises beinhaltet verschiedene geometrische Musterungen, die für einen integrierten Schaltkreises basierend auf einer Spezifizierung des integrierten Schaltkreises designt sind. Das Designlayout 400 des integrierten Schaltkreises ist in einer oder mehrerer Datendateien dargestellt, die Informationen über die geometrischen Musterungen haben. Beispielsweise beinhaltet bei der dargestellten Ausführungsform das Designlayout 400 des integrierten Schaltkreises geometrische Musterungen, die Maskierungs- (oder Musterungs-) Merkmale 405, Maskierungs- (oder Musterungs-) Merkmale 410, und Maskierungs- (oder Musterungs-) Merkmale 410 definieren, die zum Bilden von Finnen von verschiedenen FinFET-Vorrichtungen des integrierten Schaltkreises verwendet werden. Die Maskierungsmerkmale 405 können in einem Hauptmaskenlayout enthalten sein. Die Maskierungsmerkmale 415 können in einem Abgleichsmaskierungslayout enthalten sein, und die Maskierungsmerkmale 415 können in einem Abstandsmaskierungslayout enthalten sein. Demnach beinhaltet bei der dargestellten Ausführungsform das Designlayout 400 des integrierten Schaltkreises das Hauptmaskierungslayout mit den Maskierungsmerkmalen 405, das auf dem Abgleichmaskierungslayout mit den Maskierungsmerkmalen 410 und dem Abstandsmaskierungslayout mit den Maskierungsmerkmalen 415 angeordnet ist, so dass das Hauptmaskierungslayout, das Abgleichsmaskierungslayout, und das Abstandsmaskierungslayout ein räumliches Verhältnis zueinander haben (und demnach auch die Maskierungsmerkmale 405, die Maskierungsmerkmale 410 und die Maskierungsmerkmale 415 ein räumliches Verhältnis zueinander haben), welches sicherstellt, dass Finnen der verschiedenen FinFET-Vorrichtungen des integrierten Schaltkreises während der Herstellung des integrierten Schaltkreises angemessen in den verschiedenen FinFET-Vorrichtungsflächen platziert werden.
  • Die Maskierungsmerkmale 405 beinhalten Mandrelstrukturmerkmale 405A, 405B, 405C und 405D, die Mandrelstrukturen definieren; die Maskierungsmerkmale 410 beinhalten Abgleichsmaskierungsteile 410A, 410B und 410C, die verschiedene FinFET-Vorrichtungsflächen des integrierten Schaltkreises definieren; und die Maskierungsmerkmale 415 definieren Abstandshalter. Jeder Abgleichsmaskierungsteil 410A, 410B und 410C hat zu den Maskierungsmerkmalen 405 und zu den Maskierungsmerkmalen 415 ein räumliches Verhältnis, derart, dass jeder Abgleichsmaskierungsteil 410A, 410B und 410C die Maskierungsmerkmale 405 und die Maskierungsmerkmale 415 überlappt, um eine Anzahl von Finnen in jeder FinFET-Vorrichtungsfläche und Abmessungen der Finnen von jeder FinFET-Vorrichtungsfläche zu definieren. Bei der 4 werden die Finnen als Finnensegmente bezeichnet. Bei der dargestellten Ausführungsform hat jeder Abgleichmaskierungsteil 410A, 410B und 410C eine Weite WTRIM und eine Länge LTRIM , die verschiedene FinFET-Vorrichtungsflächen des integrierten Schaltkreises definieren. Die Länge LTRIM eines jeden Abgleichsmaskierungsteils 410A, 410B, und 410C definiert eine Länge LFIN der Finnen (der Finnensegmente) in jeder FinFET-Vorrichtungsfläche, die mit der Länge identisch ist, um die die Abgleichsmaskierungsteile 410A, 410B und 410C die Maskierungsmerkmale 415 überlappen. Eine Weite der Maskierungsmerkmale 415 definiert eine Weite WFIN von jeder Finne (von jedem Finnensegment); und ein Abstand zwischen benachbarten Maskierungsmerkmalen 415 definiert einen Abstand DFIN zwischen benachbarten Finnen (Finnensegmente). Jedes Mandrelstrukturmerkmal 405A, 405B, 405C und 405D hat eine Weite WMANDREL und eine Länge LMANDREL, wobei die Weite WMANDREL von jedem Mandrelstrukturmerkmal 405A, 405B, 405C und 405D ebenfalls den Abstand DFIN zwischen benachbarten Finnen (Finnensegmenten) definiert. Weiter bezugnehmend zum dargestellten Ausführungsbeispiel definiert die Weite WTRIM von jedem Abgleichsmaskierungsteil 410A, 410B und 410C wenigstens zwei Finnen (Finnensegmente) innerhalb der zugeordneten FinFET-Vorrichtungsfläche. Beispielsweise ist die Weite WTRIM von jedem der Abgleichsmaskierungsteile 410A, 410B und 410C identisch zu zwei 2Dfin + 3Wfin. Die Abgleichsmaskierungsteile 410A, 410B und 410C haben zu dem Mandrelstrukturmerkmal 405C und dem zugeordneten Maskierungsmerkmal 415 ein räumliches Verhältnis, derart, dass die Abgleichsmaskierungsteile 410A, 410B und 410C Teile des Mandrelstrukturmerkmals 405C überlappen (insbesondere die Weite WMANDREL überlappen) und die Maskierungsmerkmale 415 überlappen, um zwei Finnen (Finnensegmente) in ihrer zugeordneten FinFET-Vorrichtungsfläche zu definieren. Bei der dargestellten Ausführungsform ist ein Teil des Mandrelstrukturmerkmals 405B mit dem Mandrelstrukturmerkmal 405C über das zusammengelegte Mandrelstrukturmerkmalsteil 406 zusammengelegt, so dass der Abgleichsmaskierungsteil 410B das Mandrelstrukturmerkmal 405C und einen Teil des zusammengelegten Mandrelstrukturteils 406 überlappt. Bei dem vorliegenden Beispiel hat das zusammengelegte Merkmalsteil 406 eine Länge, die größer ist als die Länge LTRIM des Abgleichsmaskierungsteils 410B, oder größer als die Länge Lfin der Finne (des Finnensegments), und eine Weite, die ungefähr gleich ist zu 2Dfin + 2Wfin. Weil das Mandrelstrukturmerkmal 405B mit dem Mandrelstrukturmerkmal 405C über das zusammengelegte Mandrelstrukturmerkmalsteil 406 zusammengelegt worden ist, definiert der Abgleichsmaskierungsteil 410B eine Einzelfinne (Finnensegment) für die zugeordnete FinFET-Vorrichtungsfläche. Eine Distanz e zwischen dem Abgleichsmaskierungsteil 410B und einem Ende des zusammengelegten Mandrelstrukturmerkmalsteils 406 und eine Distanz f zwischen dem Mandrelstrukturmerkmal 405B und dem jeweiligen Abgleichsmaskierungsteils 410A und 410C sind ausreichend, um während der Herstellung eines integrierten Schaltkreises ein Abrunden von Ecken zu vermeiden.
  • Das Designlayout 400 des integrierten Schaltkreises wird zum Herstellen von Masken verwendet, die zum Bilden von Maskierungs- (oder Musterungs-) Merkmalen eingesetzt werden, die wiederum eingesetzt werden zum Bilden des integrierten Schaltkreises. Bei dem dargstellten Ausführungsbeispiel wird das Designlayout 400 des integrierten Schaltkreises dazu verwendet, folgende Masken wie folgt herzustellen: Eine Hauptmaske basierend auf dem Hauptmaskenlayout, das die Maskierungsmerkmale 405 beinhaltet; eine Abgleichsmaske basierend auf dem Abgleichsmaskierungslayout, das die Maskierungsmerkmale 410 beinhaltet; und eine Abstandsmaske basierend auf dem Abstandslayout, das die Maskierungsmerkmale 415 beinhaltet. Die Masken können in verschiedenen Technologien gebildet werden. Beispielsweise können die Masken unter Einsatz einer binären Technologie geformt werden. Die binäre Maske beinhaltet ein durchsichtiges Substrat (beispielsweise geschmolzener Quarz) und ein lichtundurchlässiges Material (beispielsweise Chrom), welches in lichtundurchlässigen Regionen der Maske beschichtet ist. Gemäß einem anderen Beispiel werden die Masken unter Einsatz einer Phasenschnitttechnologie gebildet, wobei verschiedene Merkmale in den auf den Masken gebildeten Mustern ausgestaltet sind, geeignete Phasendifferenzen zum Verbessern der Auflösung und der Abbildungsqualität aufzuweisen. Gemäß verschiedenen Beispielen kann die Phasenschnittmaske eine abgeschwächte PSM oder alternierende PSM sein.
  • 5A bis 5G sind Aufsichten auf einen integrierten Schaltkreis 500 während verschiedenen Phasen einer Herstellung unter Einsatz des Schaltkreis-Designlayouts 400 nach 4 gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Der integrierte Schaltkreis 500 ist ein integrierter Schaltkreis-Chip (integrated circuit) (IC), ein System-on-Chip (SoC), oder ein Teil davon, der verschiedene passive und aktive Mikroelektronisches Komponenten enthält, wie Widerstände, Kondensatoren, Spulen, Dioden, Metall-Oxid-Halbleiterfeldeffekttransistoren (MOSFETs), komplementäre MOS (CMOS) Transistoren, bipolare Sperrschichttransistoren (BJTs), lateral diffundierte MOS (LDMOS) Transistoren, Hochleistungs-MOS-Transistoren, finnenähnliche Feldeffekttransistoren (FinFETs), andere geeignete Komponenten, oder Kombinationen davon. Bei der dargestellten Ausführungsform beinhaltet, wie unten weiter beschrieben, der integrierte Schaltkreis 500 verschiedene FinFET-Vorrichtungen, und der integrierte Schaltkreis 500 ist während verschiedener Phasen der Herstellung der FinFET-Vorrichtungen gezeigt. Der Begriff FinFET-Vorrichtung bezeichnet einen beliebigen finnenbasierten Multigate-Transistor. 5A bis 5G wurden zum Zwecke der Klarheit und zum besseren Verständnis der erfinderischen Konzepte der vorliegenden Offenbarung vereinfacht. Dem Schaltkreis 500 können zusätzliche Merkmale hinzugefügt werden, und einige der unten beschriebenen Merkmale können bei anderen Ausführungsformen des integrierten Schaltkreises 500 ersetzt oder entfernt werden.
  • Bei den 5A bis 5C wird ein erster oder ein Hauptmaskierungsprozess ausgeführt, um eine Weite oder einen Abstand der Finnen von verschiedenen Finnenstrukturen des integrierten Schaltkreises 500 zu definieren, wobei die Finnenstrukturen in den verschiedenen FinFET-Vorrichtungen enthalten sind. Bei der 5A ist ein Substrat 510 bereitgestellt. Bei dem vorliegenden Beispiel ist das Substrat 510 ein Halbleitersubstrat mit Silizium. Alternativ oder zusätzlich beinhaltet das Substrat 510 einen elementaren Halbleiter, wie Germanium; einen zusammengesetzten Halbleiter, wie Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; oder Kombinationen davon. Alternativ ist das Substrat 510 ein Silicon-on-Insulator (SOI) Substrat, welches hergestellt werden kann mittels Abscheidung durch Implantierung von Sauerstoff (SIMOX), Bonden von Wafern, oder andere Verfahren. Das Substrat 510 kann verschiedene dotierte Regionen und andere geeignete Merkmale enthalten.
  • Eine Anordnung von Mandrelstrukturen 520 ist auf dem Substrat 510 angeordnet, wobei benachbarte Mandrelstrukturen 520 durch einen Abstand P1 voneinander beabstandet sind, und jede Mandrelstruktur 520 eine Weite W1 hat. Die Mandrelstrukturen 520 beinhalten ein Musterungs- oder Maskierungsmaterial, wie ein Resistmaterial, Polysilizium, Siliziumoxid, Siliziumnitrid, ein anderes Musterungs- oder - Maskierungsmaterial, oder Kombinationen davon. Gemäß einem Beispiel beinhaltet das Bilden der Mandrelstrukturen 520 ein Auftragen einer Musterungs- oder Maskierungsschicht (wie z.B. eine Polysiliziumschicht) auf dem Substrat 510; ein Bilden einer Resistschicht über der Maskierungsschicht; ein Verwenden einer Mandrelstrukturmaske (die auch als Hauptmaske bezeichnet werden kann), um die Resistschicht einer Strahlung auszusetzen, wodurch bestrahlte Teile der Resistschicht und unbestrahlte Teile der Resistschicht gebildet werden; ein Entfernen der bestrahlten Teile oder der unbestrahlten Teile der Resistschicht (beispielsweise durch Auftragen einer Entwicklungslösung auf die bestrahlte Resistschicht), wodurch eine gemusterte Resistschicht gebildet wird, welche Teile der Maskierungsschicht herausstellt; und ein Verwenden der gemusterten Resistschicht zum Ätzen der Maskierungsschicht, insbesondere der herausgestellten Teile der Maskierungsschicht, um Mandrelstrukturen 520 wie in 5A gezeigt zu bilden. Bei der dargestellten Ausführungsform wird die zur Bildung der Mandrelstrukturen 520 eingesetzte Hauptmaske hergestellt basierend auf dem Hauptmaskenlayout (welches die Maskierungsmerkmale 405 beinhaltet), welche dem Designlayout 400 des integrierten Schaltkreises von 4 zugeordnet ist. Gemäß anderen Beispielen werden die Mandrelstrukturen 520 durch verschiedene Dispositionsverfahren, Lithographieverfahren, Ätzverfahren, oder Kombinationen davon, wie die hier beschriebenen Verfahren, gebildet.
  • Bei der 5B sind auf dem Substrat 510 Abstandshalter 530 gebildet, so dass jedes der Mandrelstrukturen 520 von einem Abstandshalter 530 umgeben ist; und in 5C sind die Mandrelstrukturen 520 entfernt, beispielsweise durch ein Ätzprozess, so dass die Abstandshalter 530 auf dem Substrat 510 angeordnet bleiben. Die Abstandshalter 530 beinhalten ein Musterungs- oder ein Maskierungsmaterial, wie ein Resistmaterial, Polysilizium, Siliziumoxid, Siliziumnitrid, ein anderes Musterungs- oder Maskierungsmaterial, oder Kombinationen davon. Bei der dargestellten Ausführungsform beinhalten die Abstandshalter 530 Siliziumnitrid. Die Abstandshalter 530 sind durch verschiedene Depositionsverfahren, Lithographieverfahren, Ätzverfahren, oder Kombinationen davon, wie z.B. die hier beschriebenen Verfahren, gebildet. Die Abstandshalter 530 an einander gegenüberliegenden Seitenwänden einer jeden Mandrelstruktur 520 haben eine Weite W2 , die kleiner ist als die Weiter W1 einer jeden Mandrelstruktur 520. Die Abstandshalter an einander gegenüberliegenden Seitenwänden einer jeden Mandrelstruktur 520 sind auch durch einen Abstand P2 voneinander beabstandet, der kleiner ist als der Abstand P1 zwischen den Mandrelstrukturen 520. Wie weiter unten beschrieben ist, werden die Abstandshalter 530 dazu verwendet, um die Finnenstrukturen des integrierten Schaltkreises 500 zu bilden, so dass der Abstand P2 und die Weite W2 der Abstandshalter 530 die Weite und den Abstand von verschiedenen Finnenstrukturen des integrierten Schaltkreises 500 definieren.
  • In 5D-5G wird ein zweiter oder ein Abgleichs- (oder ein Abtrags-) Maskierungsprozess ausgeführt, um die Längen der Finnen der verschiedenen Finnenstrukturen des integrierten Schalkreises 500 zu definieren. Bei der 5D ist auf dem Substrat 510 eine Abgleichsmaskierungsschicht angeordnet, die eine Anordnung von Abgleichsmaskierungsteilen 540A, 540B und 540C beinhaltet. Jeder Abgleichsmaskierungsteil 540A, 540B und 540C definiert eine FinFET-Vorrichtungsfläche des integrierten Schaltkreises 500. Genauer gesagt definiert bei dem dargestellten Ausführungsbeispiel jeder Abgleichsmaskierungsteil 540A, 540B und 540C eine Anzahl von Finnen, die eine Finnenstruktur einer FinFET-Vorrichtung des integrierten Schaltkreises 500 beinhalten wird, sowie eine Länge der Finnenstruktur der jeweiligen FinFET-Vorrichtung (wie die Länge L1 ; die Länge L2 ; und die Länge L3 ). Die Abgleichsmaskierungsschicht 540 beinhaltet ein Musterungs- oder ein Maskierungsmaterial, wie ein Resistmaterial, Polysilizium, Siliziumoxid, Siliziumnitrid, oder ein anderes Musterungs- oder Maskierungsmaterial, oder Kombinationen davon. Bei dem dargstellten Ausführungsbeispiel beinhaltet die Abgleichsmaskierungsschicht 540 ein Resistmaterial. Gemäß einem Beispiel beinhaltet das Bilden der Abgleichsmaskierungsschicht 540 ein Auftragen einer Resistschicht auf dem Substrat 510; ein Verwenden einer Abgleichsmaske (die auch als Aktivregionmaske bezeichnet werden kann), um die Resistschicht einer Strahlung auszusetzen, wodurch bestrahlte Teile der Resistschicht und unbestrahlte Teile der Resistschicht gebildet werden; ein Entfernen der bestrahlten Teile oder der unbestrahlten Teile der Resistschicht (beispielsweise durch Auftragen einer Entwicklungslösung auf der bestrahlten Resistschicht), wodurch eine gemusterte Resistschicht gebildet wird, insbesondere die in 5D dargestellte Abgleichmaskierungsschicht 540, welche hervorstehende Teile der Abstandshalter 530 und nicht-hervorstehende Teile der Abstandshalter 530 bereitstellt. Bei dem dargestellten Ausführungsbeispiel wird die zum Bilden der Abgleichsmaskierungsschicht 540 eingesetzte Abgleichsmaske hergestellt basierend auf dem Abgleichsmaskenlayout (welches die Maskierungsmerkmale 210 beinhaltet), welche dem Designlayout des integrierten Schaltkreises nach 4 zugeordnet ist. Die Abgleichsmaskierungsschicht 540 beinhaltet Abgleichsmaskierungsteile 540A, 540B und 540C, die Teile der Abstandshalter 530 überdecken, wodurch die unbestrahlten Teile der Abstandshalter 530 bereitgestellt werden. Gemäß anderen Beispielen wird die Abgleichsmaskierungsschicht 540 durch verschiedene Depositionsverfahren, Lithographieverfahren, Ätzverfahren oder Kombinationen davon, wie z.B. die hier beschriebenen Verfahren, hergestellt.
  • Bei der 5E sind die bestrahlten Teile der Abstandshalter 530 entfernt, beispielsweise durch einen Ätzprozess; und bei 5F ist die Abgleichsmaskierungsschicht 540 entfernt, wobei Abstandssegmente 550 auf dem Substrat 510 angeordnet bleiben. Jedes Abstandssegment 550 hat die Weite W2 ; voneinander benachbarte Abstandssegmente 550 sind durch den Abstand P2 beabstandet; und jedes Abstandssegment 550 hat die Länge L1 , die Länge L2 , oder die Länge L3 . Die Abstandssegmente 550 ragen über bestrahlte Teile des Substrats 510 und über nicht bestrahlte Teile des Substrats 510 hinaus. Bei der 5G werden die Abstandssegmente 550 als eine Maske verwendet, um die bestrahlten Teile des Substrats 510 zu entfernen (beispielsweise durch einen Ätzprozess), wobei dadurch FinFET-Vorrichtungsflächen 555A, 555B, und 555C gebildet werden. Jede FinFET-Vorrichtungsfläche 555A, 555B und 555C beinhaltet eine Finnenstruktur mit Finnen 556, welche sich entlang des Substrats 510 erstrecken. Bei der dargestellten Ausführungsform beinhaltet die FinFET-Vorrichtungsfläche 555A eine Finnenstruktur mit zwei Finnen 556 mit der Länge L1 ; die FinFET-Vorrichtungsfläche 555B beinhaltet eine Finnenstruktur mit einer Finne 556 mit der Länge L2 ; und die FinFET-Vorrichtungsfläche 555C beinhaltet eine Finnenstruktur mit zwei Finnen 556 mit der Länge L3 . Der integrierte Schaltkreis 500 beinhaltet also eine FinFET-Vorrichtung in der FinFET-Vorrichtungsfläche 555B, welche eine Finnenstruktur mit einer einzigen Finne 556 beinhaltet (welche also auch als Einzelfinnen-FinFET-Vorrichtung bezeichnet werden kann). Die Einzelfinnen-FinFET-Vorrichtung wird erzielt durch Modifizieren der Mandrelstrukturen, so dass der Abgleichsmaskierungsteil, welcher üblicherweise zwei Finnen definiert, nunmehr eine einzige Finne definiert. Zum Vervollständigen der Herstellung des integrierten Schaltkreises 500 können nachfolgende Verarbeitungen ausgeführt werden, wie z.B. die oben beschriebenen Verfahren (beispielsweise können verschiedene Gatestrukturen, aufgewachsene Merkmale, leitfähige Merkmale, und andere Merkmale gebildet werden).
  • Die vorliegende Offenbarung beinhaltet viele verschiedene Ausführungsbeispiele. Ein beispielhaftes Verfahren beinhaltet ein Bereitstellen eines Hauptmaskenlayouts und eines Abgleichsmaskenlayout zum Bilden von Finnen einer finnenähnlichen Feldeffekttransistor- (FinFET-) Vorrichtung, wobei das Hauptmaskenlayout ein erstes Maskierungsmerkmal beinhaltet und das Abgleichsmaskenlayout ein zweites Maskierungsmerkmal beinhaltet, welches wenigstens zwei Finnen definiert, und wobei das erste Maskierungsmerkmal und das zweite Maskierungsmerkmal zueinander in einem räumlichen Verhältnis stehen; und einem Modifizieren des Hauptmaskenlayouts basierend auf dem räumlichen Verhältnis zwischen dem ersten Maskierungsmerkmal und dem zweiten Maskierungsmerkmal, wobei das Modifizieren des Hauptmaskenlayouts ein Modifizieren des ersten Maskierungsmerkmal beinhaltet, so dass eine Einzelfinnen-FinFET-Vorrichtung unter Verwendung des modifizierten Hauptmaskenlayouts und des Abgleichsmaskenlayouts gebildet wird. Das Verfahren kann weiter beinhalten ein Herstellen einer Hauptmaske basierend auf dem modifizierten Hauptmaskenlayout sowie ein Herstellen einer Abgleichsmaske basierend auf dem Abgleichsmaskenlayout. Das Verfahren kann weiter beinhalten ein Bilden einer Einzelfinnen-FinFET-Vorrichtung unter Verwendung der Hauptmaske und der Abgleichsmaske.
  • Gemäß einem Beispiel definiert das erste Maskierungsmerkmal ein erstes Mandrelstrukturmerkmal und ein zweites Mandrelstrukturmerkmal, wobei das erste Mandrelstrukturmerkmal von dem zweiten Mandrelstrukturmerkmal räumlich beabstandet ist; und das zweite Maskierungsmerkmal hat eine Weite, welche größer ist als der Abstand zwischen dem ersten Mandrelstrukturmerkmal und dem zweiten Mandrelstrukturmerkmal, so dass das räumliche Verhältnis zwischen dem ersten Maskierungsmerkmal und dem zweiten Maskierungsmerkmal beinhaltet, dass das zweite Maskierungsmerkmal einen Teil des ersten Mandrelstrukturmerkmals und einen Teil des zweiten Mandrelstrukturmerkmals überlappt. Der Abstand kann in etwa gleich sein zu Dfin+ 2Wfin, wobei Dfin ein Abstand zwischen zwei benachbarten Finnen ist und Wfin eine Weite von einer Finne ist; und die Weite kann in etwa gleich sein zu 2Dfin + 2Wfin. Gemäß einem Beispiel beinhaltet das Modifizieren des ersten Maskierungsmerkmals ein Entfernen eines von dem Teil des ersten Mandrelstrukturmerkmals und dem Teil des zweiten Mandrelstrukturmerkmals. Zu dem anderen von dem Teil des ersten Mandrelstrukturmerkmals und dem Teil des zweiten Mandrelstrukturmerkmals kann ein zusätzliches Mandrelstrukturmerkmal hinzugefügt werden. Das zusätzliche Mandrelstrukturmerkmal kann eine Länge haben, die größer ist als die Länge des zweiten Maskierungsmerkmals. Gemäß einem anderen Beispiel definiert das erste Maskierungsmerkmal ein erstes Mandrelstrukturmerkmal und ein zweites Mandrelstrukturmerkmal, wobei das erste Mandrelstrukturmerkmal von dem zweiten Mandrelstrukturmerkmal beabstandet ist und das erste Mandrelstrukturmerkmal und das zweite Mandrelstrukturmerkmal eine erste Weite haben; und das zweite Maskierungsmerkmal hat eine zweite Weite, welche größer ist als die erste Weite, so dass das räumliche Verhältnis zwischen dem ersten Maskierungsmerkmal und dem zweiten Maskierungsmerkmal beinhaltet, dass das zweite Maskierungsmerkmal einen Teil der ersten Weite des ersten Mandrelstrukturmerkmals überlappt. Die erste Weite kann in etwa gleich sein zu einem Abstand zwischen zwei benachbarten Finnen (Dfin ); und die zweite Weite kann in etwa gleich sein zu 2Dfin + 2Wfin, wobei Wfin eine Weite einer Finne ist. Gemäß einem Beispiel beinhaltet das Modifizieren des ersten Maskierungsmerkmals ein Zusammenlegen eines Teils des zweiten Maskierungsmerkmals mit einem Teil der ersten Weite des ersten Mandrelstrukturmerkmals.
  • Ein anderes beispielhaftes Verfahren beinhaltet ein Bereitstellen eines Abgleichsmaskenmerkmals mit einer Länge Ltrim , welche eine Länge einer Finne (Lfin ) und eine Weite Wtrim definiert, welche in etwa gleich ist zu Wtrim = 2 (Dfin + Wfin), wobei Dfin ein Abstand zwischen zwei benachbarten Finnen ist und Wfin eine Weite der Finne ist; ein Modifizieren eines Mandrelstrukturmerkmals basierend auf einem räumlichen Verhältnis zwischen dem Mandrelstrukturmaskenmerkmal und dem Abgleichsmaskenmerkmal; und ein Bilden einer Einzelfinnen- finnenähnlichen Feldeffekttransistor- (FinFET-) Vorrichtung unter Verwendung des modifizierten Mandrelstrukturmaskenmerkmals und des Abgleichsmaskenmerkmals. Gemäß einem Beispiel beinhaltet das Mandrelstrukturmaskenmerkmal ein erstes Mandrelstrukturmerkmal und ein zweites Mandrelstrukturmerkmal; und das räumliche Verhältnis zwischen dem Mandrelstrukturmaskenmerkmal und dem Abgleichsmaskenmerkmal beinhaltet, dass das Abgleichsmaskenmerkmal einen Teil des ersten Mandrelstrukturmerkmals, einen Teil des zweiten Mandrelstrukturmerkmals, und einen Abstand zwischen dem Teil des ersten Mandrelstrukturmerkmals und dem Teil des zweiten Mandrelstrukturmerkmals überlappt, wobei der Abstand in etwa gleich ist zu Dfin + 2Wfin; und das Modifizieren des Mandrelstrukturmaskenmerkmals basierend auf dem räumlichen Verhältnis zwischen dem Mandrelstrukturmaskenmerkmal und dem Abgleichsmaskenmerkmal beinhaltet ein Entfernen eines von dem Teil des ersten Mandrelstrukturmerkmals und dem Teil des zweiten Mandrelstrukturmerkmals. Zu dem anderen von dem Teil des ersten Mandrelstrukturmerkmals und dem Teil des zweiten Mandrelstrukturmerkmals kann ein zusätzliches Mandrelstrukturmerkmal hinzugefügt werden. Das zusätzliche Mandrelstrukturmerkmal kann eine Länge haben, welche größer ist als die Länge Ltrim des Abgleichsmaskenmerkmals und eine Weite, welche im Wesentlichen gleich ist zu der Weite der Finne Wfin . Gemäß einem anderen Beispiel beinhaltet das Mandrelstrukturmaskenmerkmal ein erstes Mandrelstrukturmerkmal und ein zweites Mandrelstrukturmerkmal; das räumliche Verhältnis zwischen dem Mandrelstrukturmaskenmerkmal und dem Abgleichsmaskenmerkmal beinhaltet, dass das Abgleichsmaskenmerkmal einen Teil des ersten Mandrelstrukturmerkmals überlappt, welches eine Weite hat, die in etwa gleich ist zu dem Abstand zwischen zwei benachbarten Finnen (Dfin ); und das Modifizieren des Mandrelstrukturmaskenmerkmals basierend auf dem räumlichen Verhältnis zwischen dem Mandrelstrukturmaskenmerkmal und dem Abgleichsmaskenmerkmal beinhaltet ein Zusammenlegen eines Teils des ersten Mandrelstrukturmerkmals mit einem Teil des zweiten Mandrelstrukturmerkmals. Ein zusammengelegter Mandrelstrukturmerkmalsteil kann einen Teil des ersten Mandrelstrukturmerkmals mit einem Teil des zweiten Mandrelstrukturmerkmals vereinen, wobei der zusammengelegte Mandrelstrukturmerkmalsteil eine Weite hat, welche in etwa gleich ist zu Dfin + 2Wfin.
  • Gemäß einem anderen Beispiel beinhaltet ein Verfahren ein Modifizieren eines Mandrelstrukturmaskenmerkmals basierend auf einem räumlichen Verhältnis zwischen einem Mandrelstrukturmaskenmerkmal und einem Abgleichsmaskenmerkmal, welches wenigstens zwei Finnen definiert; und ein Bilden einer Finne einer finnenähnlichen Feldeffekttransistor- (FinFET-) Vorrichtung unter Verwendung des modifizierten Mandrelstrukturmaskenmerkmals und des Abgleichsmaskenmerkmals, welches die wenigstens zwei Finnen definiert. Das Mandrelstrukturmaskenmerkmal definiert eine erste Mandrelstruktur und eine zweite Mandrelstruktur. Das Modifizieren des Mandrelstrukturmaskenmerkmals kann ein Entfernen eines von einem Teil des ersten Mandrelstrukturmerkmals und einem Teil des zweiten Mandrelstrukturmerkmals beinhalten. Das Modifizieren des Mandrelstrukturmaskenmerkmals kann ein Zusammenlegen eines Teils der ersten Mandrelstruktur und eines Teils der zweiten Mandrelstruktur beinhalten.

Claims (6)

  1. Verfahren, umfassend: Bereitstellen eines Hauptmaskenlayouts und eines Abgleichsmaskenlayouts zum Bilden von Finnen (356) einer finnenähnlichen Feldeffekttransistor- (FinFET-) Vorrichtung, wobei das Hauptmaskenlayout ein erstes Maskierungsmerkmal (205) enthält und das Abgleichsmaskenlayout ein zweites Maskierungsmerkmal (210) enthält, welches wenigstens zwei Finnen definiert, und wobei das erste Maskierungsmerkmal (205) und das zweite Maskierungsmerkmal (210) in einem räumlichen Verhältnis zueinander stehen; und Modifizieren des Hauptmaskenlayouts basierend auf dem räumlichen Verhältnis zwischen dem ersten Maskierungsmerkmal (205) und dem zweiten Maskierungsmerkmal (210), wobei das Modifizieren des Hauptmaskenlayouts ein Modifizieren des ersten Maskierungsmerkmals (205) beinhaltet, so dass unter Einsatz des modifizierten Maskenlayouts und des Abgleichsmaskenlayouts eine Einzelfinnen-FinFET-Vorrichtung gebildet wird, wobei das erste Maskierungsmerkmal (205) ein erstes Mandrelstrukturmerkmal (205C) und ein zweites Mandrelstrukturmerkmal (205B) definiert, wobei das erste Mandrelstrukturmerkmal (205C) von dem zweiten Mandrelstrukturmerkmal (205B) beabstandet ist, und wobei das zweite Maskierungsmerkmal (210) ein erstes Abgleichsmaskierungsteil (210A, 210C) und ein zweites Abgleichsmaskierungsteil (210B) definiert, wobei das erste Abgleichsmaskierungsteil (210A, 210C) und das zweite Abgleichsmaskierungsteil (210B) jeweils eine Weite (Wtrim) haben, die größer ist als der Abstand zwischen dem ersten Mandrelstrukturmerkmal (205C) und dem zweiten Mandrelstrukturmerkmal (205B), so dass das räumliche Verhältnis zwischen dem ersten Maskierungsmerkmal (205) und dem zweiten Maskierungsmerkmal (210) beinhaltet, dass das erste Abgleichsmaskierungsteil (210A, 210C) und das zweite Abgleichsmaskierungsteil (210B) jeweils einen Teil des ersten Mandrelstrukturmerkmals (205C) und einen Teil des zweiten Mandrelstrukturmerkmals (205B) überlappen, und wobei das Modifizieren des Hauptmaskenlayouts beinhaltet: Entfernen eines Teils des zweiten Mandrelstrukturmerkmals (205B), welcher durch das zweite Abgleichsmaskierungsteil (210B) überlappt wird, und Hinzufügen eines zusätzlichen Mandrelstrukturmerkmals (206) zu dem ersten Mandrelstrukturmerkmal (205C) mit einer Länge, die größer ist als die Länge des zweiten Abgleichsmaskierungsteils (210B), sodass eine Länge (b) des zusätzlichen Mandrelstrukturmerkmals (206) auf einer beliebigen Seite des zweiten Abgleichsmaskierungsteils (210B) ausreichend ist, um während der Herstellung ein Abrunden von Ecken zu vermeiden, wobei das erste Mandrelstrukturmerkmal (205C) und das zweite Mandrelstrukturmerkmal (205B) jeweils von Abstandshaltern (215) umgeben sind, und das zweite Maskierungsmerkmal (210) des Abgleichsmaskenlayouts den Abstandshalter (215), der das erste Mandrelstrukturmerkmal (205C) umgibt, und den Abstandshalter (215), der das zweite Mandrelstrukturmerkmal (205B) umgibt, überlappt.
  2. Verfahren nach Anspruch 1, wobei der Abstand in etwa gleich ist zu Dfin + 2Wfin, wobei Dfin ein Abstand zwischen zwei benachbarten Finnen ist und Wfin eine Weite einer Finne ist und die Weite in etwa gleich ist zu 2Dfin + 2Wfin.
  3. Verfahren, umfassend: Bereitstellen eines Hauptmaskenlayouts und eines Abgleichsmaskenlayouts zum Bilden von Finnen (356) einer finnenähnlichen Feldeffekttransistor- (FinFET-) Vorrichtung, wobei das Hauptmaskenlayout ein erstes Maskierungsmerkmal (205) enthält und das Abgleichsmaskenlayout ein zweites Maskierungsmerkmal (210) enthält, welches wenigstens zwei Finnen definiert, und wobei das erste Maskierungsmerkmal (205) und das zweite Maskierungsmerkmal (210) in einem räumlichen Verhältnis zueinander stehen; und Modifizieren des Hauptmaskenlayouts basierend auf dem räumlichen Verhältnis zwischen dem ersten Maskierungsmerkmal (205) und dem zweiten Maskierungsmerkmal (210), wobei das Modifizieren des Hauptmaskenlayouts ein Modifizieren des ersten Maskierungsmerkmals (205) beinhaltet, so dass unter Einsatz des modifizierten Maskenlayouts und des Abgleichsmaskenlayouts eine Einzelfinnen-FinFET-Vorrichtung gebildet wird, wobei das erste Maskierungsmerkmal (205) ein erstes Mandrelstrukturmerkmal (205C) und ein zweites Mandrelstrukturmerkmal (205B) definiert, wobei das erste Mandrelstrukturmerkmal (205C) von dem zweiten Mandrelstrukturmerkmal (205B) beabstandet ist, und wobei das zweite Maskierungsmerkmal (210) ein erstes Abgleichsmaskierungsteil (210A, 210C) und ein zweites Abgleichsmaskierungsteil (210B) definiert, wobei das erste Mandrelstrukturmerkmal (205C) und das zweite Mandrelstrukturmerkmal (205B) jeweils eine erste Weite WMandrel haben und das erste Abgleichsmaskierungsteil (210A, 210C) und das zweite Abgleichsmaskierungsteil (210B) jeweils eine zweite Weite Wtrim haben, die größer ist als die erste Weite WMandrel, so dass das räumliche Verhältnis zwischen dem ersten Maskierungsmerkmal (205) und dem zweiten Maskierungsmerkmal (210) beinhaltet, dass das erste Abgleichsmaskierungsteil (210A, 210C) und das zweite Abgleichsmaskierungsteil (210B) jeweils einen Teil der ersten Weite WMandrel des ersten Mandrelstrukturmerkmals (205C) überlappen, wobei das Modifizieren des Hauptmaskenlayouts beinhaltet: Entfernen eines Teils des zweiten Mandrelstrukturmerkmals (205B), welcher durch das zweite Abgleichsmaskierungsteil (210B) überlappt wird, und Hinzufügen eines zusätzlichen Mandrelstrukturmerkmals (206) zu dem ersten Mandrelstrukturmerkmal (205C) mit einer Länge, die größer ist als die Länge des zweiten Abgleichsmaskierungsteils (210B), sodass eine Länge (b) des zusätzlichen Mandrelstrukturmerkmals (206) auf einer beliebigen Seite des zweiten Abgleichsmaskierungsteils (210B) ausreichend ist, um während der Herstellung ein Abrunden von Ecken zu vermeiden, wobei das erste Mandrelstrukturmerkmal (205C) und das zweite Mandrelstrukturmerkmal (205B) jeweils von Abstandshaltern (215) umgeben sind und das zweite Maskierungsmerkmal (210) des Abgleichsmaskenlayouts den Abstandshalter (215), der das erste Mandrelstrukturmerkmal (205C) umgibt, und den Abstandshalter (215), der das zweite Mandrelstrukturmerkmal (205B) umgibt, überlappt.
  4. Verfahren nach Anspruch 3, wobei die erste Weite WMandrel in etwa gleich ist zu einer Distanz zwischen zwei benachbarten Finnen (Dfin) und die zweite Weite Wtrim in etwa gleich ist zu 2Dfin + 2Wfin, wobei Wfin eine Weite einer Finne ist.
  5. Verfahren, umfassend: Bereitstellen eines Abgleichsmaskenmerkmals (210), wobei das Abgleichsmaskenmerkmal (210) ein erstes Abgleichsmaskierungsteil (210A, 210C) und ein zweites Abgleichsmaskierungsteil (210B) jeweils mit einer Länge (Ltrim) und einer Weite (Wtrim) definiert, wobei die Länge (Ltdm) eine Länge einer Finne (Lfin) definiert, wobei die Weite (Wtrim) etwa gleich ist zu: W trim = 2 ( D fin + W fin )
    Figure DE102012205914B4_0001
     wobei Dfin ein Abstand zwischen zwei benachbarten Finnen ist und Wfin eine Weite der Finne ist; Modifizieren eines Mandrelstrukturmerkmals (205B, 205C) umfassend ein erstes Mandrelstrukturmerkmal (205C) und ein zweites Mandrelstrukturmerkmal (205B) basierend auf einem räumlichen Verhältnis zwischen dem Mandrelstrukturmerkmal (205B, 205C) und dem Abgleichsmaskenmerkmal (210); und Bilden einer Einzelfinnen-finnenähnlichen Feldeffekttransistor- (FinFET-) Vorrichtung unter Einsatz des modifizierten Mandrelstrukturmerkmals (205B, 205C) und des Abgleichsmaskenmerkmals (210), wobei das Abgleichsmaskenmerkmal (210) einen Abstandshalter (215), der das erste Mandrelstrukturmaskenmerkmal (205C) umgibt, und einen anderen Abstandshalter (215), der das zweite Mandrelstrukturmaskenmerkmal (205B) umgibt, überlappt, wobei das Modifizieren des Hauptmaskenlayouts beinhaltet: Entfernen eines Teils des zweiten Mandrelstrukturmerkmals (205B), welcher durch das zweite Abgleichsmaskierungsteil (210B) überlappt wird, und Hinzufügen eines zusätzlichen Mandrelstrukturmerkmals (206) zu dem ersten Mandrelstrukturmerkmal (205C) mit einer Länge, die größer ist als die Länge des zweiten Abgleichsmaskierungsteils (210B), sodass eine Länge (b) des zusätzlichen Mandrelstrukturmerkmals (206) auf einer beliebigen Seite des zweiten Abgleichsmaskierungsteils (210B) ausreichend ist, um während der Herstellung ein Abrunden von Ecken zu vermeiden.
  6. Verfahren, umfassend: Modifizieren eines Mandrelstrukturmerkmals (205B, 205C) basierend auf einem räumlichen Verhältnis zwischen einem Mandrelstrukturmerkmal (205B, 205C) und einem Abgleichmaskenmerkmal (210), welches wenigstens zwei Finnen (356) definiert; und Bilden einer Einzel-Finne (356) einer finnenähnlichen Feldeffekttransistor- (FinFET-) Vorrichtung unter Einsatz des modifizierten Mandrelstrukturmerkmals (205B, 205C) und des Abgleichsmaskenmerkmals (210), welches die wenigstens zwei Finnen (356) definiert, wobei das Mandrelstrukturmerkmal (205B, 205C) ein erstes Mandrelstrukturmerkmal (205C) und ein zweites Mandrelstrukturmerkmal (205B) definiert, wobei das Abgleichsmaskenmerkmal (210) ein erstes Abgleichsmaskierungsteil (210A, 210C) und ein zweites Abgleichsmaskierungsteil (210B) definiert; und das Modifizieren des Mandrelstrukturmerkmals (205B, 205C) beinhaltet: Entfernen eines Teils des ersten Mandrelstrukturmerkmals (205C) und eines Teils des zweiten Mandrelstrukturmerkmals (205B), welche durch das zweite Abgleichsmaskierungsteil (210B) überlappt werden, Hinzufügen eines zusätzlichen Mandrelstrukturmerkmals (206) zu dem ersten Mandrelstrukturmerkmal (205C) mit einer Länge, die größer ist als die Länge des zweiten Abgleichsmaskierungsteils (210B), sodass eine Länge (b) des zusätzlichen Mandrelstrukturmerkmals (206) auf einer beliebigen Seite des zweiten Abgleichsmaskierungsteils (210B) ausreichend ist, um während der Herstellung ein Abrunden von Ecken zu vermeiden, wobei das erste Mandrelstrukturmerkmal (205C) und das zweite Mandrelstrukturmerkmal (205B) jeweils von Abstandshaltern (215) umgeben sind und das Abgleichsmaskenmerkmal (210) den Abstandshalter (215), der das erste Mandrelstrukturmerkmal (205C) umgibt, und den Abstandshalter (215), der das zweite Mandrelstrukturmerkmal (205B) umgibt, überlappt.
DE102012205914.8A 2011-12-29 2012-04-11 Mandrelmodifzierung zum Erreichen einer einzelfinnen-finnenähnlichen Feldeffekttransistor-(FINFET-)Vorrichtung Active DE102012205914B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/339,626 2011-12-29
US13/339,646 US8881066B2 (en) 2011-12-29 2011-12-29 Mandrel modification for achieving single fin fin-like field effect transistor (FinFET) device

Publications (2)

Publication Number Publication Date
DE102012205914A1 DE102012205914A1 (de) 2013-07-04
DE102012205914B4 true DE102012205914B4 (de) 2019-07-11

Family

ID=48678371

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102012205914.8A Active DE102012205914B4 (de) 2011-12-29 2012-04-11 Mandrelmodifzierung zum Erreichen einer einzelfinnen-finnenähnlichen Feldeffekttransistor-(FINFET-)Vorrichtung

Country Status (4)

Country Link
US (1) US8881066B2 (de)
KR (1) KR101385718B1 (de)
CN (1) CN103187261B (de)
DE (1) DE102012205914B4 (de)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9252021B2 (en) 2012-02-09 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for patterning a plurality of features for Fin-like field-effect transistor (FinFET) devices
US20130320422A1 (en) * 2012-05-31 2013-12-05 International Business Machines Corporation Finfet contacting a conductive strap structure of a dram
US9385131B2 (en) 2012-05-31 2016-07-05 Globalfoundries Inc. Wrap-around fin for contacting a capacitor strap of a DRAM
US8813016B1 (en) * 2013-01-28 2014-08-19 Taiwan Semiconductor Manufacturing Company Limited Multiple via connections using connectivity rings
US8719759B1 (en) * 2013-02-27 2014-05-06 Taiwan Semiconductor Manufacturing Co., Ltd. Area optimized series gate layout structure for FINFET array
JP6465540B2 (ja) * 2013-07-09 2019-02-06 キヤノン株式会社 形成方法及び製造方法
US8954913B1 (en) * 2013-10-01 2015-02-10 Globalfoundries Inc. Methods of generating circuit layouts that are to be manufactured using SADP routing techniques and virtual non-mandrel mask rules
US9437497B2 (en) 2013-10-18 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
KR102193674B1 (ko) 2014-01-22 2020-12-21 삼성전자주식회사 반도체 장치의 레이아웃 디자인을 생성하는 레이아웃 디자인 시스템
US9318574B2 (en) 2014-06-18 2016-04-19 International Business Machines Corporation Method and structure for enabling high aspect ratio sacrificial gates
KR20160013698A (ko) * 2014-07-28 2016-02-05 삼성전자주식회사 레이아웃 디자인 시스템, 레이아웃 디자인 방법 및 레이아웃 디자인 방법을 수행하기 위한 프로그램을 포함하는 컴퓨터로 판독 가능한 기록매체
CN105374871B (zh) 2014-08-22 2020-05-19 联华电子股份有限公司 鳍状结构及其形成方法
US9318334B2 (en) 2014-08-27 2016-04-19 United Microelectronics Corp. Method for fabricating semiconductor device
CN105789049B (zh) * 2014-09-12 2019-06-21 台湾积体电路制造股份有限公司 图案化鳍式场效应晶体管（finfet）器件的多个部件的方法
US9281379B1 (en) 2014-11-19 2016-03-08 International Business Machines Corporation Gate-all-around fin device
KR102347185B1 (ko) * 2015-02-03 2022-01-04 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9324570B1 (en) 2015-03-13 2016-04-26 United Microelectronics Corp. Method of manufacturing semiconductor device
US9553088B1 (en) * 2015-09-24 2017-01-24 International Business Machines Corporation Forming semiconductor device with close ground rules
US10121879B2 (en) 2015-09-28 2018-11-06 International Business Machines Corporation Forming odd number of fins by sidewall imaging transfer
US9946830B2 (en) * 2016-06-01 2018-04-17 International Business Machines Corporation Area sharing between multiple large block synthesis (LBS) blocks
US10229832B2 (en) * 2016-09-22 2019-03-12 Varian Semiconductor Equipment Associates, Inc. Techniques for forming patterned features using directional ions
TWI730050B (zh) 2017-02-15 2021-06-11 聯華電子股份有限公司 層疊對準標記與評估製程穩定度的方法
KR102330087B1 (ko) 2017-04-03 2021-11-22 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10803227B2 (en) 2017-08-29 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit layouts with line-end extensions
KR102527383B1 (ko) 2017-09-15 2023-04-28 삼성전자주식회사 핀형 활성 영역을 가지는 반도체 소자
KR102310077B1 (ko) * 2017-10-26 2021-10-08 삼성전자주식회사 레이아웃 형성 방법 및 반도체 소자의 제조 방법
TWI697972B (zh) 2018-04-18 2020-07-01 聯華電子股份有限公司 檢測鰭片移除之方法
US10797078B2 (en) * 2018-08-14 2020-10-06 Taiwan Semiconductor Manufacturing Company Limited Hybrid fin field-effect transistor cell structures and related methods
KR102593758B1 (ko) 2018-10-10 2023-10-25 삼성전자주식회사 반도체 장치
JP6833140B2 (ja) * 2018-12-17 2021-02-24 三菱電機株式会社 回路設計支援システムおよび回路設計支援プログラム
US11127842B2 (en) 2019-11-19 2021-09-21 Globalfoundries U.S. Inc. Single fin structures
US11264504B2 (en) 2020-01-24 2022-03-01 Globalfoundries U.S. Inc. Active and dummy fin structures
US11205648B2 (en) 2020-05-05 2021-12-21 Globalfoundries U.S. Inc. IC structure with single active region having different doping profile than set of active regions
US11276651B2 (en) 2020-05-18 2022-03-15 Globalfoundries U.S. Inc. IC product comprising a single active fin FinFET device and an electrically inactive fin stress reduction structure
US20220392897A1 (en) 2021-06-02 2022-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Active region patterning

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070128782A1 (en) * 2005-07-01 2007-06-07 Synopsys, Inc. Enhanced Segmented Channel MOS Transistor with Narrowed Base Regions
US20080308880A1 (en) * 2007-06-15 2008-12-18 Kabushiki Kaisha Toshiba Semiconductor device
US20110195564A1 (en) * 2010-02-08 2011-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Memory Cell Layout

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6995412B2 (en) * 2002-04-12 2006-02-07 International Business Machines Corporation Integrated circuit with capacitors having a fin structure
US6642090B1 (en) * 2002-06-03 2003-11-04 International Business Machines Corporation Fin FET devices from bulk semiconductor and method for forming
KR100549008B1 (ko) * 2004-03-17 2006-02-02 삼성전자주식회사 등방성식각 기술을 사용하여 핀 전계효과 트랜지스터를제조하는 방법
US7381655B2 (en) * 2005-09-14 2008-06-03 International Business Machines Corporation Mandrel/trim alignment in SIT processing
US20070102756A1 (en) * 2005-11-10 2007-05-10 Bohumil Lojek FinFET transistor fabricated in bulk semiconducting material
US8324036B2 (en) * 2009-11-09 2012-12-04 International Business Machines Corporation Device having and method for forming fins with multiple widths for an integrated circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070128782A1 (en) * 2005-07-01 2007-06-07 Synopsys, Inc. Enhanced Segmented Channel MOS Transistor with Narrowed Base Regions
US20080308880A1 (en) * 2007-06-15 2008-12-18 Kabushiki Kaisha Toshiba Semiconductor device
US20110195564A1 (en) * 2010-02-08 2011-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Memory Cell Layout

Also Published As

Publication number Publication date
KR101385718B1 (ko) 2014-04-17
US8881066B2 (en) 2014-11-04
CN103187261A (zh) 2013-07-03
CN103187261B (zh) 2015-11-25
DE102012205914A1 (de) 2013-07-04
US20130174103A1 (en) 2013-07-04
KR20130077740A (ko) 2013-07-09

Similar Documents

Publication Publication Date Title
DE102012205914B4 (de) Mandrelmodifzierung zum Erreichen einer einzelfinnen-finnenähnlichen Feldeffekttransistor-(FINFET-)Vorrichtung
DE102019106654B4 (de) Integrierte Schaltkreise mit vergrabenen Verbindungsleitern und Verfahren zu deren Herstellung
DE102018115909B4 (de) Struktur und Verfahren für Finfet-Vorrichtung mit Kontakt über dielektrischem Gate
DE102012107496B4 (de) Metallgate-FINFET-Bauelement und Verfahren zu seiner Herstellung
DE112010004804B4 (de) Verfahren zum Herstellen von Elementen für eine integrierte Schaltung, insbesondere von FinFETs
DE112005001488B4 (de) Tri-Gate Bauelement mit hoher Beweglichkeit und dessen Herstellungsverfahren
DE102012204516B4 (de) FinFET-Vorrichtung und Herstellungsverfahren für dieselbe
DE102013103470B4 (de) Verfahren für einen Feldeffekttransistor
DE102013112351B4 (de) Mehrschicht-Halbleitervorrichtungsstruktur
DE102018115192B4 (de) Integrierte Standardzellenstrukturen
DE102016205180B4 (de) Verfahren zum Herstellen von Transistoren mit mehreren Schwellspannungen
DE102015117320A1 (de) Halbleitervorrichtung und deren herstellungsverfahren
DE102019131389B4 (de) Halbleiterstruktur und herstellungsverfahren
DE102013105449A1 (de) Vertikale Tunnel-Feldeffekttransistorzelle und Herstellung derselben
DE112005000394T5 (de) Halbleiterbauelement mit Mehrgatestruktur und Verfahren zu seiner Herstellung
DE102014019360A1 (de) Halbleiterstruktur und ihr herstellungsverfahren
DE102017124081A1 (de) Leckstromreduzierungsverfahren und damit verbundene Strukturen
DE102018114209A1 (de) Source -und-drain-struktur mit einem reduzierten kontaktwiderstand und einer verbesserten beweglichkeit
DE102013202739A1 (de) SRAM-integrierte Schaltungen mit vergrabenem sattelförmigen FINFET und Verfahren zu deren Herstellung
DE102013100904B4 (de) Gestreckte Struktur einer Halbleitervorrichtung und Verfahren zur Herstellung der gestreckten Struktur
DE102019204967A1 (de) Angeschrägte Austauschgatestrukturen
DE112016001414B4 (de) Halbleiterstruktur und Prozess
DE102019201057A1 (de) Verfahren zum Durchführen von Finnen-Schnitt-Ätz-Prozessen für FinFet-Halbleitervorrichtungen
DE102018103989B4 (de) Finnendiodenstruktur und deren Verfahren
DE102021119378A1 (de) Epitaktische source/drain-strukturen fürmultigate-vorrichtungen und deren herstellungsverfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final