JP6465540B2 - 形成方法及び製造方法 - Google Patents
形成方法及び製造方法 Download PDFInfo
- Publication number
- JP6465540B2 JP6465540B2 JP2013143895A JP2013143895A JP6465540B2 JP 6465540 B2 JP6465540 B2 JP 6465540B2 JP 2013143895 A JP2013143895 A JP 2013143895A JP 2013143895 A JP2013143895 A JP 2013143895A JP 6465540 B2 JP6465540 B2 JP 6465540B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- mark
- region
- line
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/20—Exposure; Apparatus therefor
- G03F7/2051—Exposure without an original mask, e.g. using a programmed deflection of a point source, by scanning, by drawing with a light beam, using an addressed light or corpuscular source
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
- G03F7/70605—Workpiece metrology
- G03F7/70616—Monitoring the printed patterns
- G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
- H01L2223/5446—Located in scribe lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T428/00—Stock material or miscellaneous articles
- Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
- Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
第1の実施形態では、デバイスのパターンを形成する1次元L/Sを用いて、アライメントに使用するアライメントマークやパターンを転写した後の重ね合わせ検査で使用する重ね合わせマークなどの検出マークを形成する形成方法について説明する。ここで、1次元L/Sとは、基板の上に形成されたラインパターンとスペースパターンとを含むラインアンドスペースパターンである。かかる検出マークを明視野の検出系で検出する場合、1次元L/Sは微細なパターンであるため、1次元L/Sで回折された1次以上の回折光は、検出系の瞳には入射しない。また、1次元L/S(のラインパターンが延在する方向)に直交する方向への回折光は、1次元L/Sを部分的に切断(分割)することで、検出系の瞳に入射しないようにする。
図7は、本発明の第2の実施形態における形成方法を説明するためのフローチャートである。かかる形成方法は、ラインパターンとスペースパターンが形成される基板の上に検出マークを形成するものである。
Claims (7)
- 基板の上に形成されたラインパターンから検出マークを形成する形成方法であって、
前記ラインパターンのラインは、デバイスのパターンが形成される領域と前記検出マークが形成される領域とにわたって形成されており、
前記検出マークが形成される領域における、前記基板の上の前記検出マークを形成するための第1領域と、前記第1領域を囲む第2領域と、を決定する第1ステップと、
前記第1領域の前記ラインパターンが延在する方向における複数の位置において前記ラインパターンを切断して複数のマーク要素を形成するための第1カットパターンと、前記第2領域の前記ラインパターンを除去するための除去パターンと、前記デバイスのパターンが形成される領域の前記ラインパターンを切断する第2カットパターンと、を投影光学系によって前記基板の上に投影する第2ステップと、
前記基板の上に投影された前記第1カットパターン、前記除去パターン及び前記第2カットパターンによって、前記デバイスのパターンが形成される領域と前記検出マークが形成される領域とにわたって形成されたラインを切断又は除去して、前記デバイスのパターンが形成される領域に前記ラインがカットされたパターンを、前記検出マークが形成される領域に前記複数のマーク要素で前記検出マークを、形成する第3ステップと、
を有することを特徴とする形成方法。 - 前記ラインパターンが延在する方向における前記複数のマーク要素のピッチは、前記検出マークで回折される回折光のうち、前記投影光学系の瞳に1次以上の回折光が入射するための最小ピッチよりも大きく、且つ、前記検出マークを光学的に検出する検出系の瞳に1次以上の回折光が入射するための最小ピッチよりも小さいことを特徴とする請求項1に記載の形成方法。
- 前記基板の上には、前記ラインパターンが延在する方向に直交する方向に、複数のラインが繰り返し形成されており、
前記第1カットパターンは、前記ラインパターンが延在する方向に直交する方向に延在し、且つ、前記第1領域における前記ラインパターンの全てに交わる長方形パターンであることを特徴とする請求項1又は2に記載の形成方法。 - 前記基板の上には、前記ラインパターンが延在する方向に直交する方向に、複数のラインが繰り返し形成されており、
前記第1カットパターンは、前記ラインパターンが延在する方向に直交する方向に延在し、前記第1領域における前記ラインパターンの一部に交わる長方形パターン群であることを特徴とする請求項1又は2に記載の形成方法。 - 前記検出マークは、アライメントマーク又は重ね合わせマークを含むことを特徴とする請求項1乃至4のうちいずれか1項に記載の形成方法。
- 基板の上に形成されたラインパターンから検出マークを形成する形成方法によって形成される検出マークを有する基板を製造する製造方法であって、
前記形成方法は、
前記ラインパターンのラインは、デバイスのパターンが形成される領域と前記検出マークが形成される領域とにわたって形成されており、
前記検出マークが形成される領域における、前記基板の上の前記検出マークを形成するための第1領域と、前記第1領域を囲む第2領域と、を決定する第1ステップと、
前記第1領域の前記ラインパターンが延在する方向における複数の位置において前記ラインパターンを切断して複数のマーク要素を形成するための第1カットパターンと、前記第2領域の前記ラインパターンを除去するための除去パターンと、前記デバイスのパターンが形成される領域の前記ラインパターンを切断する第2カットパターンと、を投影光学系によって前記基板の上に投影する第2ステップと、
前記基板の上に投影された前記第1カットパターン、前記除去パターン及び前記第2カットパターンによって、前記デバイスのパターンが形成される領域と前記検出マークが形成される領域とにわたって形成されたラインを切断又は除去して、前記デバイスのパターンが形成される領域に前記ラインがカットされたパターンを、前記検出マークが形成される領域に前記複数のマーク要素で前記検出マークを、形成する第3ステップと、
を有することを特徴とする製造方法。 - 前記投影光学系は、マスクのパターンを前記基板に投影することを特徴とする請求項1乃至5のうちいずれか1項に記載の形成方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013143895A JP6465540B2 (ja) | 2013-07-09 | 2013-07-09 | 形成方法及び製造方法 |
TW103121713A TWI562198B (en) | 2013-07-09 | 2014-06-24 | Forming method and substrate |
US14/322,117 US9291903B2 (en) | 2013-07-09 | 2014-07-02 | Forming method and substrate |
KR1020140085044A KR101733265B1 (ko) | 2013-07-09 | 2014-07-08 | 검출 마크 형성 방법과 기판 제조 방법 |
CN201410323975.8A CN104281010B (zh) | 2013-07-09 | 2014-07-09 | 形成方法和基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013143895A JP6465540B2 (ja) | 2013-07-09 | 2013-07-09 | 形成方法及び製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2015018874A JP2015018874A (ja) | 2015-01-29 |
JP2015018874A5 JP2015018874A5 (ja) | 2016-08-25 |
JP6465540B2 true JP6465540B2 (ja) | 2019-02-06 |
Family
ID=52256024
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013143895A Expired - Fee Related JP6465540B2 (ja) | 2013-07-09 | 2013-07-09 | 形成方法及び製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US9291903B2 (ja) |
JP (1) | JP6465540B2 (ja) |
KR (1) | KR101733265B1 (ja) |
CN (1) | CN104281010B (ja) |
TW (1) | TWI562198B (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6249970B2 (ja) * | 2015-01-30 | 2017-12-20 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
CN105182702B (zh) * | 2015-10-30 | 2017-08-11 | 京东方科技集团股份有限公司 | 对位标记搜寻方法、显示基板和显示装置 |
US10079185B1 (en) * | 2017-06-23 | 2018-09-18 | United Microelectronics Corp. | Semiconductor pattern for monitoring overlay and critical dimension at post-etching stage and metrology method of the same |
CN112951803B (zh) * | 2019-11-26 | 2023-12-01 | 华邦电子股份有限公司 | 微影制程的关键尺寸的监控结构 |
Family Cites Families (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3530439A1 (de) * | 1985-08-26 | 1987-02-26 | Siemens Ag | Vorrichtung zum justieren einer mit mindestens einer justiermarke versehenen maske bezueglich eines mit mindestens einer gitterstruktur versehenen halbleiterwafers |
JP3451603B2 (ja) * | 1994-06-16 | 2003-09-29 | 株式会社ニコン | 露光方法及び該露光方法に使用されるマスク |
US6249036B1 (en) * | 1998-03-18 | 2001-06-19 | Advanced Micro Devices, Inc. | Stepper alignment mark formation with dual field oxide process |
JPH11340122A (ja) * | 1998-05-26 | 1999-12-10 | Sony Corp | 識別用マーク |
US6211050B1 (en) * | 1999-03-03 | 2001-04-03 | Chartered Semiconductor Manufacturing Ltd. | Fill pattern in kerf areas to prevent localized non-uniformities of insulating layers at die corners on semiconductor substrates |
US6514647B1 (en) * | 1999-07-13 | 2003-02-04 | Matsushita Electric Industrial Co., Ltd. | Photomask, resist pattern formation method, method of determining alignment accuracy and method of fabricating semiconductor device |
JP2001093820A (ja) * | 1999-09-24 | 2001-04-06 | Toshiba Corp | マーク、アライメントマーク、合わせずれ測定用マーク、フォトマスク、及び、半導体ウェーハ |
JP4307664B2 (ja) * | 1999-12-03 | 2009-08-05 | 株式会社ルネサステクノロジ | 半導体装置 |
US7057299B2 (en) * | 2000-02-03 | 2006-06-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Alignment mark configuration |
JP2001267206A (ja) * | 2000-03-15 | 2001-09-28 | Canon Inc | 位置合せ方法、露光装置、及び、半導体デバイス生産方法 |
US7068833B1 (en) * | 2000-08-30 | 2006-06-27 | Kla-Tencor Corporation | Overlay marks, methods of overlay mark design and methods of overlay measurements |
JP2004022631A (ja) * | 2002-06-13 | 2004-01-22 | Mitsubishi Electric Corp | 半導体装置およびパターン配置方法 |
CN100476599C (zh) * | 2002-09-20 | 2009-04-08 | Asml荷兰有限公司 | 光刻标记结构、包含该光刻标记结构的光刻投射装置和利用该光刻标记结构进行基片对准的方法 |
US6667212B1 (en) | 2003-03-21 | 2003-12-23 | Advanced Micro Devices, Inc. | Alignment system for planar charge trapping dielectric memory cell lithography |
JP4796271B2 (ja) * | 2003-07-10 | 2011-10-19 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US6933204B2 (en) * | 2003-10-13 | 2005-08-23 | International Business Machines Corporation | Method for improved alignment of magnetic tunnel junction elements |
JP4734261B2 (ja) * | 2004-02-18 | 2011-07-27 | ケーエルエー−テンカー コーポレイション | 連続変化するオフセットマークと、オーバレイ決定方法 |
US20050286052A1 (en) | 2004-06-23 | 2005-12-29 | Kevin Huggins | Elongated features for improved alignment process integration |
KR100663347B1 (ko) * | 2004-12-21 | 2007-01-02 | 삼성전자주식회사 | 중첩도 측정마크를 갖는 반도체소자 및 그 형성방법 |
US7751047B2 (en) * | 2005-08-02 | 2010-07-06 | Asml Netherlands B.V. | Alignment and alignment marks |
JP2007049067A (ja) | 2005-08-12 | 2007-02-22 | Seiko Epson Corp | 半導体ウェハおよびレチクル |
US7687925B2 (en) * | 2005-09-07 | 2010-03-30 | Infineon Technologies Ag | Alignment marks for polarized light lithography and method for use thereof |
US7863763B2 (en) * | 2005-11-22 | 2011-01-04 | Asml Netherlands B.V. | Binary sinusoidal sub-wavelength gratings as alignment marks |
JP2007184345A (ja) * | 2006-01-05 | 2007-07-19 | Seiko Epson Corp | 半導体装置及びその製造方法、合わせ検査マーク |
NL1036336A1 (nl) * | 2007-12-27 | 2009-06-30 | Asml Netherlands Bv | Method of creating an alignment mark on a substrate and substrate. |
JP4897006B2 (ja) | 2008-03-04 | 2012-03-14 | エーエスエムエル ネザーランズ ビー.ブイ. | アラインメントマークを設ける方法、デバイス製造方法及びリソグラフィ装置 |
JP2010050384A (ja) * | 2008-08-25 | 2010-03-04 | Elpida Memory Inc | 半導体装置の製造方法 |
JP2010153697A (ja) * | 2008-12-26 | 2010-07-08 | Elpida Memory Inc | 半導体装置及びアライメントマークの検出方法 |
JP4815519B2 (ja) * | 2009-09-14 | 2011-11-16 | 東京エレクトロン株式会社 | マスクパターンの形成方法及び半導体装置の製造方法 |
US8502324B2 (en) * | 2009-10-19 | 2013-08-06 | Freescale Semiconductor, Inc. | Semiconductor wafer having scribe lane alignment marks for reducing crack propagation |
NL2006228A (en) * | 2010-03-17 | 2011-09-20 | Asml Netherlands Bv | Alignment mark, substrate, set of patterning devices, and device manufacturing method. |
NL2006451A (en) * | 2010-05-06 | 2011-11-08 | Asml Netherlands Bv | Production of an alignment mark. |
JP2012164704A (ja) | 2011-02-03 | 2012-08-30 | Renesas Electronics Corp | 半導体装置の製造方法および半導体装置 |
US8881066B2 (en) * | 2011-12-29 | 2014-11-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mandrel modification for achieving single fin fin-like field effect transistor (FinFET) device |
-
2013
- 2013-07-09 JP JP2013143895A patent/JP6465540B2/ja not_active Expired - Fee Related
-
2014
- 2014-06-24 TW TW103121713A patent/TWI562198B/zh not_active IP Right Cessation
- 2014-07-02 US US14/322,117 patent/US9291903B2/en not_active Expired - Fee Related
- 2014-07-08 KR KR1020140085044A patent/KR101733265B1/ko active IP Right Grant
- 2014-07-09 CN CN201410323975.8A patent/CN104281010B/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
TW201503234A (zh) | 2015-01-16 |
KR20150006792A (ko) | 2015-01-19 |
CN104281010A (zh) | 2015-01-14 |
CN104281010B (zh) | 2017-04-12 |
US9291903B2 (en) | 2016-03-22 |
KR101733265B1 (ko) | 2017-05-08 |
TWI562198B (en) | 2016-12-11 |
US20150017397A1 (en) | 2015-01-15 |
JP2015018874A (ja) | 2015-01-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4864776B2 (ja) | フォトマスク | |
US8986912B2 (en) | Method for generating mask pattern | |
JP5696079B2 (ja) | マスクおよび半導体装置の製造方法 | |
US8541147B2 (en) | System and method of selective optical pattern enhancement for semiconductor manufacturing | |
US9009633B2 (en) | Method of correcting assist feature | |
JP6465540B2 (ja) | 形成方法及び製造方法 | |
US7846616B2 (en) | Lithography masks and methods | |
JP4345821B2 (ja) | 露光用マスク及びパターン形成方法 | |
JP5356114B2 (ja) | 露光用マスク及び半導体装置の製造方法 | |
KR20210033907A (ko) | 마크 위치 결정 방법, 리소그래피 방법, 물품제조방법, 프로그램 및 리소그래피 장치 | |
JP4525067B2 (ja) | 位置ずれ検出用マーク | |
KR20090097471A (ko) | 노광마스크 및 이를 이용한 반도체소자의 형성방법 | |
JP4235404B2 (ja) | マスクの製造方法 | |
US6977715B2 (en) | Method for optimizing NILS of exposed lines | |
JP2004341064A (ja) | 露光用マスクパターンの作成方法および露光用マスクと、それを用いた半導体装置の製造方法 | |
US8822104B2 (en) | Photomask | |
KR100495920B1 (ko) | 반도체 장치의 웨이퍼 정렬용 정렬 마크 | |
US9772557B2 (en) | Illumination system and method of forming fin structure using the same | |
KR20070098029A (ko) | 반도체 집적 회로 장치 | |
JP2006140300A (ja) | 半導体装置、ウェーハ及び半導体装置の製造方法 | |
JP2014170935A (ja) | 基板欠陥の影響を最小化する二重マスク・フォトリソグラフィー方法 | |
KR100915064B1 (ko) | 오버레이 버니어 및 그 형성 방법 | |
JP2013109289A (ja) | マスク作成方法、及び半導体装置の製造方法 | |
US9152037B2 (en) | Pattern correction method, storage medium, information processing apparatus, method of manufacturing mask, exposure apparatus, and method of manufacturing device | |
KR20150126425A (ko) | 오버레이 버니어 마스크 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160711 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160711 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170620 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170809 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20171208 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180608 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180801 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20181210 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190108 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 6465540 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
LAPS | Cancellation because of no payment of annual fees |