KR100663347B1 - 중첩도 측정마크를 갖는 반도체소자 및 그 형성방법 - Google Patents

중첩도 측정마크를 갖는 반도체소자 및 그 형성방법 Download PDF

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Abstract

중첩도 측정마크를 갖는 반도체소자 및 그 형성방법이 제공된다. 상기 반도체소자는 반도체기판 상에 스크라이브 라인 영역을 구비한다. 상기 스크라이브 라인 영역에 라인 공간 패턴들로 구성된 제 1 그룹 및 제 2 그룹을 갖는 제 1 어미자층이 배치된다. 상기 제 1 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 제 2 어미자 패턴들이 배치된다. 상기 제 2 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 아들자 패턴들이 배치된다. 이 방법은 반도체기판 상에 라인 공간 패턴들로 구성된 제 1 그룹 및 제 2 그룹을 갖는 제 1 어미자층을 형성한다. 상기 제 1 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 제 2 어미자 패턴들을 형성한다. 상기 제 2 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 아들자 패턴들을 형성한다.
중첩도 측정마크, 어미자, 아들자, 라인 공간 패턴, 보호막 링

Description

중첩도 측정마크를 갖는 반도체소자 및 그 형성방법{Semiconductor device having overlay measurement mark and method of fabricating the same}
도 1a 및 도 2a는 종래기술에 따른 중첩도 측정마크를 갖는 반도체소자를 나타낸 평면도이다.
도 1b 및 도 2b는 각각 도 1a 및 도 2a의 절단선 I-I'에 따라 취해진 단면도들이다.
도 3a 및 도 4a는 본 발명의 실시예에 따른 중첩도 측정마크를 갖는 반도체소자의 형성방법을 설명하기 위한 평면도들이다.
도 3b 및 도 4b는 각각 도 3a 및 도 4a의 절단선 II-II' 따라 취해진 단면도들이다.
도 5a 및 도 6a는 본 발명의 다른 실시예에 따른 중첩도 측정마크를 갖는 반도체소자의 형성방법을 설명하기 위한 평면도들이다.
도 5b 및 도 6b는 각각 도 5a 및 도 6a의 절단선 III-III' 따라 취해진 단면도들이다.
도 7a 내지 도 9a는 본 발명의 또 다른 실시예에 따른 중첩도 측정마크를 갖는 반도체소자의 형성방법을 설명하기 위한 평면도들이다.
도 7b 내지 도 9b는 각각 도 7a 내지 도 9a의 절단선 IV-IV' 따라 취해진 단 면도들이다.
도 10a 내지 도 12a는 본 발명의 또 다른 실시예에 따른 중첩도 측정마크를 갖는 반도체소자의 형성방법을 설명하기 위한 평면도들이다.
도 10b 내지 도 12b는 각각 도 10a 내지 도 12a와 동시에 형성되는 칩 내부 패턴들의 평면도들이다.
본 발명은 반도체소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는 중첩도 측정마크를 갖는 반도체소자 및 그 형성방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라 웨이퍼 상에 형성되는 패턴들의 밀도가 조밀해지고 있는데, 특히 셀 영역은 주변회로 영역에 비하여 패턴밀도가 매우 높다. 셀 영역이나 주변회로 영역에 형성되는 소자들은 박막 증착공정, 포토공정 및 식각공정을 여러 번 반복 수행하여 제조된다.
상기 포토 공정은 웨이퍼 상에 미세패턴을 형성하기 위하여 웨이퍼 상에 포토레지스트를 도포하고, 레티클 마스크에 형성된 회로 패턴을 전사하기 위하여 도포된 포토레지스트를 노광하고, 노광된 포토레지스트를 현상하는 일련의 공정을 여러 번 반복하여 수행하게 된다. 상기 포토 공정이 반복되면, 이전 공정에서 형성된 패턴과 현 공정에서 형성될 패턴의 위치를 맞추는 작업이 필요하다. 왜냐하면, 현 단계의 레티클의 마스크 패턴을 전사하려면 웨이퍼가 이전 패턴 형성 단계에서와 같은 위치에 있어야만 정확한 층간 패턴이 맞추어져 전기적인 접속을 할 수 있기 때문이다.
일반적으로 반도체 소자 제조공정에서 상부층에 형성하는 패턴이 하부층에서 형성된 패턴과 일치되는지 여부를 검사하기 위해 중첩도 측정마크를 이용한다. 종래에는 하부 패턴을 형성하는 공정에서 스크라이브 라인(scribe line) 영역에 박스형 또는 프레임형의 어미자 패턴들을 형성하고, 그 상부에 상층 박막을 증착한 다음, 칩 패턴을 형성하기 위하여 감광막 패턴을 형성할 때 상기 어미자 패턴들 내에 박스형 또는 프레임형의 아들자 패턴으로 이용되는 감광막패턴을 형성하고, 상기 어미자 패턴들과 상기 아들자 패턴 간의 중첩도를 측정한다.
도 1a 및 도 2a는 종래기술에 따른 중첩도 측정마크를 갖는 반도체소자를 나타낸 평면도이며, 도 1b 및 도 2b는 각각 도 1a 및 도 2a의 절단선 I-I'에 따라 취해진 단면도들이다.
도 1a 및 도 1b를 참조하면, 반도체기판(10) 상에 트렌치 박스 형태의 어미자 패턴(B1)을 갖는 어미자층(15)이 배치된다. 상기 어미자층(15) 상에 상기 트렌치 박스 형태의 어미자 패턴(B1) 내부에 박스 형태의 아들자 패턴(B2)이 배치된다. 상기 어미자 패턴(B1)과 상기 아들자 패턴(B2)은 박스 인 박스형(box-in-box type) 중첩도 측정마크를 구성한다.
상기 중첩도 측정마크는 상기 어미자 패턴(B1)과 상기 아들자 패턴(B2)의 거리를 측정함으로써 이전스텝에서 웨이퍼 상에 이미 형성된 박막과 현재 스텝에서 형성되는 박막간의 중첩도를 측정하게 된다. 상기 중첩도는 x축 중첩도와 y축 중첩 도로 나뉘며, 상기 x축 중첩도 및 상기 y축 중첩도는 각각 다음의 수학식 1 및 수학식 2 에 나타낸 바와 같다.
x축 중첩도=(x1-x2)/2
y축 중첩도=(y1-y2)/2
상기 수학식 1 에서 "x1" 및 "x2"는 상기 어미자 패턴(B1)과 상기 아들자 패턴(B2)의 x축 거리를 나타내며, 상기 수학식 2에서 "y1" 및 "y2"는 상기 어미자 패턴(B1)과 상기 아들자 패턴(B2)의 y축 거리를 나타낸다.
도 2a 및 도 2b를 참조하면, 반도체기판(20) 상에 트렌치 프레임 형태의 어미자 패턴(F1)을 갖는 어미자층(25)이 배치된다. 상기 어미자층(25) 상에 상기 어미자 패턴(F1)의 상기 프레임 패턴(F1) 내부에 프레임 형태의 아들자 패턴(F2)이 배치된다. 상기 어미자 패턴(F1)과 상기 아들자 패턴(F2)은 프레임 인 프레임형(frame-in-frame type) 중첩도 측정마크를 구성한다. 상기 프레임 인 프레임형 중첩도 측정마크의 중첩도 측정은 상기 도 1a 및 도 1b에서 설명한 수학식 1 및 수학식 2에 의해 동일하게 측정된다.
상기에서 설명한 바와 같이, 종래의 박스형이나 프레임형의 경우 한 영역의 측정마크가 하나이기 때문에 공정상의 이유로 어미자의 형태가 왜곡될 경우 중첩도의 측정이 제대로 이루어지지 않아 이에 따른 반도체 소자의 불량이 발생할 가능성이 증가한다.
또한, 반도체 소자의 집적도가 높아짐에 따라서 보다 작은 패턴을 보다 정확한 위치에 패턴닝 해야 하는 기술이 요구된다. 보다 작은 패턴을 형성하기 위하여 해상도를 높일 수 있는 투영 렌즈(projection lens)의 수치구경(numerical aperture; NA)이 높은 설비의 도입 및 ArF 레이저 빔의 사용과 같은 광원의 단파장화 등의 개발로 반도체 장치의 집적도의 요구에 대응해가고 있다. 그러나, 보다 정확한 위치에 패턴닝하기 위한 중첩도 측정마크에 대한 연구는 상기 해상도의 발전 변화에 비교하여 상대적으로 많이 연구되지 못했다.
현재 개발하고 있는 70nm 이하급 반도체소자에서 요구되는 15nm이하의 중첩도 측정을 위해서는 상기 도 1a 및 도 2a에서 설명한 박스형 또는 프레임형은 한계가 있다. 왜냐하면, 상기 박스형 또는 프레임형은 어미자안에 아들자를 형성해야 하므로 중첩도 측정마크의 크기를 줄이는데 어느 정도의 한계를 갖게 된다. 현재, 박스형 또는 프레임형에서 통상적으로 사용되는 어미자의 크기는 30μm 내지 40μm정도로 상기 70nm 이하급 반도체소자에서 요구되는 15nm이하의 중첩도 측정을 위해서는 정확한 결과를 얻기가 힘들다. 또한, 양산을 고려하여 스크라이브 라인 영역이 축소될 수 있는데 이에 적합한 새로운 방식의 중첩도 측정마크가 필요하게 되었다.
본 발명이 이루고자 하는 기술적 과제는 중첩도 측정마크의 선폭 및 디자인을 변화시키어 중첩도 측정마크의 측정값과 반도체소자의 중첩도와의 오차범위를 줄여 포토공정에서의 중첩 불량을 방지하기에 적합한 중첩도 측정마크를 갖는 반도 체소자 및 그 형성방법을 제공하는 것이다.
상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따르면, 중첩도 측정마크를 갖는 반도체소자가 제공된다. 상기 반도체소자는 반도체기판 상에 스크라이브 라인 영역을 구비한다. 상기 스크라이브 라인 영역에 라인 공간 패턴들을 갖는 어미자 층이 배치된다. 상기 어미자층의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 아들자 패턴들이 배치된다. 이때, 상기 라인 형태의 아들자 패턴들의 폭은 상기 어미자층의 라인 패턴들 폭보다 작은 폭을 갖는다. 상기 어미자 층의 둘레에 보호막 링이 배치된다.
상기 어미자층의 상기 라인 공간 패턴들의 라인 패턴들은 양각 또는 음각 패턴일 수 있다.
상기 어미자층에 상기 라인 공간 패턴들이 수직부 패턴들 및 수평부 패턴들로 구성될 수 있다.
상기 라인 공간 패턴들의 공간 영역들 폭이 상기 라인 공간 패턴들의 라인 패턴들 폭과 같거나 더 넓을 수 있다. 상기 어미자층의 라인 공간 패턴들의 라인 패턴들 폭은 0.1 내지 10μm인 것이 바람직하다. 상기 어미자층의 라인 공간 패턴들의 공간 영역들 폭은 0.1 내지 10μm인 것이 바람직하다. 상기 아들자 패턴들의 폭은 0.05 내지 9.5μm인 것이 바람직하다.
또는 이와달리, 상기 라인 공간 패턴들의 라인 패턴들 폭이 상기 라인 공간 패턴들의 공간 영역들 폭 보다 넓을 수 있다. 상기 어미자층의 라인 공간 패턴들의 라인 패턴들의 폭은 1 내지 50μm인 것이 바람직하다. 상기 어미자층의 라인 공간 패턴들의 공간 영역들의 폭은 0.3 내지 30μm인 것이 바람직하다. 상기 아들자 패턴들의 폭은 0.1 내지 10μm인 것이 바람직하다.
상기 어미자층의 라인 공간 패턴들 및 상기 아들자 패턴들은 중첩도 측정마크를 구성할 수 있다. 상기 보호막 링은 상기 중첩도 측정마크에서 2 내지 10μm 떨어진 위치에 배치될 수 있다.
상기 보호막 링의 폭이 1 내지 10μm일 수 있다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 일 양태에 따르면, 중첩도 측정마크를 갖는 반도체소자가 제공된다. 상기 반도체소자는 반도체기판 상에 스크라이브 라인 영역을 구비한다. 상기 스크라이브 라인 영역에 라인 공간 패턴들로 구성된 제 1 그룹 및 제 2 그룹을 갖는 제 1 어미자층이 배치된다. 상기 제 1 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 제 2 어미자 패턴들이 배치된다. 상기 제 2 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 아들자 패턴들이 배치된다.
상기 기술적 과제를 이루기 위한 본 발명의 또 다른 일 양태에 따르면, 중첩도 측정마크를 갖는 반도체소자 형성방법이 제공된다. 이 방법은 반도체기판 상에 스크라이브 라인 영역을 한정하는 것을 포함한다. 상기 스크라이브 라인 영역에 라인 공간 패턴들을 갖는 어미자 층 및 상기 어미자 층을 둘러싸는 보호막 링을 형성한다. 상기 어미자층의 라인 공간 패턴들의 공간 영역들 상에 상기 어미자층의 라인 패턴들 폭보다 작은 폭을 갖는 라인 형태의 아들자 패턴들을 형성한다.
상기 기술적 과제를 이루기 위한 본 발명의 또 다른 일 양태에 따르면, 중첩도 측정마크를 갖는 반도체소자 형성방법이 제공된다. 이 방법은 반도체기판 상에 스크라이브 라인 영역을 한정하는 것을 포함한다. 상기 스크라이브 라인 영역에 라인 공간 패턴들로 구성된 제 1 그룹 및 제 2 그룹을 갖는 제 1 어미자층을 형성한다. 상기 제 1 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 제 2 어 미자 패턴들을 형성한다. 상기 제 2 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 아들자 패턴들을 형성한다.
삭제
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명 되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당 업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장 되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3a 및 도 4a는 본 발명의 실시예에 따른 중첩도 측정마크를 갖는 반도체 소자의 형성방법을 설명하기 위한 평면도들이다. 도 3b 및 도 4b는 각각 도 3a 및 도 4a의 절단선 II-II' 따라 취해진 단면도들이다.
도 3a 및 도 3b를 참조하면, 반도체기판(300) 상에 스크라이브 라인 영역을 한정한다. 상기 스크라이브 라인 영역의 상기 반도체기판(300) 상에 하부층을 형성한다. 상기 하부층을 패터닝하여 수직부 라인 공간 패턴들(LS1) 및 수평부 라인 공간 패턴들(LS2)을 갖는 어미자 층(310)을 형성한다. 상기 수직부 라인 공간 패턴들(LS1) 및 상기 수평부 라인 공간 패턴들(LS2)은 이웃하게 형성될 수도 있고 또는 상기 스크라이브 라인 영역 내에서 따로 떨어져서 형성될 수도 있다. 상기 어미자층(310)의 라인 공간 패턴들(LS1,LS2)은 라인 패턴들(L1,L2)과 공간 영역들(S1,S2)로 구성된다. 상기 어미자층의 상기 라인 패턴들(L1,L2)은 음각 또는 양각으로 형성될 수 있으며, 본 실시예에서는 음각으로 형성한다.
상기 라인 공간 패턴들의 상기 공간 영역들(S1,S2) 폭이 상기 라인 공간 패턴들의 상기 라인 패턴들(L1,L2)의 폭과 같거나 더 넓게 형성되는 것이 바람직하다. 상기 라인 공간 패턴들의 라인 패턴들(L1,L2)의 폭은 0.1 내지 10μm로 형성될 수 있다. 상기 라인 공간 패턴들의 공간 영역들(S1,S2)의 폭은 0.1 내지 10μm로 형성될 수 있다. 상기 라인 공간 패턴들(LS1,LS2)의 길이는 1 내지 50μm로 형성될 수 있다.
도 4a 및 도 4b를 참조하면, 상기 어미자층(310)의 라인 공간 패턴들(LS1,LS2)의 공간 영역들(S1,S2) 상에 상기 어미자층의 라인 패턴들(L1,L2)의 폭보다 작은 폭을 갖는 라인 형태의 아들자 패턴들(P1,P2)을 형성한다. 상기 아들자 패 턴들(P1,P2)의 폭은 0.05 내지 9.5μm로 형성될 수 있다. 상기 아들자 패턴들(P1,P2)의 길이는 상기 어미자층(310)의 상기 라인 공간 패턴들(LS1, LS2)의 길이와 동일하게 형성되는 것이 바람직하다.
상기 어미자층(310)의 라인 공간 패턴들(LS1,LS2) 및 상기 아들자 패턴들(P1,P2)은 중첩도 측정마크로 이용된다. 상기 중첩도 측정마크는 상기 어미자층(310)의 라인 공간 패턴들(LS1,LS2) 및 상기 아들자 패턴들(P1,P2)의 각각의 거리를 측정함으로써 이전스텝에서 웨이퍼 상에 이미 형성된 박막과 현재 스텝에서 형성되는 박막간의 중첩도를 측정하게 된다. 상기 중첩도는 x축 중첩도와 y축 중첩도로 구성되며, 상기 x축 중첩도는 상기 수직부 라인 공간 패턴들(LS1) 및 그들 사이의 상기 아들자 패턴들(P1)의 거리(x1,x2)를 측정하여 나타낸다. 또한, y축 중첩도는 상기 수평부 라인 공간 패턴들(LS2) 및 그들 사이의 상기 아들자 패턴들(P2)의 거리(y1,y2)를 측정하여 나타낸다. 상기 x축 중첩도 및 상기 y축 중첩도는 각각 다음의 수학식 3 및 수학식 4 에 나타낸 바와 같다.
x축 중첩도=(x1+x2+…+xn)/n
여기서, x1=(x11-x12)/2, x2=(x21-x22)/2, xn=(xn1-xn2)/2을 나타낸다.
y축 중첩도=(y1+y2+…+yn)/n
여기서, y1=(y11-y12)/2, y2=(y21-y22)/2, yn=(yn1-yn2)/2을 나타낸다.
종래기술의 박스형이나 프레임형의 경우 한 영역의 측정마크가 하나이기 때문에 공정상의 이유로 어미자 또는 아들자의 형태가 왜곡될 경우 중첩도의 측정이 제대로 이루어지지 않았다. 그러나, 본 발명에 따른 상기 중첩도 측정마크를 이용하여 중첩도를 측정할 경우, 적어도 2개 이상의 측정값을 얻어 그 값들의 평균값을 구하고 또한, 공정상의 이유로 일부 왜곡된 패턴이 형성되어도 그 부분의 값은 제외하고 데이터를 얻음으로써 중첩도 측정값의 신뢰도를 증가시킬 수 있게 된다. 따라서, 신뢰성 있는 중첩도 측정마크를 이용하여 공정을 진행함으로써 이에 따른 반도체 소자의 중첩 불량률을 최소화하여 반도체소자의 생산수율을 증가시킬 수 있게 된다.
도 5a 및 도 6a는 본 발명의 다른 실시예에 따른 중첩도 측정마크를 갖는 반도체소자의 형성방법을 설명하기 위한 평면도들이다. 도 5b 및 도 6b는 각각 도 5a 및 도 6a의 절단선 III-III' 따라 취해진 단면도들이다.
도 5a 및 도 5b를 참조하면, 반도체기판(500) 상에 스크라이브 라인 영역을 한정한다. 상기 스크라이브 라인 영역의 상기 반도체기판(500) 상에 하부층을 형성한다. 상기 하부층을 패터닝하여 수직부 라인 공간 패턴들(LS1) 및 수평부 라인 공간 패턴들(LS2)을 갖는 어미자 층(510)을 형성한다. 상기 어미자층(510)의 수직부 라인 공간 패턴들(LS1)은 수직부 라인 패턴들(L1)과 수직부 공간 영역들(S1)로 구성된다. 또한, 상기 어미자층(510)의 수평부 라인 공간 패턴들(LS2)은 수평부 라인 패턴들(L2)과 수평부 공간 영역들(S2)로 구성된다. 상기 수직부 라인 공간 패턴들(LS1) 및 상기 수평부 라인 공간 패턴들(LS2)은 이웃하게 형성될 수도 있고 또는 상기 스크라이브 라인 영역 내에서 따로 떨어져서 형성될 수도 있다. 상기 어미자층의 상기 라인 패턴들(L1,L2)은 음각 또는 양각으로 형성될 수 있으며, 본 실시예에서는 양각으로 형성한다.
상기 라인 공간 패턴들의 상기 공간 영역들(S1,S2) 폭이 상기 라인 공간 패턴들의 상기 라인 패턴들(L1,L2)의 폭과 같거나 더 넓게 형성되는 것이 바람직하다. 상기 라인 공간 패턴들의 라인 패턴들(L1,L2)의 폭은 0.1 내지 10μm로 형성될 수 있다. 상기 라인 공간 패턴들의 공간 영역들(S1,S2)의 폭은 0.1 내지 10μm로 형성될 수 있다. 상기 라인 공간 패턴들(LS1,LS2)의 길이는 1 내지 50μm로 형성될 수 있다.
또한, 이와 동시에 상기 어미자층(510)에 상기 라인 공간 패턴들(LS1,LS2)에서 2 내지 10μm 떨어진 둘레에 보호막 링(520)을 형성할 수 있다. 상기 보호막 링(520)은 양각으로 형성된다. 상기 보호막 링(520)의 폭은 1 내지 10μm일 수 있다. 상기 보호막 링(520)은 CMP(chemical mechanical polishing) 등과 같은 이후 공정에서 상기 라인 공간 패턴들(LS1,LS2)을 보호하기 위해 형성할 수 있다.
도 6a 및 도 6b를 참조하면, 상기 어미자층(510)의 라인 공간 패턴들(LS1,LS2)의 공간 영역들(S1,S2) 상에 상기 어미자층의 라인 패턴들(L1,L2)의 폭보다 작은 폭을 갖는 라인 형태의 아들자 패턴들(P1,P2)을 형성한다. 상기 아들자 패턴들(P1,P2)의 폭은 0.05 내지 9.5μm로 형성될 수 있다. 상기 아들자 패턴들(P1,P2)의 길이는 상기 어미자층(510)의 상기 라인 공간 패턴들(LS1, LS2)의 길이와 동일하게 형성되는 것이 바람직하다.
상기 어미자층(510)의 라인 공간 패턴들(LS1,LS2) 및 상기 아들자 패턴들(P1,P2)은 중첩도 측정마크로 이용된다. 상기 중첩도 측정마크는 상기 어미자층(510)의 라인 공간 패턴들(LS1,LS2) 및 상기 아들자 패턴들(P1,P2)의 각각의 거리를 측정함으로써 이전스텝에서 웨이퍼 상에 이미 형성된 박막과 현재 스텝에서 형성되는 박막간의 중첩도를 측정하게 된다. 상기 중첩도는 x축 중첩도와 y축 중첩도로 구성되며, 상기 x축 중첩도는 상기 수직부 라인 공간 패턴들(LS1) 및 그들 사이의 상기 아들자 패턴들(P1)의 거리를 측정하여 나타낸다. 또한, y축 중첩도는 상기 수평부 라인 공간 패턴들(LS2) 및 그들 사이의 상기 아들자 패턴들(P2)의 거리를 측정하여 나타낸다. 상기 x축 중첩도 및 상기 y축 중첩도는 상기 도 4a에서 설명한바와 같이 각각 수학식 3 및 수학식 4를 이용하여 나타낼 수 있다.
도 7a 내지 도 9a는 본 발명의 또 다른 실시예에 따른 중첩도 측정마크를 갖는 반도체소자의 형성방법을 설명하기 위한 평면도들이다. 도 7b 내지 도 9b는 각각 도 7a 내지 도 9a의 절단선 IV-IV' 따라 취해진 단면도들이다.
도 7a 및 도 7b를 참조하면, 반도체기판(700) 상에 스크라이브 라인 영역을 한정한다. 상기 스크라이브 라인 영역의 상기 반도체기판(700) 상에 하부층을 형성한다. 상기 하부층을 패터닝하여 수직부 라인 공간 패턴들(LS1) 및 수평부 라인 공간 패턴들(LS2)을 갖는 어미자 층(710)을 형성한다. 상기 어미자층(710)의 수직부 라인 공간 패턴들(LS1)은 수직부 라인 패턴들(L1)과 수직부 공간 영역들(S1)로 구성된다. 또한, 상기 어미자층(710)의 수평부 라인 공간 패턴들(LS2)은 수평부 라인 패턴들(L2)과 수평부 공간 영역들(S2)로 구성된다. 상기 수직부 라인 공간 패턴들 (LS1) 및 상기 수평부 라인 공간 패턴들(LS2)은 이웃하게 형성될 수도 있고 또는 상기 스크라이브 라인 영역 내에서 따로 떨어져서 형성될 수도 있다. 상기 라인 공간 패턴들의 라인 패턴들(L1,L2)의 폭은 상기 라인 공간 패턴들의 공간 영역들(S1,S2)의 폭 보다 넓게 형성되는 것이 바람직하다. 상기 어미자층의 상기 라인 패턴들(L1,L2)은 음각으로 형성되는 것이 바람직하다.
상기 어미자층의 라인 공간 패턴들의 공간 영역들(S1,S2)의 폭은 0.3 내지 30μm로 형성할 수 있다. 상기 어미자층의 라인 공간 패턴들의 라인 패턴들(L1,L2) 폭은 1 내지 50μm로 형성하는 것이 바람직하다. 상기 어미자층의 라인 공간 패턴들(LS1,LS2)의 길이는 1 내지 50μm로 형성할 수 있다.
도 8a 및 도 8b를 참조하면, 상기 어미자층(710)을 갖는 반도체기판 상에 중간층(730)을 형성한다. 이때, 상기 중간층(730)은 상기 어미자층의 라인 패턴들(L1,L2) 상부에 단차(C)를 갖도록 형성된다.
도 9a 및 도 9b를 참조하면, 상기 어미자층(710)의 라인 공간 패턴들(LS1,LS2)의 공간 영역들(S1,S2) 상부의 상기 중간층(730) 상에 라인 형태의 아들자 패턴들(P1,P2)을 형성한다. 이때, 상기 아들자 패턴들(P1,P2)의 폭은 상기 어미자층의 공간 영역들(S1,S2) 폭보다 작게 형성되는 것이 바람직하다. 상기 아들자 패턴들(P1,P2)의 폭은 0.1 내지 10μm로 형성될 수 있다. 상기 아들자 패턴들(P1,P2)의 길이는 상기 어미자층(710)의 상기 라인 공간 패턴들(LS1, LS2)의 길이와 동일하게 형성되는 것이 바람직하다.
상기 어미자층(710) 상부의 상기 중간층(730)의 단차(C) 및 상기 아들자 패 턴들(P1,P2)은 중첩도 측정마크로 이용된다. 상기 중간층(730)의 단차(C)의 에지측정(edge detection)을 이용해서 시그널(signal)얻을 수 있다. 따라서, 이 경우엔 상기 어미자층(710)의 라인 패턴들(L1,L2)의 폭을 후속 공정에서 상기 중간층(730)을 형성할 때 단차가 없어지지 않도록 하기 위해 상기 중간층(730)의 두께를 고려하여 비교적 넓게 형성하는 것이 바람직하다.
도 10a 내지 도 12a는 본 발명의 또 다른 실시예에 따른 중첩도 측정마크를 갖는 반도체소자의 형성방법을 설명하기 위한 평면도들이다. 도 10b 내지 도 12b는 각각 도 10a 내지 도 12a와 동시에 형성되는 칩 내부 패턴들의 평면도들이다.
도 10a 및 도 10b를 참조하면, 반도체기판 상에 스크라이브 라인 영역(SL) 및 칩 영역(CR)을 한정한다. 상기 반도체기판 상에 하부층을 형성한다. 상기 하부층을 패터닝하여 상기 스크라이브 라인 영역(SL)의 상기 반도체기판 상에 수직부 라인 공간 패턴들(LS1) 및 수평부 라인 공간 패턴들(LS2)로 구성된 제 1 그룹(G1) 및 제 2 그룹(G2)을 갖는 제 1 어미자층을 형성한다. 상기 제 1 어미자층의 수직부 라인 공간 패턴들(LS1)은 수직부 라인 패턴들(L1) 및 수직부 공간 영역들(S1)로 구성된다. 또한, 상기 어미자층의 수평부 라인 공간 패턴들(LS2)은 수평부 라인 패턴들(L2) 및 수평부 공간 영역들(S2)로 구성된다. 또한, 이와 동시에 상기 칩 영역(CR)의 상기 반도체기판 상에 제 1 패턴(800)을 형성한다.
상기 수직부 라인 공간 패턴들(LS1) 및 상기 수평부 라인 공간 패턴들(LS2)은 이웃하게 형성될 수도 있고 또는 상기 스크라이브 라인 영역(SL) 내에서 따로 떨어져서 형성될 수 도 있다. 상기 제 1 그룹(G1) 및 상기 제 2 그룹(G2)은 이웃하 게 형성될 수도 있고 또는 상기 스크라이브 라인 영역(SL) 내에서 따로 떨어져서 형성될 수 도 있다. 상기 제 1 어미자층의 라인 공간 패턴들의 상기 라인 패턴들(L1,L2)은 음각 또는 양각으로 형성될 수 있다. 상기 제 1 어미자층의 라인 공간 패턴들의 라인 패턴들(L1,L2) 폭은 0.1 내지 10μm로 형성할 수 있다. 상기 제 1 어미자층의 라인 공간 패턴들의 공간 영역들(S1,S2) 폭은 0.2 내지 11μm로 형성하는 것이 바람직하다. 상기 제 1 어미자층의 라인 공간 패턴들(LS1,LS2)의 길이는 1 내지 50μm로 형성할 수 있다.
상기 제 1 어미자층을 형성할 때, 상기 제 1 그룹(G1) 및 상기 제 2 그룹(G2)의 상기 라인 공간 패턴들(LS1,LS2)의 라인 패턴들(L1,L2)을 수평한 복수개의 미세한 라인 공간 패턴들(A) 또는 수직한 복수개의 미세한 라인 공간 패턴들(B)로 형성할 수 도 있다.
도 11a 및 도 11b를 참조하면, 상기 제 1 그룹(G1)의 라인 공간 패턴들(LS1,LS2)의 공간 영역들(S1,S2) 상에 각각 라인 형태의 제 2 어미자 패턴들(810a,810b)을 형성한다. 이와 동시에 상기 칩 영역(CR)의 제 1 패턴(800)을 갖는 반도체기판 상에 상기 제 1 패턴(800)과 교차하는 제 2 패턴(810)을 형성한다.
상기 제 2 어미자 패턴들(810a,810b)의 폭은 상기 제 1 어미자층의 라인 패턴들(L1,L2)의 폭과 같거나 또는 작게 형성되는 것이 바람직하다. 상기 제 2 어미자 패턴들(810a,810b)의 폭은 0.1 내지 10μm로 형성할 수 있다. 상기 제 2 어미자 패턴들(810a,810b)의 길이는 상기 제 1 그룹(G1)의 상기 라인 공간 패턴들(LS1,LS2)의 길이와 동일하게 형성되는 것이 바람직하다. 상기 제 2 어미자 패턴들 (810a,810b)을 수평한 복수개의 미세한 라인 공간 패턴들 또는 수직한 복수개의 미세한 라인 공간 패턴들로 형성할 수 도 있다.
도 12a 및 도 12b를 참조하면, 상기 제 2 그룹(G2)의 라인 공간 패턴들의 공간 영역들(S1,S2) 상에 라인 형태의 아들자 패턴들(820a,820b)을 형성한다. 이와 동시에, 상기 칩 영역(CR)의 상기 제 2 패턴(810)을 갖는 반도체기판 상에 상기 제 1 패턴(800) 및 상기 제 2 패턴(810)을 관통하는 콘택 플러그(820)를 형성한다.
상기 아들자 패턴들(820a,820b)의 폭은 상기 제 1 어미자층의 라인 패턴들(L1,L2)의 폭과 같거나 또는 작게 형성되는 것이 바람직하다. 상기 아들자 패턴들(820a,820b)의 폭은 0.1 내지 10μm로 형성할 수 있다. 상기 아들자 패턴들(820a,820b)의 길이는 상기 제 2 그룹(G2)의 상기 라인 공간 패턴들(LS1,LS2)의 길이와 동일하게 형성되는 것이 바람직하다. 상기 아들자 패턴들(820a,820b)을 수평한 복수개의 미세한 라인 공간 패턴들 또는 수직한 복수개의 미세한 라인 공간 패턴들로 형성할 수 도 있다.
상기 제 1 어미자층의 라인 공간 패턴들(LS1,LS2), 상기 제 2 어미자 패턴들(810a,810b) 및 상기 아들자 패턴들(820a,820b)은 중첩도 측정마크로 이용된다. 상기 중첩도 측정마크는 상기 제 1 어미자층의 라인 공간 패턴들(LS1,LS2)과 상기 제 2 어미자 패턴들(810a,810b)의 중첩도 및 상기 제 1 어미자층의 라인 공간 패턴들(LS1,LS2)과 상기 아들자 패턴들(820a,820b)의 중첩도를 동시에 측정할 수 있다. 따라서, 도 10b, 도 11b 및 도 12b에 나타낸 바와 같이 칩 영역(CR) 내에서 상기 콘택 플러그(820)와 같이 상기 제 1 패턴과 제 2 패턴의 교차점에 정확히 형성하기 위해서 상기 제 1 어미자층의 라인 공간 패턴들(LS1,LS2), 상기 제 2 어미자 패턴들(810a,810b) 및 상기 아들자 패턴들(820a,820b)으로 구성된 중첩도 측정마크를 이용할 수 있다.
도 6a 및 도 12a를 다시 참조하여 본 발명의 실시예들에 따른 중첩도 측정마크를 갖는 반도체소자를 설명하기로 한다.
도 6a는 본 발명의 실시예에 따른 중첩도 측정마크를 갖는 반도체소자를 나타낸 평면도이다.
도 6a를 참조하면, 반도체기판 상에 스크라이브 라인 영역을 구비한다. 상기 스크라이브 라인 영역에 수직부 및 수평부 라인 공간 패턴들(LS1,LS2)을 갖는 어미자 층이 배치된다. 상기 수직부 라인 공간 패턴들(LS1)은 수직부 라인 패턴들(L1) 및 수직부 공간 영역들(S1)로 구성된다. 또한, 상기 수평부 라인 공간 패턴들(LS2)은 수평부 라인 패턴들(L2) 및 수평부 공간 영역들(S2)로 구성된다. 상기 어미자층의 라인 공간 패턴들의 공간 영역들(S1,S2) 상에 라인 형태의 아들자 패턴들(P1,P2)이 배치된다. 이때, 상기 아들자 패턴들(P1,P2)의 라인 패턴 폭은 상기 어미자층의 라인 패턴들(L1,L2)의 폭보다 작은 폭을 갖는다.
상기 어미자층의 상기 라인 공간 패턴들의 라인 패턴들(L1,L2)은 양각 또는 음각 패턴일 수 있다. 상기 라인 공간 패턴들의 공간 영역들(S1,S2) 폭이 상기 라인 공간 패턴들의 라인 패턴들(L1,L2) 폭과 같거나 더 넓을 수 있다. 상기 어미자층의 라인 공간 패턴들의 라인 패턴들(L1,L2) 폭은 0.1 내지 10μm인 것이 바람직하다. 상기 어미자층의 라인 공간 패턴들의 공간 영역들(S1,S2) 폭은 0.1 내지 10 μm인 것이 바람직하다. 상기 아들자 패턴들(P1,P2)의 폭은 0.05 내지 9.5μm인 것이 바람직하다.
또는 이와달리, 상기 라인 공간 패턴들의 라인 패턴들(L1,L2) 폭이 상기 라인 공간 패턴들의 공간 영역들(S1,S2) 폭 보다 넓을 수 있다. 이때, 상기 어미자층의 라인 공간 패턴들의 라인 패턴들(L1,L2)의 폭은 1 내지 50μm인 것이 바람직하다. 또한 상기 어미자층의 라인 공간 패턴들의 공간 영역들(S1,S2)의 폭은 0.3 내지 30μm인 것이 바람직하다. 상기 아들자 패턴들(P1,P2)의 폭은 0.1 내지 10μm인 것이 바람직하다.
상기 어미자층의 라인 공간 패턴들(LS1,LS2)의 길이는 1 내지 50μm인 것이 바람직하다. 상기 아들자 패턴들(P1,P2)의 길이는 상기 어미자층의 라인 공간 패턴들(LS1,LS2)의 길이와 동일할 수 있다. 상기 어미자층의 라인 공간 패턴들의 라인 패턴들(L1,L2)이 복수개의 수직 또는 수평의 미세한 라인 공간 패턴들로 구성될 수 있다. 또한, 상기 라인 형태의 아들자 패턴들(P1,P2)이 복수개의 수직 또는 수평의 미세한 라인 공간 패턴들로 구성될 수 도 있다. 상기 어미자층의 라인 공간 패턴들(LS1,LS2) 및 상기 아들자 패턴들(P1,P2)은 중첩도 측정마크를 구성한다. 상기 중첩도 측정마크에서 2 내지 10μm 떨어진 둘레에 보호막 링(520)이 배치될 수 있다. 상기 보호막 링(520)의 폭이 1 내지 10μm인 것이 바람직하다.
도 12a는 본 발명의 다른 실시예에 따른 중첩도 측정마크를 갖는 반도체소자를 나타낸 평면도이다.
도 12a를 참조하면, 반도체기판 상에 스크라이브 라인 영역(SL)을 구비한다. 상기 스크라이브 라인 영역에 수직부 및 수평부 라인 공간 패턴들(LS1,LS2)로 구성된 제 1 그룹(G1) 및 제 2 그룹(G2)을 갖는 제 1 어미자층이 배치된다. 상기 수직부 라인 공간 패턴들(LS1)은 수직부 라인 패턴들(L1) 및 수직부 공간 영역들(S1)로 구성된다. 또한, 상기 수평부 라인 공간 패턴들(LS2)은 수평부 라인 패턴들(L2) 및 수평부 공간 영역들(S2)로 구성된다. 상기 제 1 그룹(G1)의 상기 라인 공간 패턴들의 공간 영역들(S1,S2) 상에 라인 형태의 제 2 어미자 패턴들(810a,810b)이 배치된다. 상기 제 2 그룹(G2)의 상기 라인 공간 패턴들의 공간 영역들(S1,S2) 상에 라인 형태의 아들자 패턴들(820a,820b)이 배치된다. 상기 제 1 어미자층의 라인 공간 패턴들(LS1,LS2), 상기 제 2 어미자 패턴들(810a,810b) 및 상기 아들자 패턴들(820a,820b)은 중첩도 측정마크를 구성한다.
상기 제 1 어미자층의 상기 라인 패턴들(L1,L2)은 양각 또는 음각 패턴일 수 있다. 상기 제 1 그룹(G1) 및 상기 제 2 그룹(G2)의 상기 라인 공간 패턴들의 라인 패턴들(L1,L2)이 복수개의 수직 또는 수평의 미세한 라인 공간 패턴들로 구성될 수 있다. 상기 제 2 어미자 패턴들(810a,810b)은 복수개의 수직 또는 수평의 미세한 라인 공간 패턴들로 구성될 수 있다. 상기 아들자 패턴들(820a,820b)은 복수개의 수직 또는 수평의 미세한 라인 공간 패턴들로 구성될 수 있다.
상기 제 1 어미자층의 라인 공간 패턴들의 라인 패턴들(L1,L2)의 폭은 0.1 내지 10μm인 것이 바람직하다. 상기 제 1 어미자층의 라인 공간 패턴들의 공간 영역들(S1,S2) 폭은 0.2 내지 11μm일 수 있다. 상기 제 2 어미자 패턴들(810a,810b)의 폭은 0.1 내지 10μm인 것이 바람직하다. 상기 아들자 패턴들(820a,820b)의 폭 은 0.1 내지 10μm일 수 있다.
상기 제 1 어미자층의 라인 공간 패턴들(LS1,LS2)의 길이는 1 내지 50μm일 수 있다. 상기 제 2 어미자 패턴들(810a,810b)의 길이는 상기 제 1 어미자층의 라인 공간 패턴들(LS1,LS2)의 길이와 동일할 수 있다. 상기 아들자 패턴들(820a,820b)의 길이는 상기 제 1 어미자층의 라인 공간 패턴들(LS1,LS2)의 길이와 동일할 수 있다.
상기와 같이 이루어진 본 발명에 의하면, 본 발명에 따른 중첩도 측정마크를 이용하여 중첩도를 측정할 경우, 적어도 2개 이상의 측정값을 얻어 그 값들의 평균값을 구하고 또한, 공정상의 이유로 일부 왜곡된 패턴이 형성되어도 그 부분의 값은 제외하고 데이터를 얻음으로써 중첩도 측정값의 신뢰도를 증가시킬 수 있게 된다. 따라서, 신뢰성있는 중첩도 측정마크를 이용하여 공정을 진행함으로써 이에 따른 반도체 소자의 중첩 불량률을 최소화하여 반도체소자의 생산수율을 증가시킬 수 있게 된다. 뿐만 아니라, 본 발명에 따른 중첩도 측정마크는 종래에 사용되는 박스인 박스형의 측정마크에 비하여 비교적 작은 면적을 차지하므로 스크라이브 라인의 면적을 줄일 수 있게 된다. 결과적으로, 하나의 웨이퍼에서 생산되는 칩의 갯수를 증가시킬 수 있게 되어 경제적 양산성을 높일 수 있게 된다.

Claims (68)

  1. 반도체기판 상에 배치된 스크라이브 라인 영역;
    상기 스크라이브 라인 영역에 배치된 라인 공간 패턴들을 갖는 어미자 층;
    상기 어미자층의 라인 공간 패턴들의 공간 영역들 상에 위치하되, 상기 어미자층의 라인 패턴들 폭보다 작은 폭을 갖는 라인 형태의 아들자 패턴들; 및
    상기 어미자 층의 둘레에 배치된 보호막 링을 포함하는 반도체소자.
  2. 제 1항에 있어서,
    상기 어미자층의 상기 라인 공간 패턴들의 라인 패턴들은 양각 또는 음각 패턴인 것을 특징으로 하는 반도체소자.
  3. 제 1항에 있어서,
    상기 어미자층에 상기 라인 공간 패턴들이 수직부 패턴들 및 수평부 패턴들로 구성되는 것을 특징으로 하는 반도체소자.
  4. 제 1항에 있어서,
    상기 라인 공간 패턴들의 공간 영역들 폭이 상기 라인 공간 패턴들의 라인 패턴들 폭과 같거나 더 넓은 것을 특징으로 하는 반도체소자.
  5. 제 4항에 있어서,
    상기 어미자층의 라인 공간 패턴들의 라인 패턴들 폭은 0.1 내지 10μm인 것을 특징으로 하는 반도체소자.
  6. 제 4항에 있어서,
    상기 어미자층의 라인 공간 패턴들의 공간 영역들 폭은 0.1 내지 10μm인 것을 특징으로 하는 반도체소자.
  7. 제 4항에 있어서,
    상기 아들자 패턴들의 폭은 0.05 내지 9.5μm인 것을 특징으로 하는 반도체소자.
  8. 제 1항에 있어서,
    상기 라인 공간 패턴들의 라인 패턴들 폭이 상기 라인 공간 패턴들의 공간 영역들 폭 보다 넓은 것을 특징으로 하는 반도체소자.
  9. 제 8항에 있어서,
    상기 어미자층의 라인 공간 패턴들의 라인 패턴들의 폭은 1 내지 50μm인 것을 특징으로 하는 반도체소자.
  10. 제 8항에 있어서,
    상기 어미자층의 라인 공간 패턴들의 공간 영역들의 폭은 0.3 내지 30μm인 것을 특징으로 하는 반도체소자.
  11. 제 8항에 있어서,
    상기 아들자 패턴들의 폭은 0.1 내지 10μm인 것을 특징으로 하는 반도체소자.
  12. 제 1항에 있어서,
    상기 어미자층의 라인 공간 패턴들의 길이는 1 내지 50μm인 것을 특징으로 하는 반도체소자.
  13. 제 12항에 있어서,
    상기 아들자 패턴들의 길이는 상기 어미자층의 라인 공간 패턴들의 길이와 동일한 것을 특징으로 하는 반도체소자.
  14. 제 1항에 있어서,
    상기 어미자층의 라인 공간 패턴들의 라인 패턴들이 복수개의 수직 또는 수평의 미세한 라인 공간 패턴들로 구성되는 것을 특징으로 하는 반도체소자.
  15. 제 1항에 있어서,
    상기 라인 형태의 아들자 패턴들이 복수개의 수직 또는 수평의 미세한 라인 공간 패턴들로 구성되는 것을 특징으로 하는 반도체소자.
  16. 제 1항에 있어서,
    상기 어미자층의 라인 공간 패턴들 및 상기 아들자 패턴들은 중첩도 측정마크인 것을 특징으로 하는 반도체소자.
  17. 제 16항에 있어서,
    상기 보호막 링은 상기 중첩도 측정마크에서 2 내지 10μm 떨어진 위치에 배치되는 것을 특징으로 하는 반도체소자.
  18. 제 1항에 있어서,
    상기 보호막 링의 폭이 1 내지 10μm인 것을 특징으로 하는 반도체소자.
  19. 반도체기판 상에 배치된 스크라이브 라인 영역;
    상기 스크라이브 라인 영역에 배치된 라인 공간 패턴들로 구성된 제 1 그룹 및 제 2 그룹을 갖는 제 1 어미자층;
    상기 제 1 그룹의 라인 공간 패턴들의 공간 영역들 상에 배치된 라인 형태의 제 2 어미자 패턴들; 및
    상기 제 2 그룹의 라인 공간 패턴들의 공간 영역들 상에 배치된 라인 형태의 아들자 패턴들을 포함하는 반도체소자.
  20. 제 19항에 있어서,
    상기 제 1 어미자층의 상기 라인 공간 패턴들의 라인 패턴들은 양각 또는 음각 패턴인 것을 특징으로 하는 반도체소자.
  21. 제 19항에 있어서,
    상기 제 1 어미자층의 상기 제 1 그룹 및 상기 제 2 그룹의 상기 라인 공간 패턴들이 수직부 패턴들 및 수평부 패턴들로 구성되는 것을 특징으로 하는 반도체소자.
  22. 제 19항에 있어서,
    상기 제 1 어미자층의 라인 공간 패턴들의 라인 패턴들 폭은 0.1 내지 10μm인 것을 특징으로 하는 반도체소자.
  23. 제 19항에 있어서,
    상기 제 1 어미자층의 라인 공간 패턴들의 공간 영역들 폭은 0.2 내지 11μm인 것을 특징으로 하는 반도체소자.
  24. 제 19항에 있어서,
    상기 제 2 어미자 패턴들의 폭은 0.1 내지 10μm인 것을 특징으로 하는 반도체소자.
  25. 제 19항에 있어서,
    상기 아들자 패턴들의 폭은 0.1 내지 10μm인 것을 특징으로 하는 반도체소자.
  26. 제 19항에 있어서,
    상기 제 1 어미자층의 라인 공간 패턴들의 길이는 1 내지 50μm인 것을 특징으로 하는 반도체소자.
  27. 제 26항에 있어서,
    상기 제 2 어미자 패턴들의 길이는 상기 제 1 어미자층의 라인 공간 패턴들의 길이와 동일한 것을 특징으로 하는 반도체소자.
  28. 제 26항에 있어서,
    상기 아들자 패턴들의 길이는 상기 제 1 어미자층의 라인 공간 패턴들의 길이와 동일한 것을 특징으로 하는 반도체소자.
  29. 제 19항에 있어서,
    상기 제 1 어미자층의 라인 공간 패턴들, 상기 제 2 어미자 패턴들 및 상기 아들자 패턴들은 중첩도 측정마크를 구성하는 것을 특징으로 하는 반도체소자.
  30. 제 29항에 있어서,
    상기 중첩도 측정마크에서 2 내지 10μm 떨어진 둘레에 보호막 링이 배치되는 것을 더 포함하는 것을 특징으로 하는 반도체소자.
  31. 제 30항에 있어서,
    상기 보호막 링의 폭이 1 내지 10μm인 것을 특징으로 하는 반도체소자.
  32. 반도체기판 상에 스크라이브 라인 영역을 한정하고,
    상기 스크라이브 라인 영역에 라인 공간 패턴들을 갖는 어미자 층 및 상기 어미자 층을 둘러싸는 보호막 링을 형성하고,
    상기 어미자층의 라인 공간 패턴들의 공간 영역들 상에 위치하되, 상기 어미자층의 라인 패턴들 폭보다 작은 폭을 갖는 라인 형태의 아들자 패턴들을 형성하는 것을 포함하는 반도체소자 형성방법.
  33. 제 32항에 있어서,
    상기 어미자층의 상기 라인 공간 패턴들의 라인 패턴들은 양각 또는 음각으로 형성하는 것을 특징으로 하는 반도체소자 형성방법.
  34. 제 32항에 있어서,
    상기 어미자층을 형성할 때, 상기 라인 공간 패턴들이 수직부 패턴들 및 수평부 패턴들로 형성되는 것을 특징으로 하는 반도체소자 형성방법.
  35. 제 32항에 있어서,
    상기 라인 공간 패턴들의 공간 영역들 폭이 상기 라인 공간 패턴들의 라인 패턴들 폭과 같거나 더 넓게 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  36. 제 35항에 있어서,
    상기 어미자층의 라인 공간 패턴들의 라인 패턴들 폭은 0.1 내지 10μm로 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  37. 제 36항에 있어서,
    상기 어미자층의 라인 공간 패턴들의 공간 영역들 폭은 0.1 내지 10μm로 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  38. 제 37항에 있어서,
    상기 아들자 패턴들의 폭은 0.05 내지 9.5μm로 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  39. 제 32항에 있어서,
    상기 어미자층의 라인 공간 패턴들의 길이는 1 내지 50μm로 형성하는 것을 특징으로 하는 반도체소자 형성방법.
  40. 제 39항에 있어서,
    상기 아들자 패턴들의 길이는 상기 어미자층의 라인 공간 패턴들의 길이와 동일하게 형성되는 것을 특징으로 하는 반도체소자 형성방법.
  41. 제 32항에 있어서,
    상기 어미자층을 형성할 때, 상기 라인 공간 패턴들의 라인 패턴들을 복수개의 수직 또는 수평의 미세한 라인 공간 패턴들로 형성하는 것을 특징으로 하는 반도체소자 형성방법.
  42. 제 32항에 있어서,
    상기 라인 형태의 아들자 패턴들을 복수개의 수직 또는 수평의 미세한 라인 공간 패턴들로 형성하는 것을 특징으로 하는 반도체소자 형성방법.
  43. 제 32항에 있어서,
    상기 어미자층의 라인 공간 패턴들 및 상기 아들자 패턴들은 중첩도 측정마크로 이용되는 것을 특징으로 하는 반도체소자 형성방법.
  44. 제 43항에 있어서,
    상기 보호막 링은 상기 중첩도 측정마크로부터 2 내지 10μm 떨어진 위치에 형성되는 것을 특징으로 하는 반도체소자 형성방법.
  45. 제 32항에 있어서,
    상기 보호막 링의 폭이 1 내지 10μm로 형성되는 것을 특징으로 하는 반도체소자 형성방법.
  46. 제 32항에 있어서,
    상기 보호막 링은 상기 어미자층의 라인 공간 패턴을 형성할 때 동시에 형성하는 것을 특징으로 하는 반도체소자 형성방법.
  47. 반도체기판 상에 스크라이브 라인 영역을 한정하고,
    상기 스크라이브 라인 영역에 라인 공간 패턴들로 구성된 제 1 그룹 및 제 2 그룹을 갖는 제 1 어미자층을 형성하고,
    상기 제 1 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 제 2 어미자 패턴들을 형성하고,
    상기 제 2 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 아들자 패턴들을 형성하는 것을 포함하는 반도체소자 형성방법.
  48. 제 47항에 있어서,
    상기 제 1 어미자층의 상기 라인 공간 패턴들의 라인 패턴들은 양각 또는 음각으로 형성하는 것을 특징으로 하는 반도체소자 형성방법.
  49. 제 47항에 있어서,
    상기 제 1 어미자층을 형성할 때, 상기 제 1 그룹 및 상기 제 2 그룹의 상기 라인 공간 패턴들이 수직부 패턴들 및 수평부 패턴들로 형성되는 것을 특징으로 하는 반도체소자 형성방법.
  50. 제 47항에 있어서,
    상기 제 1 어미자층의 라인 공간 패턴들의 라인 패턴들 폭은 0.1 내지 10μm로 형성하는 것을 특징으로 하는 반도체소자 형성방법.
  51. 제 47항에 있어서,
    상기 제 1 어미자층의 라인 공간 패턴들의 공간 영역들 폭은 0.2 내지 11μm로 형성하는 것을 특징으로 하는 반도체소자 형성방법.
  52. 제 47항에 있어서,
    상기 제 2 어미자 패턴들의 폭은 0.1 내지 10μm로 형성하는 것을 특징으로 하는 반도체소자 형성방법.
  53. 제 47항에 있어서,
    상기 아들자 패턴들의 폭은 0.1 내지 10μm로 형성하는 것을 특징으로 하는 반도체소자 형성방법.
  54. 제 47항에 있어서,
    상기 제 1 어미자층의 라인 공간 패턴들의 길이는 1 내지 50μm로 형성하는 것을 특징으로 하는 반도체소자 형성방법.
  55. 제 54에 있어서,
    상기 제 2 어미자 패턴들의 길이는 상기 제 1 어미자층의 라인 공간 패턴들의 길이와 동일하게 형성되는 것을 특징으로 하는 반도체소자 형성방법.
  56. 제 54항에 있어서,
    상기 아들자 패턴들의 길이는 상기 제 1 어미자층의 라인 공간 패턴들의 길이와 동일하게 형성되는 것을 특징으로 하는 반도체소자 형성방법.
  57. 제 47항에 있어서,
    상기 제 1 어미자층의 라인 공간 패턴들, 상기 제 2 어미자 패턴들 및 상기 아들자 패턴들은 중첩도 측정마크로 이용되는 것을 특징으로 하는 반도체소자 형성방법.
  58. 제 57항에 있어서,
    상기 중첩도 측정마크에서 2 내지 10μm 떨어진 둘레에 보호막 링을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자 형성방법.
  59. 제 58항에 있어서,
    상기 보호막 링의 폭이 1 내지 10μm로 형성되는 것을 특징으로 하는 반도체소자 형성방법.
  60. 제 58항에 있어서,
    상기 보호막 링은 상기 제 1 어미자층의 라인 공간 패턴을 형성할 때 동시에 형성되는 것을 특징으로 하는 반도체소자 형성방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100663347B1 (ko) * 2004-12-21 2007-01-02 삼성전자주식회사 중첩도 측정마크를 갖는 반도체소자 및 그 형성방법
KR100870316B1 (ko) * 2006-12-28 2008-11-25 주식회사 하이닉스반도체 반도체 소자의 오버레이 버니어 및 그 제조 방법
US7998826B2 (en) * 2007-09-07 2011-08-16 Macronix International Co., Ltd. Method of forming mark in IC-fabricating process
JP6465540B2 (ja) * 2013-07-09 2019-02-06 キヤノン株式会社 形成方法及び製造方法
JP2015079830A (ja) * 2013-10-16 2015-04-23 三菱電機株式会社 光半導体装置、光半導体装置の製造方法、及び光モジュールの製造方法
TWI704647B (zh) * 2015-10-22 2020-09-11 聯華電子股份有限公司 積體電路及其製程
KR102543869B1 (ko) 2018-08-07 2023-06-14 삼성전자주식회사 반도체 장치 및 이를 포함하는 반도체 패키지

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100457223B1 (ko) 2001-12-29 2004-11-16 동부전자 주식회사 정렬 마크로 이용 가능한 중첩도 측정 패턴 형성방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3666573A (en) * 1969-12-17 1972-05-30 Rca Corp Method for making transistors including gain determining step
US4018626A (en) * 1975-09-10 1977-04-19 International Business Machines Corporation Impact sound stressing for semiconductor devices
US4243937A (en) * 1979-04-06 1981-01-06 General Instrument Corporation Microelectronic device and method for testing same
FR2618021B1 (fr) * 1987-07-07 1990-01-05 Thomson Semiconducteurs Structure et procede de test pour circuit integre permettant la determination des effets de surface de couches
JP2666859B2 (ja) * 1988-11-25 1997-10-22 日本電気株式会社 目合せ用バーニヤパターンを備えた半導体装置
JPH0444307A (ja) * 1990-06-12 1992-02-14 Nec Corp 半導体装置の製造方法
US5435659A (en) * 1992-09-01 1995-07-25 Brother Kogyo Kabushiki Kaisha Scale printing apparatus
KR20000043244A (ko) 1998-12-28 2000-07-15 김영환 반도체 소자의 중첩도 측정방법
US6815128B2 (en) * 2002-04-01 2004-11-09 Micrel, Inc. Box-in-box field-to-field alignment structure
KR20030095457A (ko) 2002-06-10 2003-12-24 주식회사 하이닉스반도체 듀얼다마신 정렬키패턴 및 그 제조방법
KR100663347B1 (ko) * 2004-12-21 2007-01-02 삼성전자주식회사 중첩도 측정마크를 갖는 반도체소자 및 그 형성방법
US7174650B1 (en) * 2005-11-05 2007-02-13 George Thomas Marshall Sliding ruler square
US7800381B2 (en) * 2007-09-26 2010-09-21 Infineon Technologies Ag Test structures, systems, and methods for semiconductor devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100457223B1 (ko) 2001-12-29 2004-11-16 동부전자 주식회사 정렬 마크로 이용 가능한 중첩도 측정 패턴 형성방법

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