KR20000043244A - 반도체 소자의 중첩도 측정방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 중첩도 측정방법에 관한 것으로, 실제 패턴의 크기와 큰 차이가 없는 패턴을 이용하여 두 층간 중첩도를 측정하므로써 패턴의 정렬도 측정에서의 오차를 줄일 수 있으며, 중첩도 측정에 사용되는 라인&스페이스 패턴은 측정패턴이 매우 밀도있는 패턴으로 이루어져 렌즈의 코마수차 영향도 포함된 중첩정도를 측정할 수 있고, 또한 기존의 얼라인 키와 동일한 크기의 패턴을 사용하므로 레이져 및 TV 카메라등 하드웨어적인 개발 없이도 신호 프로세싱 유니트만의 개발로 적용 가능한 잇점이 있는 기술이다.
Description
본 발명은 반도체 소자의 중첩도 측정방법에 관한 것으로, 특히 반도체 소자의 집적화 정도에 맞도록 작은 크기의 라인&스페이스 패턴을 형성시키고, 레이져를 이용하여 층간 중첩도를 측정하여 중첩오차를 줄임으로써 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 중첩도 측정방법에 관한 것이다.
일반적으로 반도체 소자의 제조공정 중, 현재 소정의 패턴을 형성하기 위한 공정을 진행하기 위해서는, 그 이전에 형성된 층(layer)과의 정렬(align)이 잘 이루어진 상태에서 진행되어야 한다.
즉, 이전 공정에 의해 형성된 층과 현재의 진행하고자 하는 층이 정확하게 정렬이 된 상태에서 공정이 진행되어야 하므로 중첩도 측정은 반도체 소자 제조공정에 있어서 필수적으로 선행되어야 하는 매우 중요한 요소이다.
이를 위하여 종래에는 다음과 같은 중첩마크를 주로 사용하여 왔다.
크기가 다른 두 개의 정사각박스 형태의 패턴을 형성하고, 상기 두 개의 박스중 하나는 다른 하나의 박스 내측에 삽입되게 하여 상기 두 패턴간의 위치관계를 파악하여 두 개의 층간의 정렬도를 측정하였다.
그러나 상기와 같은 종래의 정사각 박스형태의 중첩마크는 집적도가 상대적으로 낮은 소자부터 계속 적용되어 사용되어지고 있으나, 반도체 소자의 집적화가 더욱 이루어질 경우에는 형성되는 패턴의 크기에 비해 중첩마크의 패턴 크기가 너무커 실제적인 층간의 정렬도를 나타내는 데 어려움이 따른다.
또한 종래에는 임계크기(Critical Demension ; 이하 'CD'라 함)나 중첩정도를 측정하기 위해서는 CD를 측정하기 위한 패턴과 중첩도를 측정을 하기 위한 패턴을 각각 따로 만들어서 각각의 전용 장비를 사용하여 측정을 해야하므로, 작업이 번거롭고, 측정에 따른 시간이 많이 소요되는 문제점이 있다.
따라서 본 발명은 상기의 종래의 문제점을 해결하기 위한 것으로, 본 발명은 소자의 집적화 정도에 따라 적절한 크기의 라인&스페이스 패턴을 이용하여 실제 패턴과의 정렬도 오차를 줄일 수 있고, 기존의 노광장치내 정렬에 사용된 장치와 동일한 장치로 신호를 얻으므로 경제적인 효율성을 도모할 수 있는 반도체 소자의 중첩도 측정방법을 제공함에 그 목적이 있다.
한편, 본 발명의 반도체 소자의 중첩도 측정에 있어서의 몇가지 적용원리에 대해 설명하면 다음과 같다.
첫째, 동일한 파장으로 형성시키는 패턴 중 가장 안정적인 패턴은 라인과 스페이스가 반복적으로 존재하는 패턴이다. 따라서 작은 패턴을 형성하고, 그 패턴을 이용하여 중첩도를 측정하려 할 때, 라인&스페이스 패턴을 이용하면 공정 및 웨이퍼 상태의 영향을 최소로 받으면서 패턴을 형성시킬 수 있는 것이다.
둘째, 라인&스페이스가 반복적으로 배열되어 있는 패턴에 밴드폭(bandwidth)이 넓은 빛, 예컨데 할로겐 램프에서 나오는 빛을 입사시키면, 방해 줄무늬(interference fringe)가 생기지 않아 안정적인 상을 얻을 수 있다.(이는 노광장비에서 노광을 하기전 정렬에 사용되는 방법중의 한가지임)
그러나 상기 라인&스페이스 패턴을 서로 중첩되게 형성시킨 후, 이 상의 이미지를 신호(signal)로 바꾸면 두 패턴들 사이의 이동을 측정할 수 있어 이를 이용하여 두 층간 중첩정도를 측정할 수 있다.
한편, 단파장의 빛을 사용하면 패턴의 주기성에 따라 회절광이 발생하고, 상기 회절광은 각각의 고유 각도를 지니고 있어 각 각도로 발생되는 회절광의 분포를 통해 중첩도를 측정할 수 있다.
도 1 은 본 발명의 방법에 따른 중첩도 측정용 패턴을 형성하는 과정을 도시한 도면
도 2 는 본 발명의 라인&스페이스 패턴을 이용하여 중첩도를 측정하는 방법을 도시한 도면
도 3 은 본 발명의 방법에 따라 회절광을 통한 중첩도를 측정하는 과정을 도시한 도면마크를 도시한 도면
도 4 는 본 발명의 라인&스페이스 패턴중 라인을 여러개의 라인으로 분리한 형태의 실시예를 도시한 도면
<도면의 주요 부분에 대한 부호의 설명>
1 : 제1 층(1st layer) 3 : 제1 층 중첩도 측정패턴(어미자)
5 : 제2 층(2nd layer) 7 : 제2 층 중첩도 측정패턴(아들자)
9 : 본 발명의 중첩도 측정패턴 11 : 신호(Signal)
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 중첩도 측정방법은,
제1 층의 상부에 다수개의 라인&스페이스가 반복되는 제1 중첩도 측정용 측정패턴(어미자)을 형성하되, 상기 스페이스의 폭은 라인 패턴의 폭에 비해 3배의 크기가 되도록 형성하는 단계와,
상기 제1 중첩도 측정용 측정패턴이 형성된 구조의 상부에 제2 층을 증착하는 단계와,
상기 제2 층의 상부에 상기 제1 중첩도 측정용 측정패턴과 같은 형상 및 크기로 형성하되, 상기 제1 중첩도 측정용 측정패턴의 스페이스 공간내 위치하게 되는 제2 중첩도 측정용 측정패턴을 형성하는 단계와,
상기 제1 및 제2 중첩도 측정용 측정패턴이 형성된 구조의 상부에 넓은 밴드의 빛을 입사시키는 단계와,
상기 제1 및 제2 중첩도 측정용 측정패턴으로부터 반사된 빛을 받아들이고, 상기 들어온 빛을 별도의 수단을 이용하여 신호로 변경시키는 단계와,
상기 신호에서 나타나는, 상기 각 중첩도 측정용 패턴으로부터 나온 신호간의 거리를 측정하여 상기 제1 및 제2 층간의 중첩정도를 측정하는 것을 특징으로 한다.
또한 상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 중첩도 측정방법은,
제1 층의 상부에 다수개의 라인&스페이스가 반복되는 제1 중첩도 측정용 측정패턴(어미자)을 형성하되, 상기 스페이스의 폭은 라인 패턴의 폭에 비해 3배의 크기가 되도록 형성하는 단계와,
상기 제1 중첩도 측정용 측정패턴이 형성된 구조의 상부에 제2 층을 증착하는 단계와,
상기 제2 층의 상부에 상기 제1 중첩도 측정용 측정패턴과 같은 형상 및 크기로 형성하되, 상기 제1 중첩도 측정용 측정패턴의 스페이스 공간내 위치하게 되는 제2 중첩도 측정용 측정패턴을 형성하는 단계와,
상기 제1 및 제2 중첩도 측정용 측정패턴이 형성된 구조의 상부에 단파장의 빛을 입사시키는 단계와,
상기 제1 및 제2 중첩도 측정용 측정패턴에 입사하여 회절되는 빛을 여러 각도에서 얻는 단계와,
상기 각 각도에서 얻은 빛의 강도 비율을 측정하여 상기 제1 및 제2 층간의 중첩정도를 측정하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 중첩도 측정방법의 실시예에 대한 상세한 설명을 하기로 한다.
도 1 내지 도 3 은 본 발명에 따른 반도체 소자의 중첩도 측정을 위한 일련의 공정단계를 도시한 도면이다.
먼저, 도 1 은 본 발명의 방법에 따른 중첩도 측정용 패턴을 형성하는 과정을 도시한 도면이다.
상기 도면중 도 (a)를 참조하면, 우선 제1 층(1)의 상부에 중첩도 측정용 측정패턴(어미자)(3)을 형성시킨다. 이때 상기 중첩도 측정용 측정패턴(어미자)(3)의 평면도를 도 (c)에 나타내었다. 상기에서 라인&스페이스 패턴중 라인의 폭(a)은 스페이스의 폭(b)보다 더 작은 크기가 되도록 형성하되, 스페이스 폭(b)내에 라인이 삽입되었을 때 라인과 라인 사이에 있는 간격이 모두 등간격이 형성되도록 한다.
예를 들면, 상기 라인 패턴의 폭(b)이 6㎛ 일 때 스페이스의 폭(b)는 18㎛이 되도록 한다.
다음, 도 (b)를 참조하면, 제1 층 중첩도 측정용 측정패턴((3)이 형성된 구조의 상부에 제2 층(5)을 증착한 후, 상기 제2 층(5)의 상부에 상기 제1 중첩도 측정용 측정패턴(3)의 스페이스 공간내 위치하도록 아들자의 감광막 패턴을 형성시킨다.
이때 라인&스페이스의 크기는 상기 어미자와 동일하다.
도 (d)는 상기 도 (c)의 평면도이다.
다음, 도 (e)를 참조하면, 어미자와 아들자 즉, 제1 층 중첩도 측정패턴(어미자)(3)과 제2 층 중첩도 측정패턴(어미자)(7)를 함께 라인&스페이스 패턴을 형성시킨다.
이때 상기 도면에서는 라인패턴(3,7)이 7개인 경우를 도시하였다.
도 2 는 상기 도 1에서 형성한 본 발명의 라인&스페이스 패턴을 이용하여 중첩도를 측정하는 방법을 도시한 도면이다.
상기 도면을 참조하여 두 층간 중첩도를 측정하는 방법을 설명하기로 한다.
먼저, 반사광을 이용한 중첩도 측정방법이다.
상기 도 1과 같은 과정에 의해 라인&스페이스 패턴(9)을 형성시킨 후, 넓은 밴드(broadband)의 빛을 입사시키고, 상기 패턴(9)에서 반사된 빛을 TV 카메라로 받아 들여 신호(11)로 변화시킨다. 이때 상기 신호에는 패턴이 있는 부분과 없는 부분의 차이가 나 상기 도 2 의 (b)와 같은 모양을 나타내게 된다.
그리고 일정량의 이동이 있었을 경우, 한 아들자 신호의 양쪽에 있는 어미자와의 거리가 다르게 되는데, 상기 두 거리를 측정하여 그 차이를 반으로 나누면 제1층(1)에 대한 제2층(5)의 이동을 나타내게 된다.
이를 식으로 나타내면 아래와 같다.
이동정도(shift) = (c - d) / 2
다음, 회절광을 이용한 중첩도를 측정하는 방법에 관한 것이다.
도 3 은 본 발명의 방법에 따라 회절광을 통한 중첩도를 측정하는 과정을 도시한 도면이다.
라인&스페이스 패턴(9)에 단파장의 빛을 입사시키면, 패턴의 주기성에 따라 회절광이 발생하게 되고, 발생되는 회절광의 각도(Θ)는 입사되는 빛의 파장과 패턴의 주기(pitch)에 따라 결정된다.
이를 식으로 나타내면 다음과 같다.
sinΘ = n * (파장길이/피치)
이때, n 은 굴절률이다.
즉, 상기 도 3 에 나타낸 바와 같이, 웨이퍼 상부에 존재하는 라인&스페이스 패턴에 빛을 입사시키면 주기성이 일정한 패턴에서는 동일한 위치로 회절광이 발생하게 된다.(도 a 의 '가' 위치)
또한 패턴의 주기가 바뀌면 회절광이 나아가는 위치도 바뀌어지게 된다.(도 a 의 '나' 위치)
두 개의 라인&스페이스 패턴이 정렬되어 예컨데, 선폭 6㎛, 스페이스 6㎛ 의 완전한 반복패턴을 이룰 경우, 회절된 빛은 모두 도 3 (a)의 '나' 위치로 발생하게 된다.
반면, 정렬도가 상당히 어긋나서 아들자가 어미자 위에 위치할 경우, 주기가 2배가 되어 회절광은 '가'의 위치에서 피크(peak) 형태로 나타나게 된다.
하지만 일반적인 경우는 두 경우의 중간 정도로서 회절광은 '가'와 '나' 위치 사이에서 넓은 분포를 나타내게 된다.
상기한 회절광의 강도(intensity)의 비율을 측정하여 이동한 거리를 산출해 낼 수 있고, 이를 이용하여 중첩도를 측정할 수 있다.
상기 도면에서 '나'의 위치는 변형이 '0'㎛이고, '가'의 위치는 주기를 6㎛이라 할 때 변형이 '12'㎛이고, '가'와 '나'의 중간위치는 그 비율에 따라 변형정도가 결정된다.
한편, 도 4 는 본 발명의 라인&스페이스 패턴 중 라인(3,7)를 여러개의 라인(3')으로 분리하여 형성시키거나(도 a), 상기 분리된 각 라인을 콘택홀 모양의 패턴(3")으로 형성한 것(도 b)을 도시한 도면이다.
상기 라인 패턴을 콘택홀 모양으로 형성한 경우는 콘택홀 형성 층에 주로 사용할 경우 유용하다.
이상 상술한 바와 같이, 본 발명에 따른 반도체 소자의 중첩도 측정방법은, 실제 패턴의 크기와 큰 차이가 없는 패턴을 이용하여 두 층간 중첩도를 측정하므로써 패턴의 정렬도 측정에서의 오차를 줄일 수 있으며, 또한 본 발명의 중첩도 측정에 사용되는 라인&스페이스 패턴은 측정패턴이 매우 밀도있는(dense) 패턴으로 이루어져 렌즈의 코마수차(comma aberration) 영향도 포함된 중첩정도를 측정할 수 있다.
또한 기존의 얼라인 키와 동일한 크기의 패턴을 사용하므로 레이져 및 TV 카메라등 하드웨어적인 개발 없이도 신호 프로세싱 유니트만의 개발로 적용 가능한 잇점이 있다.
Claims (16)
- 반도체 소자의 층간 중첩도 측정방법에 있어서,제1 층의 상부에 다수개의 라인&스페이스가 반복되는 제1 중첩도 측정용 측정패턴(어미자)을 형성하되, 상기 스페이스의 폭은 라인 패턴의 폭에 비해 3배의 크기가 되도록 형성하는 단계와,상기 제1 중첩도 측정용 측정패턴이 형성된 구조의 상부에 제2 층을 증착하는 단계와,상기 제2 층의 상부에 상기 제1 중첩도 측정용 측정패턴과 같은 형상 및 크기로 형성하되, 상기 제1 중첩도 측정용 측정패턴의 스페이스 공간내 위치하게 되는 제2 중첩도 측정용 측정패턴을 형성하는 단계와,상기 제1 및 제2 중첩도 측정용 측정패턴이 형성된 구조의 상부에 넓은 밴드의 빛을 입사시키는 단계와,상기 제1 및 제2 중첩도 측정용 측정패턴으로부터 반사된 빛을 받아들이고, 상기 들어온 빛을 별도의 수단을 이용하여 신호로 변경시키는 단계와,상기 신호에서 나타나는, 상기 각 중첩도 측정용 패턴으로부터 나온 신호간의 거리를 측정하여 상기 제1 및 제2 층간의 중첩정도를 측정하는 것을 특징으로 하는 반도체 소자의 중첩도 측정방법.
- 제 1 항에 있어서상기 라인&스페이스 패턴에 있어서, 라인 패턴의 폭을 6㎛, 스페이스의 폭을 18㎛ 으로 하는 것을 특징으로 하는 반도체 소자의 중첩도 측정방법
- 제 1 항에 있어서상기 제1 및 제2 중첩도 측정용 측정패턴이 형성된 구조의 상부에 입사하는 넓은 밴드의 빛으로 할로겐 램프의 빛을 사용하는 것을 특징으로 하는 반도체 소자의 중첩도 측정방법
- 제 1 항에 있어서상기 패턴으로부터 반사되어 나오는 빛을 받아 들여 신호로 변경시키는 수단으로 TV 카메라를 이용하는 것을 특징으로 하는 반도체 소자의 중첩도 측정방법
- 제 1 항에 있어서상기 라인&스페이스 패턴의 크기를 실제 소자에 적용되는 패턴과 동일한 크기로 형성하는 것을 특징으로 하는 반도체 소자의 중첩도 측정방법.
- 제 1 항에 있어서상기 제1 및 제2 중첩도 측정용 측정패턴은 사용되는 파장에 따라 안정한 크기로 형성시켜 중첩도를 측정하는 것을 특징으로 하는 반도체 소자의 중첩도 측정방법
- 제 1 항에 있어서상기 제1 및 제2 중첩도 측정용 측정패턴에 있어서, 각 라인패턴을 다수개의 라인패턴으로 다시 분리시킨 것을 특징으로 하는 반도체 소자의 중첩도 측정방법
- 제 1 항 또는 제 7 항에 있어서상기 제1 및 제2 중첩도 측정용 측정패턴에 있어서, 각 라인패턴을 다수개의 라인패턴으로 분리시키되, 분리된 각 라인패턴를 콘택홀 패턴으로 형성한 것을 특징으로 하는 반도체 소자의 중첩도 측정방법
- 반도체 소자의 층간 중첩도 측정방법에 있어서,제1 층의 상부에 다수개의 라인&스페이스가 반복되는 제1 중첩도 측정용 측정패턴(어미자)을 형성하되, 상기 스페이스의 폭은 라인 패턴의 폭에 비해 3배의 크기가 되도록 형성하는 단계와,상기 제1 중첩도 측정용 측정패턴이 형성된 구조의 상부에 제2 층을 증착하는 단계와,상기 제2 층의 상부에 상기 제1 중첩도 측정용 측정패턴과 같은 형상 및 크기로 형성하되, 상기 제1 중첩도 측정용 측정패턴의 스페이스 공간내 위치하게 되는 제2 중첩도 측정용 측정패턴을 형성하는 단계와,상기 제1 및 제2 중첩도 측정용 측정패턴이 형성된 구조의 상부에 단파장의 빛을 입사시키는 단계와,상기 제1 및 제2 중첩도 측정용 측정패턴에 입사하여 회절되는 빛을 여러 각도에서 얻는 단계와,상기 각 각도에서 얻은 빛의 강도 비율을 측정하여 상기 제1 및 제2 층간의 중첩정도를 측정하는 것을 특징으로 하는 반도체 소자의 중첩도 측정방법.
- 제 9 항에 있어서상기 라인&스페이스 패턴에 있어서, 라인 패턴의 폭을 6㎛, 스페이스의 폭을 18㎛ 으로 하는 것을 특징으로 하는 반도체 소자의 중첩도 측정방법
- 제 9 항에 있어서상기 제1 및 제2 중첩도 측정용 측정패턴이 형성된 구조의 상부에 입사하는 넓은 밴드의 빛으로 할로겐 램프의 빛을 사용하는 것을 특징으로 하는 반도체 소자의 중첩도 측정방법
- 제 9 항에 있어서상기 패턴으로부터 반사되어 나오는 빛을 받아 들여 신호로 변경시키는 수단으로 TV 카메라를 이용하는 것을 특징으로 하는 반도체 소자의 중첩도 측정방법
- 제 9 항에 있어서상기 라인&스페이스 패턴의 크기를 실제 소자에 적용되는 패턴과 동일한 크기로 형성하는 것을 특징으로 하는 반도체 소자의 중첩도 측정방법.
- 제 9 항에 있어서상기 제1 및 제2 중첩도 측정용 측정패턴은 사용되는 파장에 따라 안정한 크기로 형성시켜 중첩도를 측정하는 것을 특징으로 하는 반도체 소자의 중첩도 측정방법
- 제 9 항에 있어서상기 제1 및 제2 중첩도 측정용 측정패턴에 있어서, 각 라인패턴을 다수개의 라인패턴으로 다시 분리시킨 것을 특징으로 하는 반도체 소자의 중첩도 측정방법
- 제 9 항 또는 제 15 항에 있어서상기 제1 및 제2 중첩도 측정용 측정패턴에 있어서, 각 라인패턴을 다수개의 라인패턴으로 분리시키되, 분리된 각 라인패턴를 콘택홀 패턴으로 형성한 것을 특징으로 하는 반도체 소자의 중첩도 측정방법
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|---|---|---|---|
| KR1019980059594A KR20000043244A (ko) | 1998-12-28 | 1998-12-28 | 반도체 소자의 중첩도 측정방법 |
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| KR1019980059594A KR20000043244A (ko) | 1998-12-28 | 1998-12-28 | 반도체 소자의 중첩도 측정방법 |
Publications (1)
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|---|---|
| KR20000043244A true KR20000043244A (ko) | 2000-07-15 |
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|---|---|---|---|
| KR1019980059594A KR20000043244A (ko) | 1998-12-28 | 1998-12-28 | 반도체 소자의 중첩도 측정방법 |
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| KR (1) | KR20000043244A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030053224A (ko) * | 2001-12-22 | 2003-06-28 | 주식회사 하이닉스반도체 | 반도체 제조용 중첩도 측정 패턴 |
| US7582899B2 (en) | 2004-12-21 | 2009-09-01 | Samsung Electronics Co., Ltd. | Semiconductor device having overlay measurement mark and method of fabricating the same |
| US8493563B2 (en) | 2010-12-13 | 2013-07-23 | Samsung Electronics Co., Ltd. | Overlay measurement apparatus and method |
-
1998
- 1998-12-28 KR KR1019980059594A patent/KR20000043244A/ko not_active Application Discontinuation
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| KR20030053224A (ko) * | 2001-12-22 | 2003-06-28 | 주식회사 하이닉스반도체 | 반도체 제조용 중첩도 측정 패턴 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |