JP6249970B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
半導体装置の高集積化に伴って、製造プロセスに要求される配線や分離幅のパターンは、微細化される傾向にある。このような微細なパターンは、フォトリソグラフィ技術を用いてレジストパターンを形成し、レジストパターンをマスクパターンに用いて下地の各種薄膜をエッチングすることで形成される（例えば、特許文献１参照）。
マスクパターンを形成するためには、フォトリソグラフィ技術が重要であり、スリミング処理の前後の微細化は、フォトリソグラフィ技術の解像限界以下を要求するまでに至っている。このようなフォトリソグラフィ技術の解像限界以下の微細なマスクパターンを形成する方法として、１次元（１Ｄ）レイアウトを用いる方法が知られている。
１Ｄレイアウトを用いる方法は、等倍ピッチの繰り返しラインアンドスペース形状のライン又はスペースを任意の箇所でカットパターンを用いてカットするカット工程を有する。カットパターンとしては、複数の開口部又は複数の遮光部を有するパターンが用いられている。
特開２０１４−５６８６４号公報
しかしながら、１０ｎｍノード以細における１Ｄレイアウトを用いるパターン形成では、特にカットパターンの寸法・位置に高い精度が求められるが、寸法精度及び位置精度を高めることは困難である。
そこで、本発明の一つの案では、１Ｄレイアウトを用いるパターン形成において求められるカットパターンの位置精度を緩和することが可能な半導体装置の製造方法を提供することを目的とする。
本発明によれば、１Ｄレイアウトを用いてパターン形成対象膜に所望のパターンを形成する半導体装置の製造方法であって、前記パターン形成対象膜上に、所定間隔のスペースを隔てて整列されたラインを含み、前記ラインの幅よりも前記スペースの幅が広いラインアンドスペース形状を有する芯材パターンを形成し、第１のカットマスクを用いて前記芯材パターンのラインの一部を分離することにより、第１のパターンにパターニングされた第１の膜を形成する第１のパターン形成工程と、前記第１の膜の側壁を覆うようにスペーサを形成することにより、ラインアンドスペース形状を有するスペーサパターンを形成する工程と、第２のカットマスクを用いて、前記スペーサパターンのスペースの一部を分離することにより、第２のパターンにパターニングされたパターン形成対象膜を形成する第２のパターン形成工程とを有し、前記第１のカットマスクは、各々が同形の複数の開口部又は各々が同形の複数のブロックを有し、前記第２のカットマスクは、各々が同形の複数の開口部又は各々が同形の複数のブロックを有する、半導体装置の製造方法が提供される。
本発明によれば、１Ｄレイアウトを用いるパターン形成において求められるカットパターンの位置精度を緩和することが可能な半導体装置の製造方法を提供することを提供できる。
本発明の第１実施形態に係る半導体装置の製造方法を例示するフローチャートである。 本発明の第１実施形態に係る半導体装置の製造方法の各工程を説明するための図（その１）である。 本発明の第１実施形態に係る半導体装置の製造方法の各工程を説明するための図（その２）である。 本発明の第１実施形態に係る半導体装置の製造方法の各工程を説明するための図（その３）である。 本発明の第１実施形態に係る半導体装置の製造方法の各工程を説明するための図（その４）である。 本発明の第１実施形態に係る半導体装置の製造方法の各工程を説明するための図（その５）である。 本発明の第１実施形態に係る半導体装置の製造方法の各工程を説明するための図（その６）である。 本発明の第１実施形態に係る半導体装置の製造方法の各工程を説明するための図（その７）である。 本発明の第１実施形態に係る半導体装置の製造方法の各工程を説明するための図（その８）である。 本発明の第１実施形態に係る半導体装置の製造方法の各工程を説明するための図（その９）である。 本発明の第１実施形態に係る半導体装置の製造方法の各工程を説明するための図（その１０）である。 本発明の第１実施形態に係る半導体装置の製造方法の各工程を説明するための図（その１１）である。 本発明の第１実施形態に係る半導体装置の製造方法の各工程を説明するための図（その１２）である。 本発明の第１実施形態に係る半導体装置の製造方法の各工程を説明するための図（その１３）である。 本発明の第１実施形態に係る半導体装置の製造方法の各工程を説明するための図（その１４）である。 本発明の第１実施形態に係る半導体装置の製造方法の各工程を説明するための図（その１５）である。 本発明の第１実施形態に係る半導体装置の製造方法の各工程を説明するための図（その１６）である。 本発明の第１実施形態に係る半導体装置の製造方法の各工程を説明するための図（その１７）である。 従来の半導体装置の製造方法を例示するフローチャートである。 従来の半導体装置の製造方法の各工程を説明するための図（その１）である。 従来の半導体装置の製造方法の各工程を説明するための図（その２）である。 従来の半導体装置の製造方法の各工程を説明するための図（その３）である。 従来の半導体装置の製造方法の各工程を説明するための図（その４）である。 従来の半導体装置の製造方法の各工程を説明するための図（その５）である。 従来の半導体装置の製造方法の各工程を説明するための図（その６）である。 従来の半導体装置の製造方法の各工程を説明するための図（その７）である。 従来の半導体装置の製造方法の各工程を説明するための図（その８）である。 従来の半導体装置の製造方法の各工程を説明するための図（その９）である。 従来の半導体装置の製造方法の各工程を説明するための図（その１０）である。 従来の半導体装置の製造方法の各工程を説明するための図（その１１）である。 従来の半導体装置の製造方法の各工程を説明するための図（その１２）である。 従来の半導体装置の製造方法の各工程を説明するための図（その１３）である。 従来の半導体装置の製造方法の各工程を説明するための図（その１４）である。 従来の半導体装置の製造方法の各工程を説明するための図（その１５）である。 従来の半導体装置の製造方法の各工程を説明するための図（その１６）である。 従来の半導体装置の製造方法の各工程を説明するための図（その１７）である。 従来の半導体装置の製造方法の各工程を説明するための図（その１８）である。 従来の半導体装置の製造方法の各工程を説明するための図（その１９）である。 従来の半導体装置の製造方法の各工程を説明するための図（その２０）である。 従来のカットパターンに要求される位置精度について説明するための図である。 本発明の第１実施形態のカットパターンに要求される位置精度について説明するための図である。 従来のカットパターンの形状を例示する図である。 本発明の第１実施形態のカットパターンの形状を例示する図である。 カットマスクにおけるブロックのスリミング処理の前後の形状変化を説明するための図（その１）である。 カットマスクにおけるブロックのスリミング処理の前後の形状変化を説明するための図（その２）である。 本発明の第２実施形態に係る半導体装置の製造方法を例示するフローチャートである。 本発明の第２実施形態に係る半導体装置の製造方法の各工程を説明するための図（その１）である。 本発明の第２実施形態に係る半導体装置の製造方法の各工程を説明するための図（その２）である。 本発明の第２実施形態に係る半導体装置の製造方法の各工程を説明するための図（その３）である。 本発明の第２実施形態に係る半導体装置の製造方法の各工程を説明するための図（その４）である。 本発明の第２実施形態に係る半導体装置の製造方法の各工程を説明するための図（その５）である。 本発明の第２実施形態に係る半導体装置の製造方法の各工程を説明するための図（その６）である。 本発明の第２実施形態に係る半導体装置の製造方法の各工程を説明するための図（その７）である。 本発明の第２実施形態に係る半導体装置の製造方法の各工程を説明するための図（その８）である。 本発明の第２実施形態に係る半導体装置の製造方法の各工程を説明するための図（その９）である。 本発明の第３実施形態に係る半導体装置の製造方法を例示するフローチャートである。 本発明の第３実施形態に係る半導体装置の製造方法の各工程を説明するための図（その１）である。 本発明の第３実施形態に係る半導体装置の製造方法の各工程を説明するための図（その２）である。 本発明の第３実施形態に係る半導体装置の製造方法の各工程を説明するための図（その３）である。 本発明の第３実施形態に係る半導体装置の製造方法の各工程を説明するための図（その４）である。 本発明の第３実施形態に係る半導体装置の製造方法の各工程を説明するための図（その５）である。 本発明の第３実施形態に係る半導体装置の製造方法の各工程を説明するための図（その６）である。 本発明の第３実施形態に係る半導体装置の製造方法の各工程を説明するための図（その７）である。 本発明の第３実施形態に係る半導体装置の製造方法の各工程を説明するための図（その８）である。 本発明の第３実施形態に係る半導体装置の製造方法の各工程を説明するための図（その９）である。 本発明の第４実施形態に係る半導体装置の製造方法を例示するフローチャートである。 本発明の第４実施形態に係る半導体装置の製造方法の各工程を説明するための図（その１）である。 本発明の第４実施形態に係る半導体装置の製造方法の各工程を説明するための図（その２）である。 本発明の第４実施形態に係る半導体装置の製造方法の各工程を説明するための図（その３）である。 本発明の第４実施形態に係る半導体装置の製造方法の各工程を説明するための図（その４）である。 本発明の第４実施形態に係る半導体装置の製造方法の各工程を説明するための図（その５）である。 本発明の第４実施形態に係る半導体装置の製造方法の各工程を説明するための図（その６）である。 本発明の第４実施形態に係る半導体装置の製造方法の各工程を説明するための図（その７）である。 本発明の第５実施形態に係る半導体装置の製造方法を例示するフローチャートである。
以下、本発明の実施形態について添付の図面を参照しながら説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することによって重複した説明を省く。
［第１実施形態］
（半導体装置の製造方法）
本発明の第１実施形態に係る半導体装置の製造方法について説明する。図１は、本発明の第１実施形態に係る半導体装置の製造方法を例示するフローチャートである。
本発明の第１実施形態に係る半導体装置の製造方法は、第１のパターン形成工程と、スペーサ形成工程と、第２のパターン形成工程とを有し、第１のパターン形成工程と、スペーサ形成工程と、第２のパターン形成工程とをこの順で行うことを特徴とする。
第１のパターン形成工程は、芯材パターンを形成する工程（ステップＳ１０１）、芯材パターンをスリミング処理する工程（ステップＳ１０２）、反射防止膜を形成する工程（ステップＳ１０３）、レジスト膜を形成する工程（ステップＳ１０４）、レジストパターンを形成する工程（ステップＳ１０５）、レジストパターンをシュリンク処理する工程（ステップＳ１０６）及び芯材パターンのラインをカットする工程（ステップＳ１０７）を含む。
スペーサ形成工程は、スペーサを形成する工程（ステップＳ１０８）を含む。
第２のパターン形成工程は、芯材パターンを露出させる工程（ステップＳ１０９）、反射防止膜を形成する工程（ステップＳ１１０）、レジスト膜を形成する工程（ステップＳ１１１）、レジストパターンを形成する工程（ステップＳ１１２）、レジストパターンをスリミング処理する工程（ステップＳ１１３）、反射防止膜を除去する工程（ステップＳ１１４）、芯材を除去する工程（ステップＳ１１５）、パターン形成対象膜をエッチングする工程（ステップＳ１１６）及びスペーサ・反射防止膜・レジスト膜を除去する工程（ステップＳ１１７）を含む。
以下、各々の工程について説明する。図２から図１８は、本発明の第１実施形態に係る半導体装置の製造方法の各工程を説明するための図である。図２から図１８における（ａ）の図は各工程における半導体装置の平面図であり、図２から図１８における（ｂ）の図は（ａ）の図のＢ−Ｂ線断面図であり、図６から図１８における（ｃ）の図は（ａ）の図のＣ−Ｃ線断面図である。
ステップＳ１０１では、芯材パターンを形成する。具体的には、まず、パターン形成対象膜１１上に、例えばChemical Vapor Deposition（ＣＶＤ、化学気層成長）により芯材１２を形成する。芯材１２は、第１の膜の一例である。その後、図２に示すように、例えば波長１９３ｎｍのＡｒＦの露光及び現像により、所定間隔のスペースを隔てて整列されたラインを含むラインアンドスペース形状にパターニングされた芯材パターン１２ａを形成する。ラインアンドスペース形状の線幅／線間としては、例えば４０ｎｍ／４０ｎｍとすることができる。パターン形成対象膜１１としては、例えば有機膜を用いることができる。芯材１２としては、例えばシリコン膜を用いることができる。
ステップＳ１０２では、芯材パターンをスリミング処理する。具体的には、図３に示すように、エッチングにより、芯材パターン１２ａの線幅を細くする。スリミング処理後の芯材パターン１２ａのラインアンドスペース形状の線幅／線間としては、例えば２０ｎｍ／６０ｎｍとすることができる。
ステップＳ１０３では、反射防止膜を形成する。具体的には、図４に示すように、芯材パターン１２ａが形成されたパターン形成対象膜１１上に、例えばスピン塗布により反射防止膜１３を形成する。反射防止膜１３としては、例えばSpin On Carbon（ＳＯＣ）膜、アモルファスカーボン膜等の有機膜を用いることができる。
ステップＳ１０４では、レジスト膜を形成する。具体的には、図５に示すように、反射防止膜１３上にレジスト膜１４を形成する。レジスト膜１４の材料としては、例えば化学増幅型レジストを用いることができる。
ステップＳ１０５では、レジストパターンを形成する。具体的には、図６に示すように、例えば波長１９３ｎｍのＡｒＦの露光及び現像により、所定の位置に複数の開口部（以下「ホール１４ｈ」という。）を有するレジストパターン１４ａを形成する。ホール１４ｈの形状としては、例えば矩形とすることができる。複数のホール１４ｈの各々は、後述する図４３に示すように、同一の形状（以下「同形」ともいう。）であることが好ましい。複数のホール１４ｈの各々が同形であることが好ましい理由については後述する。
ステップＳ１０６では、レジストパターンをシュリンク処理する。具体的には、図７に示すように、例えばシュリンク剤によりレジスト膜１４に形成されたホール１４ｈを小さくする。シュリンク処理後のホール１４ｈの形状としては、芯材パターン１２ａをラインカットする位置を含む形状であれば特に限定されるものではない。
ステップＳ１０７では、芯材パターンのラインをカットする。具体的には、図８に示すように、レジストパターン１４ａをマスクとして用いて、例えばReactive Ion Etching（ＲＩＥ、反応性イオンエッチング）による異方性エッチングにより、ラインアンドスペース形状にパターニングされた芯材パターン１２ａのラインカットエッチングを行う。その後、残存している反射防止膜１３及びレジスト膜１４を除去する。
以上のステップＳ１０１からステップＳ１０７により、一部が分離されたラインを含む第１のパターンを形成することができる。
ステップＳ１０８では、スペーサを形成する。具体的には、図９に示すように、第１のパターンを有する芯材パターン１２ａが形成されたパターン形成対象膜１１上に、例えばＣＶＤにより芯材パターン１２ａの表面を覆うようにスペーサ１５を形成する。スペーサ１５は、第２の膜の一例である。スペーサ１５としては、例えばシリコン酸化膜（ＳｉＯ２膜）を用いることができる。
ステップＳ１０９では、芯材パターンを露出させる。具体的には、図１０に示すように、例えばＲＩＥによる異方性エッチングにより、芯材パターン１２ａが露出するまでスペーサ１５をエッチングする。
ステップＳ１１０では、反射防止膜を形成する。具体的には、図１１に示すように、芯材パターン１２ａ、スペーサ１５が形成されたパターン形成対象膜１１上に、例えばスピン塗布により反射防止膜１６を形成する。反射防止膜１６としては、例えばＳＯＣ膜、アモルファスカーボン膜等の有機膜を用いることができる。なお、反射防止膜１６としては、ステップＳ１０３で用いられるものと同一であってもよく、異なるものであってもよい。
ステップＳ１１１では、レジスト膜を形成する。具体的には、図１２に示すように、反射防止膜１６上にレジスト膜１７を形成する。レジスト膜１７の材料としては、例えば化学増幅型レジストを用いることができる。なお、レジスト膜１７の材料としては、ステップＳ１０４で用いられる材料と同一の材料であってもよく、異なる材料であってもよい。
ステップＳ１１２では、レジストパターンを形成する。具体的には、図１３に示すように、例えば波長１９３ｎｍのＡｒＦの露光及び現像により、所定の位置に複数の遮光部（以下「ブロック１７ｂ」という。）を有するレジストパターン１７ａを形成する。ブロック１７ｂの形状としては、例えば矩形とすることができる。複数のブロック１７ｂの各々は、同形であることが好ましい。複数のブロック１７ｂの各々が同形であることが好ましい理由については後述する。
ステップＳ１１３では、レジストパターンをスリミング処理する。具体的には、図１４に示すように、例えば熱処理を行うことにより、レジストパターン１７ａのブロック１７ｂを小さくする。スリミング処理後のブロック１７ｂの形状としては、芯材パターン１２ａのスペースカットする位置を含む形状であれば特に限定されるものではない。
ステップＳ１１４では、反射防止膜を除去する。具体的には、図１５に示すように、レジストパターン１７ａをマスクとして用いて、例えばＲＩＥによる異方性エッチングにより、反射防止膜１６を除去する。
ステップＳ１１５では、芯材を除去する。具体的には、図１６に示すように、例えばＲＩＥによる異方性エッチングにより、芯材１２を除去する。
ステップＳ１１６では、パターン形成対象膜をエッチングする。具体的には、図１７に示すように、スペーサ１５及びレジスト膜１７をマスクとして用いて、例えばＲＩＥによる異方性エッチングにより、パターン形成対象膜１１をエッチングする。
ステップＳ１１７では、スペーサ、反射防止膜及びレジスト膜を除去する。具体的には、図１８に示すように、例えばＲＩＥによる異方性エッチングにより、パターン形成対象膜１１上に残存しているスペーサ１５、反射防止膜１６及びレジスト膜１７を除去する。
以上のステップＳ１０９からステップＳ１１７により、第２のパターンを形成することができる。
また、本発明の第１実施形態に係る半導体装置の製造方法は、第２のパターンを反転して第３のパターンを形成する工程を更に含んでいてもよい。この場合、パターン形成対象膜１１としては、少なくとも２層以上の膜（第１のパターン形成対象膜及び第２のパターン形成対象膜）を用いる。
具体的には、第２のパターンが形成された第１のパターン形成対象膜のスペースを埋めるように、例えばアモルファスカーボン膜やシリコン膜からなるリバース膜を形成し、その後、ウェットエッチング等により、第１のパターン形成対象膜を除去する。
次いで、残存するリバース膜を第２のパターンの反転パターンである第３のパターンのハードマスク膜とする。そして、ハードマスク膜をマスクとして、例えばＲＩＥによる異方性エッチングにより、第２のパターン形成対象膜に第３のパターンを形成し、ハードマスク膜を除去する。これにより、第２のパターンの反転パターンである第３のパターンを形成することができる。
（従来例）
本発明の第１実施形態に係る半導体装置の製造方法の比較のために、従来の半導体装置の製造方法について説明する。図１９は、従来の半導体装置の製造方法を例示するフローチャートである。
従来の半導体装置の製造方法は、スペーサ工程を行った後に、第１のパターン形成工程と、第２のパターン形成工程とをこの順に行う点で、本発明の第１実施形態に係る半導体装置の製造方法と相違する。
スペーサ形成工程は、芯材パターンを形成する工程（Ｓ９０１）、芯材パターンをスリミング処理する工程（Ｓ９０２）及びスペーサを形成する工程（ステップＳ９０３）を含む。
第１のパターン形成工程は、芯材パターンを露出させる工程（ステップＳ９０４）、芯材を除去する工程（ステップＳ９０５）、反射防止膜を形成する工程（ステップＳ９０６）、レジスト膜を形成する工程（ステップＳ９０７）、レジストパターンを形成する工程（ステップＳ９０８）、レジストパターンをスリミング処理する工程（ステップＳ９０９）、反射防止膜を除去する工程（ステップＳ９１０）、レジスト膜を除去する工程（Ｓ９１１）、パターン形成対象膜をエッチングする工程（ステップＳ９１２）及び反射防止膜・スペーサを除去する工程（Ｓ９１３）を含む。
第２のパターン形成工程は、反射防止膜を形成する工程（ステップＳ９１４）、レジスト膜を形成する工程（ステップＳ９１５）、レジストパターンを形成する工程（ステップＳ９１６）、レジストパターンをスリミング処理する工程（ステップＳ９１７）、反射防止膜を除去する工程（Ｓ９１８）、レジスト膜を除去する工程（ステップＳ９１９）及び反射防止膜を面出しする工程（Ｓ９２０）を含む。
以下、各々の工程について説明する。図２０から図３９は、従来の半導体装置の製造方法の各工程を説明するための図である。図２０から図３９における（ａ）の図は各工程における半導体装置の平面図であり、図２０から図３９における（ｂ）の図は（ａ）の図のＢ−Ｂ線断面図であり、図２７から図３９における（ｃ）の図は（ａ）の図のＣ−Ｃ線断面図である。また、図３５から図３９における（ｄ）の図は（ａ）の図のＤ−Ｄ線断面図であり、（ｅ）の図は（ａ）の図のＥ−Ｅ線断面図である。
ステップＳ９０１では、芯材パターンを形成する。具体的には、図２０に示すように、第１実施形態のステップＳ１０１と同様とすることができる。
ステップＳ９０２では、芯材パターンをスリミング処理する。具体的には、図２１に示すように、第１実施形態のステップＳ１０２と同様とすることができる。
ステップＳ９０３では、スペーサを形成する。具体的には、図２２に示すように、芯材パターン１２ａが形成されたパターン形成対象膜１１上に、例えばＣＶＤにより芯材パターン１２ａの表面を覆うようにスペーサ１５を形成する。
ステップＳ９０４では、芯材パターンを露出させる。具体的には、図２３に示すように、例えばＲＩＥによる異方性エッチングにより、芯材パターン１２ａが露出するまでスペーサ１５をエッチングする。
ステップＳ９０５では、芯材を除去する。具体的には、図２４に示すように、例えばＲＩＥによる異方性エッチングにより、芯材１２を除去する。
ステップＳ９０６では、反射防止膜を形成する。具体的には、図２５に示すように、芯材パターン１２ａが形成されたパターン形成対象膜１１上に、例えばスピン塗布により反射防止膜１３を形成する。
ステップＳ９０７では、レジスト膜を形成する。具体的には、図２６に示すように、反射防止膜１３上にレジスト膜１４を形成する。
ステップＳ９０８では、レジストパターンを形成する。具体的には、図２７に示すように、例えば波長１９３ｎｍのＡｒＦの露光及び現像により、所定の位置に複数のブロック１４ｂを有するレジストパターン１４ａを形成する。
ステップＳ９０９では、レジストパターンをスリミング処理する。具体的には、図２８に示すように、例えば熱処理を行うことにより、レジスト膜１４に形成されたブロック１４ｂを小さくする。
ステップＳ９１０では、反射防止膜を除去する。具体的には、図２９に示すように、レジストパターン１４ａをマスクとして用いて、例えばＲＩＥによる異方性エッチングにより、反射防止膜１３を除去する。
ステップＳ９１１では、レジスト膜を除去する。具体的には、図３０に示すように、反射防止膜１３上に残存しているレジスト膜１４を除去する。
ステップＳ９１２では、パターン形成対象膜をエッチングする。具体的には、図３１に示すように、反射防止膜１３及びスペーサ１５をマスクとして用いて、例えばＲＩＥによる異方性エッチングにより、パターン形成対象膜１１をエッチングする。
ステップＳ９１３では、反射防止膜・スペーサを除去する。具体的には、図３２に示すように、例えばＲＩＥによる異方性エッチングにより、パターン形成対象膜１１上に残存している反射防止膜１３及びスペーサ１５を除去する。
以上のステップＳ９０４からステップＳ９１３により、第１のパターンを形成することができる。
ステップＳ９１４では、反射防止膜を形成する。具体的には、図３３に示すように、第１のパターンが形成されたパターン形成対象膜１１上に、例えばスピン塗布により反射防止膜１６を形成する。
ステップＳ９１５では、レジスト膜を形成する。具体的には、図３４に示すように、反射防止膜１６上にレジスト膜１７を形成する。
ステップＳ９１６では、レジストパターンを形成する。具体的には、図３５に示すように、例えば波長１９３ｎｍのＡｒＦの露光及び現像により、所定の位置に複数のブロック１７ｂを有するレジストパターン１７ａを形成する。
ステップＳ９１７では、レジストパターンをスリミング処理する。具体的には、図３６に示すように、例えば熱処理を行うことにより、レジストパターン１７ａのブロック１７ｂを小さくする。
ステップＳ９１８では、反射防止膜を除去する。具体的には、図３７に示すように、レジストパターン１７ａをマスクとして用いて、例えばＲＩＥによる異方性エッチングにより、反射防止膜１６を除去する。
ステップＳ９１９では、レジスト膜を除去する。具体的には、図３８に示すように、反射防止膜１６上に残存しているレジスト膜１７を除去する。
ステップＳ９２０では、反射防止膜を面出しする。具体的には、図３９に示すように、例えばＲＩＥによる異方性エッチングにより、パターン形成対象膜１１の表面から突出している反射防止膜１６を除去する。
以上のステップＳ９１４からステップＳ９２０により、第２のパターンを形成することができる。
（作用・効果）
本発明の第１実施形態に係る半導体装置の製造方法の作用・効果について説明する。
まず、カットパターンに要求される位置精度について説明する。図４０は、従来のカットパターンに要求される位置精度について説明するための図である。図４１は、本発明の第１実施形態のカットパターンに要求される位置精度について説明するための図である。
具体的には、図４０（ａ）及び（ｂ）は、各々、従来の第１のパターン形成工程及び第２のパターン形成工程においてカットパターンに要求される位置精度について説明するための図である。図４１（ａ）及び（ｂ）は、各々、第１実施形態の第１のパターン形成工程及び第２のパターン形成工程においてカットパターンに要求される位置精度について説明するための図である。
従来のパターン形成工程では、第１のパターンを形成する際に、所定の位置に複数のブロック１４ｂを設けることにより、ラインアンドスペース形状を有するスペーサの線間であるスペースをカットする。このとき、カット対象ではないスペースをカットしないように、カットパターンのブロック１４ｂの長さを決定する必要がある。例えば図４０（ａ）に示すように、スペースにおける領域Ａ，Ｂ及びＣで示す部分をカットする場合、カットパターンのブロック１４ｂが領域Ａ，Ｂ及びＣを含み、領域Ａの左側のはみ出し部分が隣接するラインと重ならない２０ｎｍ以内、領域Ｃの右側のはみ出し部分が隣接するラインと重ならない２０ｎｍ以内の長さとなるようにカットパターンを決定する必要がある。また、例えばスペースにおける領域Ｄ及びＥで示す部分をカットする場合、カットパターンのブロック１４ｂが領域Ｄ及びＥを含み、領域Ｄの左側のはみ出し部分が隣接するラインと重ならない２０ｎｍ以内、領域Ｅの右側のはみ出し部分が隣接するラインと重ならない２０ｎｍ以内の長さとなるようにカットパターンを決定する必要がある。
また、従来のパターン形成工程では、第２のパターンを形成する際に、所定の位置に複数のブロック１７ｂを設けることにより、第１のパターンを有するパターン形成対象膜１１のスペースをカットする。このとき、カット対象ではないスペースをカットしないように、カットパターンのブロック１７ｂの長さを決定する必要がある。例えば図４０（ｂ）に示すように、スペースにおける領域Ｆで示す部分をカットする場合、カットパターンのブロック１７ｂが領域Ｆを含み、領域Ｆの左側のはみ出し部分が２０ｎｍ以内、領域Ｆの右側のはみ出し部分が２０ｎｍ以内の長さとなるようにカットパターンを決定する必要がある。
これに対して、第１実施形態の第１のパターン形成工程では、第１のパターンを形成する際に、ラインアンドスペース形状を有する芯材１２の線幅であるラインをカットする。このとき、カット対象ではないラインをカットしないように、カットパターンのホール１４ｈの長さを決定する必要がある。例えば図４１（ａ）に示すように、ラインにおける領域Ｇで示す部分をカットする場合、カットパターンのホール１４ｈが領域Ｇを含み、領域Ｇの左側のはみ出し部分が隣接するラインと重ならない６０ｎｍ以内の長さ、領域Ｇの右側のはみ出し部分が隣接するラインと重ならない６０ｎｍ以内の長さとなるようにカットパターンを形成すればよい。すなわち、第１実施形態に係る半導体装置の製造方法によれば、第１実施形態の第１のパターン形成工程で用いられるカットパターンに要求される位置精度を、従来のパターン形成工程で用いられるカットパターンに要求される位置精度よりも緩和することができる。
また、第１実施形態の第２のパターン形成工程では、第２のパターンを形成する際に、ラインアンドスペース形状を有するスペーサ１５の線間であるスペースをカットする。このとき、カット対象ではないスペースをカットしないように、カットパターンのブロック１７ｂの長さを決定する必要がある。例えば図４１（ｂ）に示すように、スペースにおける領域Ｈで示す部分をカットする場合、カットパターンのブロック１７ｂが領域Ｈを含み、領域Ｈの左側のはみ出し部分が隣接するラインと重ならない６０ｎｍ以内、領域Ｈの右側のはみ出し部分が隣接するラインと重ならない６０ｎｍ以内の長さとなるようにカットパターンを形成すればよい。すなわち、第１実施形態に係る半導体装置の製造方法によれば、第１実施形態の第２のパターン形成工程で用いられるカットパターンに要求される位置精度を、従来のパターン形成工程で用いられるカットパターンに要求される位置精度よりも緩和することができる。
次に、カットパターンの形状について説明する。図４２は、従来のカットパターンの形状を例示する図である。図４３は、本発明の第１実施形態のカットパターンの形状を例示する図である。
具体的には、図４２（ａ）及び（ｂ）は、各々、従来の第１のパターン形成工程及び第２のパターン形成工程において用いられるカットパターンの形状を例示する図である。図４３（ａ）及び（ｂ）は、各々、本発明の第１実施形態の第１のパターン形成工程及び第２のパターン形成工程において用いられるカットパターンの形状を例示する図である。
前述したように、従来の第１のパターン形成工程では、図４２（ａ）に示すように、各々のブロック１４ｂの形状が異なる（以下「異形」ともいう。）第１のカットマスク（レジストパターン）を用いる。また、従来の第２のパターン形成工程では、図４２（ｂ）に示すように、各々のブロック１７ｂが異形である第２のカットマスク（レジストパターン）を用いる。
これに対して、本発明の第１実施形態に係る第１のパターン形成工程では、図４３（ａ）に示すように、各々のホール１４ｈが同形であるカットマスクを用いることができる。また、本発明の第１実施形態に係るパターン形成工程では、図４３（ｂ）に示すように、各々のブロック１７ｂが同形であるカットマスクを用いることができる。このため、マスクの設計が容易となる。
次に、カットマスクにおけるブロックのスリミング処理の前後の形状変化について説明する。図４４及び図４５は、カットマスクにおけるブロックのスリミング処理の前後の形状変化を説明するための図である。具体的には、図４４（ａ）及び（ｂ）は、各々、幅４０ｎｍ、長さ８０ｎｍのブロックをスリミング処理する前及び後の形状を示す図である。また、図４５（ａ）及び（ｂ）は、各々、幅４０ｎｍ、長さ１６０ｎｍのブロックをスリミング処理する前及び後の形状を示す図である。なお、図４４（ｂ）及び図４５（ｂ）における破線はスリミング処理前の形状を示し、実線はスリミング処理後の形状を示す。
図４４（ａ）に示す幅４０ｎｍ、長さ８０ｎｍのブロックをスリミング処理する場合、ブロックの周辺部からブロックが均等に又は略均等に小さくなる。このため、スリミング処理を所定の時間行った後のブロックは、例えば図４４（ｂ）に示すように、幅２０ｎｍ、長さ６０ｎｍとなる。すなわち、スリミング処理前の幅と長さとのアスペクト比が１：２であったブロックは、スリミング処理後にアスペクト比が１：３のブロックとなる。
これに対して、図４５（ａ）に示す幅４０ｎｍ、長さ１６０ｎｍのブロックをスリミング処理する場合、ブロックの周辺部からブロックが均等に又は略均等に小さくなる。このため、スリミング処理を所定の時間行った後のブロックは、例えば図４５（ｂ）に示すように、幅２０ｎｍ、長さ１４０ｎｍとなる。すなわち、スリミング処理前の幅と長さとのアスペクト比が１：４であったブロックは、スリミング処理後にアスペクト比が１：７のブロックとなる。
すなわち、カットパターンに複数の異形のブロックが存在する場合、すなわち、従来のカットパターンの場合、ブロックの形状によってスリミング処理の前後のアスペクト比の変化に違いが生じる。このため、マスクの設計が複雑となる。
これに対して、本発明の第１実施形態のカットパターンの場合、複数のブロックの各々が同形であるため、このような問題は生じない。このため、マスクの設計が容易となる。
なお、カットマスクにおけるホールのシュリンク処理の前後の形状変化についても、ブロックの場合と同様である。
以上に説明したように、本発明の第１実施形態に係る半導体装置の製造方法によれば、１Ｄレイアウトを用いるパターン形成において要求されるカットパターンの位置精度を緩和することができる。
［第２実施形態］
本発明の第２実施形態に係る半導体装置の製造方法について説明する。図４６は、本発明の第２実施形態に係る半導体装置の製造方法を例示するフローチャートである。
本発明の第２実施形態に係る半導体装置の製造方法は、第１実施形態と同様に、第１のパターン形成工程と、スペーサ形成工程と、第２のパターン形成工程とを有する。また、第１のパターン形成工程と、スペーサ形成工程と、第２のパターン形成工程とをこの順で行うことを特徴とする。
本発明の第２実施形態に係る半導体装置の製造方法は、第２のパターン形成工程において、芯材パターンを露出させることなく反射防止膜を形成する点で、第１実施形態に係る半導体装置の製造方法と異なる。以下、第１実施形態と異なる点を中心に説明する。
第１のパターン形成工程は、芯材パターンを形成する工程（ステップＳ２０１）、芯材パターンをスリミング処理する工程（ステップＳ２０２）、反射防止膜を形成する工程（ステップＳ２０３）、レジスト膜を形成する工程（ステップＳ２０４）、レジストパターンを形成する工程（ステップＳ２０５）、レジストパターンをシュリンク処理する工程（ステップＳ２０６）及び芯材パターンのラインをカットする工程（ステップＳ２０７）を含む。なお、第２実施形態におけるステップＳ２０１、Ｓ２０２、Ｓ２０３、Ｓ２０４、Ｓ２０５、Ｓ２０６及びＳ２０７は、各々、第１実施形態におけるステップＳ１０１、Ｓ１０２、Ｓ１０３、Ｓ１０４、Ｓ１０５、Ｓ１０６及びＳ１０７に対応する。
スペーサ形成工程は、スペーサを形成する工程（ステップＳ２０８）を含む。なお、第２実施形態におけるステップＳ２０８は、第１実施形態におけるステップＳ１０８に対応する。
第２のパターン形成工程は、反射防止膜を形成する工程（ステップＳ２０９）、レジスト膜を形成する工程（ステップＳ２１０）、レジストパターンを形成する工程（ステップＳ２１１）、レジストパターンをスリミング処理する工程（ステップＳ２１２）、反射防止膜を除去する工程（ステップＳ２１３）、芯材パターンを露出させる工程（ステップＳ２１４）、芯材を除去する工程（ステップＳ２１５）、パターン形成対象膜をエッチングする工程（ステップＳ２１６）及びスペーサ・反射防止膜・レジスト膜を除去する工程（ステップＳ２１７）を含む。
以下、各々の工程について説明する。図４７から図５５は、本発明の第２実施形態に係る半導体装置の製造方法の各工程を説明するための図である。図４７から図５５における（ａ）の図は各工程における半導体装置の平面図であり、（ｂ）の図は（ａ）の図のＢ−Ｂ線断面図であり、（ｃ）の図は（ａ）の図のＣ−Ｃ線断面図である。
なお、以下の各々の工程において用いられる材料としては、例えば第１実施形態と同様の材料とすることができる。
ステップＳ２０１からステップＳ２０７では、第１実施形態と同様、図２から図８に示すように、第１のパターンを形成する。
ステップＳ２０８では、第１実施形態と同様、図９に示すように、スペーサ１５を形成する。
ステップＳ２０９では、反射防止膜を形成する。具体的には、図４７に示すように、スペーサ１５上に、例えばスピン塗布により反射防止膜１６を形成する。
ステップＳ２１０では、レジスト膜を形成する。具体的には、図４８に示すように、反射防止膜１６上にレジスト膜１７を形成する。
ステップＳ２１１では、レジストパターンを形成する。具体的には、図４９に示すように、例えば波長１９３ｎｍのＡｒＦの露光及び現像により、所定の位置に複数のブロック１７ｂを有するレジストパターン１７ａを形成する。
ステップＳ２１２では、レジストパターンをスリミング処理する。具体的には、図５０に示すように、例えば熱処理を行うことにより、レジストパターン１７ａのブロック１７ｂを小さくする。
ステップＳ２１３では、反射防止膜を除去する。具体的には、図５１に示すように、レジストパターン１７ａをマスクとして用いて、例えばＲＩＥによる異方性エッチングにより、反射防止膜１６を除去する。
ステップＳ２１４では、芯材パターンを露出させる。具体的には、図５２に示すように、芯材パターン１２ａが露出するまでスペーサ１５をエッチングする。
ステップＳ２１５では、芯材を除去する。具体的には、図５３に示すように、例えばＲＩＥによる異方性エッチングにより、芯材１２を除去する。
ステップＳ２１６では、パターン形成対象膜をエッチングする。具体的には、図５４に示すように、レジスト膜１７及びスペーサ１５をマスクとして用いて、例えばＲＩＥによる異方性エッチングにより、パターン形成対象膜１１をエッチングする。
ステップＳ２１７では、スペーサ、反射防止膜及びレジスト膜を除去する。具体的には、図５５に示すように、例えばＲＩＥによる異方性エッチングにより、パターン形成対象膜１１上に残存しているスペーサ１５、反射防止膜１６及びレジスト膜１７を除去する。
以上のステップＳ２０９からステップＳ２１７により、第２のパターンを形成することができる。
以上に説明したように、本発明の第２実施形態に係る半導体装置の製造方法によれば、第１実施形態と同様に、１Ｄレイアウトを用いるパターン形成において要求されるカットパターンの位置精度を緩和することができる。
［第３実施形態］
本発明の第３実施形態に係る半導体装置の製造方法について説明する。図５６は、本発明の第３実施形態に係る半導体装置の製造方法を例示するフローチャートである。
本発明の第３実施形態に係る半導体装置の製造方法は、第１実施形態と同様に、第１のパターン形成工程と、スペーサ形成工程と、第２のパターン形成工程とを有する。また、第１のパターン形成工程と、スペーサ形成工程と、第２のパターン形成工程とをこの順で行うことを特徴とする。
本発明の第３実施形態に係る半導体装置の製造方法は、第２のパターン形成工程において、反射防止膜を形成するまでに芯材を除去する点で、第１実施形態に係る半導体装置の製造方法と異なる。以下、第１実施形態と異なる点を中心に説明する。
第１のパターン形成工程は、芯材パターンを形成する工程（ステップＳ３０１）、芯材パターンをスリミング処理する工程（ステップＳ３０２）、反射防止膜を形成する工程（ステップＳ３０３）、レジスト膜を形成する工程（ステップＳ３０４）、レジストパターンを形成する工程（ステップＳ３０５）、レジストパターンをシュリンク処理する工程（ステップＳ３０６）及び芯材パターンのラインをカットする工程（ステップＳ３０７）を含む。なお、第３実施形態におけるステップＳ３０１、Ｓ３０２、Ｓ３０３、Ｓ３０４、Ｓ３０５、Ｓ３０６及びＳ３０７は、各々、第１実施形態におけるステップＳ１０１、Ｓ１０２、Ｓ１０３、Ｓ１０４、Ｓ１０５、Ｓ１０６及びＳ１０７に対応する。
スペーサ形成工程は、スペーサを形成する工程（ステップＳ３０８）を含む。なお、第３実施形態におけるステップＳ３０８は、第１実施形態におけるステップＳ１０８に対応する。
第２のパターン形成工程は、芯材パターンを露出させる工程（ステップＳ３０９）、芯材を除去する工程（Ｓ３１０）、反射防止膜を形成する工程（ステップＳ３１１）、レジスト膜を形成する工程（ステップＳ３１２）、レジストパターンを形成する工程（ステップＳ３１３）、レジストパターンをスリミング処理する工程（ステップＳ３１４）、反射防止膜を除去する工程（ステップＳ３１５）、パターン形成対象膜をエッチングする工程（ステップＳ３１６）及びスペーサ・反射防止膜・レジスト膜を除去する工程（ステップＳ３１７）を含む。
以下、各々の工程について説明する。図５７から図６５は、本発明の第３実施形態に係る半導体装置の製造方法の各工程を説明するための図である。図５７から図６５における（ａ）の図は各工程における半導体装置の平面図であり、（ｂ）の図は（ａ）の図のＢ−Ｂ線断面図であり、（ｃ）の図は（ａ）の図のＣ−Ｃ線断面図である。
なお、以下の各々の工程において用いられる材料としては、例えば第１実施形態と同様の材料とすることができる。
ステップＳ３０１からステップＳ３０７では、第１実施形態と同様、図２から図８に示すように、第１のパターンを形成する。
ステップＳ３０８では、第１実施形態と同様、図９に示すように、スペーサ１５を形成する。
ステップＳ３０９では、芯材パターンを露出させる。具体的には、図５７に示すように、例えばＲＩＥによる異方性エッチングにより、芯材パターン１２ａが露出するまでスペーサ１５をエッチングする。
ステップＳ３１０では、芯材を除去する。具体的には、図５８に示すように、例えばＲＩＥによる異方性エッチングにより、芯材１２を除去する。
ステップＳ３１１では、反射防止膜を形成する。具体的には、図５９に示すように、スペーサ１５が形成されたパターン形成対象膜１１上に、例えばスピン塗布により反射防止膜１６を形成する。
ステップＳ３１２では、レジスト膜を形成する。具体的には、図６０に示すように、反射防止膜１６上にレジスト膜１７を形成する。
ステップＳ３１３では、レジストパターンを形成する。具体的には、図６１に示すように、例えば波長１９３ｎｍのＡｒＦの露光及び現像により、所定の位置に複数のブロック１７ｂを有するレジストパターン１７ａを形成する。
ステップＳ３１４では、レジストパターンをスリミング処理する。具体的には、図６２に示すように、例えば熱処理を行うことにより、レジストパターン１７ａのブロック１７ｂを小さくする。
ステップＳ３１５では、反射防止膜を除去する。具体的には、図６３に示すように、レジストパターン１７ａをマスクとして用いて、例えばＲＩＥによる異方性エッチングにより、反射防止膜１６を除去する。
ステップＳ３１６では、パターン形成対象膜をエッチングする。具体的には、図６４に示すように、スペーサ１５及びレジスト膜１７をマスクとして用いて、例えばＲＩＥによる異方性エッチングにより、パターン形成対象膜１１をエッチングする。
ステップＳ３１７では、スペーサ、反射防止膜及びレジスト膜を除去する。具体的には、図６５に示すように、例えばＲＩＥによる異方性エッチングにより、パターン形成対象膜１１上に残存しているスペーサ１５、反射防止膜１６及びレジスト膜１７を除去する。
以上のステップＳ３０９からステップＳ３１７により、第２のパターンを形成することができる。
以上に説明したように、本発明の第３実施形態に係る半導体装置の製造方法によれば、第１実施形態と同様に、１Ｄレイアウトを用いるパターン形成において要求されるカットパターンの位置精度を緩和することができる。
［第４実施形態］
本発明の第４実施形態に係る半導体装置の製造方法について説明する。図６６は、本発明の第４実施形態に係る半導体装置の製造方法を例示するフローチャートである。
本発明の第４実施形態に係る半導体装置の製造方法は、第１実施形態と同様に、第１のパターン形成工程と、スペーサ形成工程と、第２のパターン形成工程とを有する。また、第１のパターン形成工程と、スペーサ形成工程と、第２のパターン形成工程とをこの順で行うことを特徴とする。
本発明の第４実施形態に係る半導体装置の製造方法は、第１のパターン形成工程において、予めホールを有する芯材を形成する点で、第１実施形態に係る半導体装置の製造方法と異なる。以下、第１実施形態と異なる点を中心に説明する。
第１のパターン形成工程は、芯材パターンを形成する工程（ステップＳ４０１）、芯材パターンをスリミング処理する工程（ステップＳ４０２）、レジスト膜を形成する工程（ステップＳ４０３）、レジストパターンを形成する工程（ステップＳ４０４）、レジストパターンをスリミング処理する工程（ステップＳ４０５）、芯材を除去する工程（Ｓ４０６）及びレジスト膜を除去する工程（ステップＳ４０７）を含む。
スペーサ形成工程は、スペーサを形成する工程（ステップＳ４０８）を含む。なお、第４実施形態におけるステップＳ４０８は、第１実施形態におけるステップＳ１０８に対応する。
第２のパターン形成工程は、芯材パターンを露出させる工程（ステップＳ４０９）、反射防止膜を形成する工程（ステップＳ４１０）、レジスト膜を形成する工程（ステップＳ４１１）、レジストパターンを形成する工程（ステップＳ４１２）、レジストパターンをスリミング処理する工程（ステップＳ４１３）、反射防止膜を除去する工程（ステップＳ４１４）、芯材を除去する工程（ステップＳ４１５）、パターン形成対象膜をエッチングする工程（ステップＳ４１６）及びスペーサ・反射防止膜・レジスト膜を除去する工程（ステップＳ４１７）を含む。なお、第４実施形態におけるステップＳ４０９、Ｓ４１０、Ｓ４１１、Ｓ４１２、Ｓ４１３、Ｓ４１４、Ｓ４１５、Ｓ４１６及びＳ４１７は、各々、第１実施形態におけるステップＳ１０９、Ｓ１１０、Ｓ１１１、Ｓ１１２、Ｓ１１３、Ｓ１１４、Ｓ１１５、Ｓ１１６及びＳ１１７に対応する。
以下、各々の工程について説明する。図６７から図７３は、本発明の第４実施形態に係る半導体装置の製造方法の各工程を説明するための図である。図６７から図７３における（ａ）の図は各工程における半導体装置の平面図であり、（ｂ）の図は（ａ）の図のＢ−Ｂ線断面図であり、（ｃ）の図は（ａ）の図のＣ−Ｃ線断面図である。
なお、以下の各々の工程において用いられる材料としては、例えば第１実施形態と同様の材料とすることができる。
ステップＳ４０１では、芯材パターンを形成する。具体的には、まず、パターン形成対象膜１１上に、例えばＣＶＤにより芯材１２を形成する。その後、図６７に示すように、例えば波長１９３ｎｍのＡｒＦの露光及び現像により、開口部１２ｈを有する芯材パターン１２ａを形成する。
ステップＳ４０２では、芯材パターンをシュリンク処理する。具体的には、図６８に示すように、例えば原子層堆積（ＡＬＤ：Atomic Layer deposition）によるＳｉＯ２膜を形成することにより、芯材パターン１２ａの開口部１２ｈを小さくする。
ステップＳ４０３では、レジスト膜を形成する。具体的には、図６９に示すように、芯材パターン１２ａが形成されたパターン形成対象膜１１上にレジスト膜１４を形成する。
ステップＳ４０４では、レジストパターンを形成する。具体的には、図７０に示すように、例えば波長１９３ｎｍのＡｒＦの露光及び現像により、所定間隔のスペースを隔てて整列されたラインを含むラインアンドスペース形状にパターニングされたレジストパターン１４ａを形成する。ラインアンドスペース形状の線幅／線間としては、例えば４０ｎｍ／４０ｎｍとすることができる。
ステップＳ４０５では、レジストパターンをスリミング処理する。具体的には、図７１に示すように、例えば熱処理を行うことにより、レジスト膜１４に形成されたラインアンドスペース形状の線幅を細くする。スリミング処理後のラインアンドスペース形状の線幅／線間としては、例えば２０ｎｍ／６０ｎｍとすることができる。
ステップＳ４０６では、芯材を除去する。具体的には、図７２に示すように、例えばレジストパターン１４ａをマスクとして用いて、ＲＩＥによる異方性エッチングにより、芯材１２を除去する。
ステップＳ４０７では、レジスト膜を除去する。具体的には、図７３に示すように、パターン形成対象膜１１上又は芯材１２上に残存しているレジスト膜１４を除去する。
以上のステップＳ４０１からステップＳ４０７により、一部が分離されたラインを含む第１のパターンを形成することができる。
ステップＳ４０８では、第１実施形態と同様、図９に示すように、スペーサ１５を形成する。
ステップＳ４０９からステップＳ４１７では、第１実施形態と同様、図１０から図１８に示すように、第２のパターンを形成することができる。
以上に説明したように、本発明の第４実施形態に係る半導体装置の製造方法によれば、第１実施形態と同様に、１Ｄレイアウトを用いるパターン形成において要求されるカットパターンの位置精度を緩和することができる。
［第５実施形態］
本発明の第５実施形態に係る半導体装置の製造方法について説明する。図７４は、本発明の第５実施形態に係る半導体装置の製造方法を例示するフローチャートである。
本発明の第５実施形態に係る半導体装置の製造方法は、第１実施形態と同様に、第１のパターン形成工程と、スペーサ形成工程と、第２のパターン形成工程とを有する。また、第１のパターン形成工程と、スペーサ形成工程と、第２のパターン形成工程とをこの順で行うことを特徴とする。
本発明の第５実施形態に係る半導体装置の製造方法は、第１のパターン形成工程が第４実施形態の第１のパターン形成工程と同一であり、第２のパターン形成工程が第２実施形態の第２のパターン形成工程と同一である。
第１のパターン形成工程は、芯材パターンを形成する工程（ステップＳ５０１）、芯材パターンをスリミング処理する工程（ステップＳ５０２）、レジスト膜を形成する工程（ステップＳ５０３）、レジストパターンを形成する工程（ステップＳ５０４）、レジストパターンをスリミング処理する工程（ステップＳ５０５）、芯材を除去する工程（Ｓ５０６）及びレジスト膜を除去する工程（ステップＳ５０７）を含む。なお、第５実施形態におけるステップＳ５０１、Ｓ５０２、Ｓ５０３、Ｓ５０４、Ｓ５０５、Ｓ５０６及びＳ５０７は、各々、第４実施形態におけるステップＳ４０１、Ｓ４０２、Ｓ４０３、Ｓ４０４、Ｓ４０５、Ｓ４０６及びＳ４０７に対応する。
スペーサ形成工程は、スペーサを形成する工程（ステップＳ５０８）を含む。なお、第５実施形態におけるステップＳ５０８は、第１実施形態におけるステップＳ１０８に対応する。
第２のパターン形成工程は、反射防止膜を形成する工程（ステップＳ５０９）、レジスト膜を形成する工程（ステップＳ５１０）、レジストパターンを形成する工程（ステップＳ５１１）、レジストパターンをスリミング処理する工程（ステップＳ５１２）、反射防止膜を除去する工程（ステップＳ５１３）、芯材パターンを露出させる工程（ステップＳ５１４）、芯材を除去する工程（ステップＳ５１５）、パターン形成対象膜をエッチングする工程（ステップＳ５１６）及びスペーサ・反射防止膜・レジスト膜を除去する工程（ステップＳ５１７）を含む。なお、第５実施形態におけるステップＳ５０９、Ｓ５１０、Ｓ５１１、Ｓ５１２、Ｓ５１３、Ｓ５１４、Ｓ５１５、Ｓ５１６及びＳ５１７は、各々、第２実施形態におけるステップＳ２０９、Ｓ２１０、Ｓ２１１、Ｓ２１２、Ｓ２１３、Ｓ２１４、Ｓ２１５、Ｓ２１６及びＳ２１７に対応する。
以上に説明したように、本発明の第５実施形態に係る半導体装置の製造方法によれば、第１実施形態と同様に、１Ｄレイアウトを用いるパターン形成において要求されるカットパターンの位置精度を緩和することができる。
以上、本発明の好ましい実施形態について説明したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１１ パターン形成対象膜
１２ 芯材
１２ａ 芯材パターン
１３，１６ 反射防止膜
１４，１７ レジスト膜
１４ａ，１７ａ レジストパターン
１５ スペーサ

Claims (3)

  1. １Ｄレイアウトを用いてパターン形成対象膜に所望のパターンを形成する半導体装置の製造方法であって、
    前記パターン形成対象膜上に、所定間隔のスペースを隔てて整列されたラインを含み、前記ラインの幅よりも前記スペースの幅が広いラインアンドスペース形状を有する芯材パターンを形成し、第１のカットマスクを用いて前記芯材パターンのラインの一部を分離することにより、第１のパターンにパターニングされた第１の膜を形成する第１のパターン形成工程と、
    前記第１の膜の側壁を覆うようにスペーサを形成することにより、ラインアンドスペース形状を有するスペーサパターンを形成する工程と、
    第２のカットマスクを用いて、前記スペーサパターンのスペースの一部を分離することにより、第２のパターンにパターニングされたパターン形成対象膜を形成する第２のパターン形成工程と
    を有し、
    前記第１のカットマスクは、各々が同形の複数の開口部又は各々が同形の複数のブロックを有し、
    前記第２のカットマスクは、各々が同形の複数の開口部又は各々が同形の複数のブロックを有する、
    半導体装置の製造方法。
  2. 前記第１のカットマスクは、各々が同形の複数の開口部を有し、
    前記第２のカットマスクは、各々が同形の複数のブロックを有する、
    請求項１に記載の半導体装置の製造方法。
  3. 前記第１のパターン形成工程は、
    レジストパターンを形成する工程と、
    前記レジストパターンに対して、シュリンク処理又はスリミング処理を行うことにより前記開口部又は前記ブロックを小さくした前記第１のカットマスクを形成する工程と
    を含み、
    前記第２のパターン形成工程は、
    レジストパターンを形成する工程と、
    前記レジストパターンに対して、シュリンク処理又はスリミング処理を行うことにより前記開口部又は前記ブロックを小さくした前記第２のカットマスクを形成する工程と
    を含む、
    請求項１又は２に記載の半導体装置の製造方法。
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