JP2003218113A - 半導体装置及びその製造方法 - Google Patents
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Abstract
製造方法及びこの製造方法を用いた半導体装置を提供す
る。 【解決手段】 所定の層(12)側に位置する第1の開
口(17)と、これに連続しかつ前記第1の開口よりも
小さい第2の開口(18)とを有する開口部を備えるマ
スク(13、14)を前記所定の層上に形成する第1の
工程と、前記マスクを用いて前記所定の層上にメッキ層
(15)を形成する第2の工程とを有する半導体装置の
製造方法である。所定の層上に形成されるメッキ層の成
長速度は、第2の開口の大きさ(面積)に依存する。従
って、第1の開口内に形成されるメッキ層の成長速度
を、第2の開口の大きさで調整することができる。これ
により、所定膜上に異なる径で同じ高さのメッキ層を形
成することができるようになる。
Description
体装置の製造方法に関し、特にメッキ法による配線及び
電極形成に関する。
成方法には様々なものがある。このうち、メッキ法は薄
膜形成の有力なパターン形成手法として広く採用されて
いる。
は、例えば特開平10−64953号公報に記載されて
いる。この公開公報に記載のパターン形成方法を、図1
を参照して説明する。絶縁基板1上に種金属層2を形成
した後、ホトレジスト層3をマスクとしてメッキ成長に
よりピラーを形成する。このマスク3は径の異なる複数
の開口部を有しており、メッキ液に接触させてピラー形
成を行うと、開口径の大小によって新鮮なメッキ液の供
給量に差が生じる。換言すれば、メッキ速度に差が生じ
る。この差により、開口径の小さい開口部では薄いメッ
キ層(ピラー)4cが形成され、開口径の大きい開口部
では厚いメッキ層4d、4sが形成される。従って、厚
膜メッキを必要とする箇所には開口径の大きい開口部を
マスク3に形成し、薄膜メッキを必要とする箇所には開
口径の小さい開口部を形成する。
の供給量が開口面積に依存しているため、成長するメッ
キの厚み(高さ)とは比例関係にある。これにより、異
なる開口面積を持つパターンを同時にメッキすると、メ
ッキ厚は広い開口面積を有するパターンは厚く、小さい
開口面積を有するパターンは薄く形成されてしまう。こ
のため、小さい開口面積を有するパターンに厚くメッキ
層を形成し、同時に広い開口面積を有するパターンに薄
いメッキ層を形成することや、同じ開口面積を有するパ
ターンにおいて、異なる膜厚のメッキを成長させること
は不可能である。
よって行う場合、同層で配線形成用の開口面積が異なる
と、出来上がりのメッキ層に差が生じるため、開口面積
に応じた厚みでしかメッキ配線を得ることができない。
同層で同一高さのメッキ層を形成するためには、異なる
大きさの開口面積毎にメッキ成長を施さなくてはならな
い。
した場合には、開口面積の大きさに依存して電極の厚み
が異なるため、ボンディング不良などを引き起こしてし
まう。
解決し、メッキ成長の速度を任意に制御できる半導体製
造方法及びこの製造方法を用いた半導体装置を提供する
ことを目的とする。
に、本発明は請求項1に記載のように、所定の層側に位
置する第1の開口と、これに連続しかつ前記第1の開口
よりも小さい第2の開口とを有する開口部を備えるマス
クを前記所定の層上に形成する第1の工程と、前記マス
クを用いて前記所定の層上にメッキ層を形成する第2の
工程とを有することを特徴とする半導体装置の製造方法
である。所定の層(メッキ処理における給電メタルとし
て機能する)上に形成されるメッキ層の成長速度は、第
2の開口の大きさ(面積)に依存する。従って、第1の
開口内に形成されるメッキ層の成長速度を、第2の開口
の大きさで調整することができる。これにより、上記開
口部とは異なる大きさの別の開口部におけるメッキ層の
成長速度との関係で、所望の成長速度となるように、つ
まり同じ成長速度となるように第2の開口の大きさを制
御することで、所定膜上に異なる径で同じ高さのメッキ
層を形成することができる。
1に記載の製造方法において、前記マスクは、径の大き
さが一様の別の開口部を有する。このような開口部と請
求項1記載の開口部とを用いて、1回のメッキ処理で異
なる表面積で高さが等しいメッキ層を形成することがで
きる。ここで、等しいとは、完全に高さが等しい場合は
勿論、若干の相違があっても、この相違がメッキ層の電
気的、構造的作用効果において実質的な差異をもたらさ
ない(実質的に同一な)範囲をも含むことを意味する。
なお、このような定義は、他の同一、同じ、一様などに
も同様に適用できるものである。
1に記載の製造方法において、前記マスクは、前記第1
の開口及び/又は前記第2の開口の大きさが異なる複数
の開口部を有する。開口の大きさを様々に設定すること
で、異なる表面積で所望の高さのメッキ層を複数個形成
することができる。
1に記載の製造方法において、前記第1の工程は、前記
第1の開口を有する第1のマスク層を前記所定の層上に
形成する工程と、前記第2の開口を有する第2のマスク
層を前記第1のマスク層上に形成する工程とを含む。こ
のように、2回の工程でマスクを形成することができ
る。
1に記載の製造方法において、前記マスクは、前記所定
の層上に形成されかつ前記第2の開口と連続する第3の
開口を有し、該第3の開口は前記第2の開口よりも小さ
い。第3の開口を用いることで、メッキ層が第1の開口
内でマスクに接触することなく成長でき、この結果メッ
キ層の上部が面取りされた形状となる。
5に記載の製造方法において、前記第3の開口と前記第
2の開口とは、同じ径を持つ。これにより、メッキ層の
立ち上がり部分は第2の開口で規定される径(幅)とな
る。
1に記載の製造方法において、前記第1の工程は、第1
の開口よりも小さい第3の開口を有する第1のマスク層
を前記所定の層上に形成する工程と、前記第1の開口を
有する第2のマスク層を前記第1のマスク層上に形成す
る工程と、前記第2の開口を有する第3のマスク層を前
記第2のマスク層上に形成する工程とを含む。マスクの
一形成方法である。
1記載の製造方法において、前記マスクは第2の開口の
大きさが異なる複数の開口部を有し、該複数の開口部に
形成されるメッキ層の幅は異なるが高さは同一である。
第2の開口が第1の開口を制限するように形成されてい
るため、幅は異なるが高さは同一のメッキ層を形成する
ことができる。
1ないし8のいずれか一項記載の製造方法においては、
前記メッキ層は配線パターンである。
1ないし8のいずれか一項記載の製造方法においては、
前記メッキ層は電極パターンである。
項1記載の製造方法において、前記第1の工程は、前記
第1の開口を有する第1のマスク層を前記所定の層上に
形成する工程と、前記第2の開口を有する第2のマスク
層を前記第1のマスク層上に形成する工程とを含み、前
記第1のマスク層と前記第2のマスク層とは異なる感度
である。これにより、それぞれのマスク層の処理(例え
ばエッチング)を互いに影響されることなく行える。
項1記載の製造方法において、記第1の工程は、前記第
1の開口を有する第1のマスク層を前記所定の層上に形
成する工程と、前記第2の開口を有する第2のマスク層
を前記第1のマスク層上に形成する工程とを含み、前記
第1のマスク層と前記第2のマスク層とは異なる絶縁層
である。これにより、それぞれのマスク層の処理(例え
ばエッチング)を互いに影響されることなく行える。
に、異なる大きさの開口部を有するマスクを用いて所定
の層上にメッキ層を形成する半導体装置の製造方法にお
いて、前記開口部の少なくとも一部を覆う庇を前記マス
クに形成し、各開口部内でメッキの成長速度を同一に制
御することを特徴とする半導体装置の製造方法である。
請求項1では、マスクの開口という観点から発明を特定
しているが、請求項13では、マスクの形状上の特徴を
別の観点から特定したものである。ここに記載の庇が各
開口部内でメッキの成長速度を同一に制御することを可
能とする。
定の層は導電層である。メッキ処理において所定の層は
一方の電極となる。
は所定の層上に形成された複数のメッキ層を有し、該複
数のメッキ層は幅が異なるが高さは等しく、かつ同一の
硬度を持つことを特徴とする半導体装置である。幅が異
なるが高さが等しいメッキ層を一回のメッキ処理で形成
した場合には、各メッキ層の硬度は等しくなる。硬度が
等しいとは、完全に一致する場合のみならず、若干の相
違があっても、この相違が一回のメッキ処理におけるプ
ロセス上の誤差等に起因したといえる程度の範囲を含む
ことを意味する。
層上に形成された複数のメッキ層を有し、該複数のメッ
キ層は一定の径で垂直に延びる第1の部分と、該第1の
部分に連続しており、該第1の部分よりも幅広の第2の
部分とを有することを特徴とする半導体装置。このよう
に、上記第1及び第2の部分を有するメッキ層は、本発
明の製造方法(請求項5相当)で形成できるものであ
る。
求項16に記載の半導体装置において、前記第2の部分
の幅は、連続的に変化している。
求項18に記載のように、前記第2の部分が、連続的に
幅が増大していく部分と連続的に幅が減少していく部分
とを有する形状を持っている。
請求項16に記載の前記第2の部分は、凸状の側面部を
有する。
項16ないし19のいずれか一項記載の半導体装置で
は、前記第1及び第2の部分は、同一の硬度を持つ。つ
まり、メッキ層は一回のメッキ処理で形成されたもので
ある。
定の層は例えば導電層である。
16ないし21のいずれか一項記載の半導体装置におい
ては、前記複数のメッキ層は例えば、前記第1の部分の
幅が異なり、高さが等しい異なるメッキ層を含む。
項15ないし22のいずれか一項記載の半導体装置にお
いては、前記複数のメッキ層は配線パターンと電極パタ
ーンのすくなくとも一方である。複数のメッキ層の実例
を特定したものである。
成された給電メタル12上に、第1のマスク層となるパ
ターニングされたメッキマスク13を形成する。メッキ
マスク13は、第1の開口となる複数の開口17a〜1
7dを有する。メッキマスク13の上に、第2のマスク
層となるパターニングされたメッキマスク14を形成す
る。このメッキマスク14は、第2の開口となる複数の
開口18a〜18dを有する。そして、一度のメッキ処
理でメッキ層15a〜15dを形成する。開口17a〜
17dと開口18a〜18dとが、メッキマスク13と
メッキマスク14とからなるマスク全体の開口部とな
る。
とは連続している。開口18a〜18dのうち、開口1
8cを除く開口18a、18c、18dはそれぞれ第1
の開口17a、17c、17dを制限するように形成さ
れている。言い換えれば、開口17a、17c、17d
の面積(大きさ)はそれぞれ、開口18a、18c、1
8dの面積(大きさ)よりも狭い(小さい)。紙面の垂
直方向における各開口の長さが同じだとすれば、開口1
7a、17c、17dの径(幅)はそれぞれ、開口18
a、18c、18dの径(幅)よりも小さいと言える。
開口18cは開口17cと同一の大きさ(径)である。
換言すれば、径の大きさは一様であるとも言える。更
に、メッキマスク14を別の表現で特定すれば、メッキ
マスク14は第1の開口を制限する庇を有するとも言え
る。例えば、第2の開口18dの周囲部分は、庇19d
となっている。庇19dはメッキマスク14の一部であ
る。この観点から言えば、メッキマスク14は庇マスク
とも言える。なお、図を簡潔にするため、他の開口18
a〜18cの庇には参照番号の付与を省略してある。
18a〜18dの面積は、第1の開口17a〜17d内
でメッキ層15a〜15dが成長する速度を決める。例
えば、メッキ層15dの成長速度は、第1の開口17d
の面積ではなく、第2の開口18dの面積に依存する。
開口18cと開口18dが同じ面積(紙面に垂直方向の
長さが等しい場合には、同じ径)だとすると、メッキ層
15cと15dとは同じメッキ成長速度となる。換言す
れば、メッキ液16cの供給量とメッキ液16dの供給
量とは同一となる。よって、メッキ層15cと15dは
径(幅)が異なるにもかかわらず、同一の高さとなる。
前述した従来技術では、一度のメッキ処理で、異なる径
のメッキ層を同一の高さに制御することはできない。
らず、換言すれば、第1の開口17dの面積によらず、
メッキ層15dの高さ(厚み)を任意に制御することが
できる。
積(紙面に垂直方向の長さが等しい場合には、同じ径)
であるとした場合、第2の開口18aと18bの面積
(紙面に垂直方向の長さが等しい場合には、同じ径)を
変化させることで、メッキ層15a、15bは同一の径
を持っているにもかかわらず、異なる高さとすることが
できる。前述した従来技術では、一度のメッキ処理で、
同じ径のメッキ層を異なる高さに制御することはできな
い。
すれば、給電メタル(所定の層)12側に位置する第1
の開口17a〜17dと、これに連続しかつ前記第1の
開口よりも小さい第2の開口18a〜18d(18cを
除く)とからなる開口部を有するマスク13、14を前
記給電メタル12上に形成する第1の工程と、前記メッ
キマスクを用いて前記給電メタル12上にメッキ層15
a〜15dを形成する第2の工程とを有する半導体装置
の製造方法である。
他、電極などメッキ処理で形成されるものを含む。電極
とは文字通りの電極、つまりワイヤなどの導体に接続さ
れる部分のみならず、バンプや引き出し用電極やスペー
サ等の他の様々な導体層を含むものである。
ッキマスクを用いて、上部が面取りされたメッキ層を形
成する手法を説明する図である。図3中、図2と同一の
構成要素には同一の参照番号を付してある。
マスク14に加え、第3のメッキマスク20が用いられ
ている。このメッキマスク20は、給電メタル12上に
形成され、複数の開口23を有している。図3では、便
宜上、一つの開口にのみ参照番号23を付与し、他の開
口への付与は省略してある。この開口23は第3の開口
であって、第1の開口17に連続している。第3の開口
23の開口面積(大きさ)は第1の開口17の開口面積
(大きさ)よりも小さい。図3の例では、第3の開口2
3の径は第1の開口17の径よりも小さい。
としてメッキ処理を施すと、メッキ液22が第2の開口
18を通り、第1の開口17及び第3の開口23内に入
る。メッキ処理では当初、メッキ層21の径は第3の開
口23の径で決まり、第3の開口23から略垂直方向に
メッキが成長する。つまり、メッキ層21の幅(径)が
一様になるようにメッキが成長していく。メッキ層の立
ち上がり部分は、略垂直であるとも言える。この成長に
おいて、メッキ層21は第1のメタルマスク13に接触
することはない。換言すれば、メッキマスク20に形成
された第3の開口23は、成長するメッキ層21とメッ
キマスク13との間に空間(余白)を作るように作用す
る。その後、メッキ層21の径は次第に、換言すれば連
続的に増大して行く。つまり、メッキ層21は幅広にな
っていく。そして、メッキ層21の径は次第に、換言す
れば連続的に減少していく。このように形成されたメッ
キ層21は、凸状の側面部を有することになる。また、
メッキ層21は、その上部コーナ部分が面取りされた形
状を有するとも言える。この観点で言えば、メッキマス
ク20は面取りマスクと言える。
所望の高さ(厚み)を持つ面取りされたメッキ層を形成
することができる。
異なるが高さは同一のメッキ層を形成することができ
る。このようにして形成されたメッキ層、例えば図2で
はメッキ層15cと15dは、同一の硬度を持ってい
る。メッキ層の硬度は、メッキの成長速度に依存する。
図2の例では、メッキ層15cと15dは同一のメッキ
成長速度で形成されるので、これらの硬度は同一とな
る。前述した従来技術でメッキ層15cと15dとを得
るためには、メッキ処理を異なるメッキ成長速度で2回
行う必要がある。このようにして形成されたメッキ層の
硬度は異なる。なお、面取りされたメッキ層の硬度測定
については後述する。
は、第4に示す配線パターンを作成する場合を例にと
る。
例を示す。図4には、配線31と32が図示されてい
る。配線31の開口面積は広く、これを形成するための
メッキマスクは広い開口面積を有する。これに対し、配
線32は引回しの配線長が短くて開口面積は狭く、配線
31に比較して対応するメッキマスクの開口面積は狭
い。なお、配線31はトランジスタ33のドレイン(又
はソース)に接続する配線部分31a、ソース(又はド
レイン)に接続する配線部分31b、電極31c、31
d、キャパシタの一方の電極31eを含んでいる。ま
た、配線32は、トランジスタ33のゲートとなる配線
部分32a及び電極32bを有する。
うな配線パターンを形成する方法ための本発明の必要性
及び利点について説明する。発明の理解を助けるため
に、従来技術で配線パターンを形成する際に発生する問
題点を以下に説明する。
分(破線の楕円部分)の配線を拡大して示す図、図5
(b)は従来技術で形成する場合のメッキマスクを示す
図である。給電メタル34上にメッキマスク35が形成
されている。これをメッキ槽にいれメッキ成長を行う
と、開口面積の広い配線31はメッキ液の供給が多く成
長速度が速い。これに比較して開口面積の狭い配線32
は、メッキ液の供給が配線31より少なく成長速度も遅
いこのため、開口面積の狭い配線32のメッキ膜厚が所
望の厚さに成長するまでメッキ成長を行なわなければな
らず、配線31に必要以上のメッキ層が成長される。
線32aが近接している箇所36に影響が現れる。図6
では、必要以上に成長したメッキ37がメッキマスク3
5を乗り越え、隣接するメッキ38と接触し、配線31
aと32aを短絡させてしまう。また、図7では、必要
以上に成長したメッキ37がメッキマスク35を変形さ
せてしまう。このため、配線31aと32aとの間のス
ペース36が狭くなるため、配線間容量が増加し所望の
特性を確保が困難になる。これを防止するために、開口
面積に依存しないメッキ成長が必要となる。このメッキ
方法を実現するために、本発明は図2や図3を参照して
説明した原理を用いている。図5(b)に対応させて、
本発明のメッキマスクを図示すると、図8に示すように
なる。図8(b)のメッキマスク13と14は、図2や
図3を参照して説明したメッキマスクである。
の第1実施形態の半導体装置の製造方法を説明する。な
お、図9及び図10において、図2や図3に示す構成要
素と同一のあるものには同一の参照番号を付してある。
板11上に金系給電メタル12を成膜し、メッキマスク
形成レジスト13Aの塗布を行う。次に図9(b)に示
すように、メッキマスク形成レジスト13Aのメッキ成
長領域13Bを露光する。この時、現像は行わない。そ
して、図9(c)に示すように、レジスト13A上にミ
キシング防止剤を塗布し、さらに庇マスク形成レジスト
14Aを塗布する。次に、図9(d)に示すように、庇
マスク形成レジスト14Aの庇形成領域14Bを露光す
る。そして、図9(e)に示すように、メッキマスク形
成レジスト13A及び庇マスク形成レジスト14Aの現
像を行う。これにより、メッキマスク13及び庇マスク
14が形成される。
基板11をメッキ槽に入れ、金メッキ配線15を成長さ
せる。本実施例のメッキ成長は例えば、非シアン系金メ
ッキ液を陰極電流密度0.4A/dm2・操作温度65
度の条件下で行われる。そして、図10(g)に示すよ
うに、メッキマスク13及び庇マスク14を剥離除去
し、金メッキ配線15をマスクとして金系給電メタル1
2のエッチングを行う。
製造方法により、メッキマスク13の開口面積によら
ず、同膜厚の配線メッキ層を形成することができる。
形態を説明する。なお、図11と図12において、前述
した構成要素と同一のものには同一の参照番号を付して
ある。まず、図11(a)に示すように、半導体基板1
1に給電メタル12を成膜し、ポリイミド43Aの塗布
及びキュアを行う。さらに、窒化シリコン(Si
3N4:以下、単にSiNと言う)膜で形成されるエッ
チング用マスク44Aを成膜する。ポリイミドとSiN
は異なる材料で形成された絶縁膜であって、エッチング
の感度が異なる。これにより、それぞれのエッチングが
相互に影響することなく行える。
膜エッチング用マスク45をレジスト塗布及び現像で形
成し、エッチングを行う。そして、図11(c)に示す
ように、SiN膜エッチング用マスク45を剥離除去
し、SiN膜44Aをマスクとしてポリイミド43Aの
エッチングを行う。これによりメッキマスク43が形成
される。次に、図11(d)に示すように、庇形成用マ
スク46を形成するため、レジストを塗布し、庇マスク
を形成しないメッキマスク43をカバーするようにして
露光及び現像を行う。そして、ポリイミドのメッキマス
ク43をエッチングし、メッキマスク43にサイドエッ
チング43Bを入れる。その後、図12(e)に示すよ
うに、庇形成用マスク46を剥離除去する。これにより
メッキマスク43及び庇マスク44が形成される。図1
2(f)において、半導体基板11をメッキ槽に入れメ
ッキ配線15の成長を行う。そして、図12(g)に示
すようにSiN膜の庇マスク44及びポリイミドのメッ
キマスク43をエッチング除去を行う。
44を庇マスクとした製造方法においても、前記第1実
施形態と同様に、メッキマスク開口面積によらず同膜厚
の配線メッキ層を形成することができる。
形態を説明する。なお、図13と図14において、前述
した構成要素と同一のものには同一の参照番号を付して
ある。第3実施形態は、図3に示す原理を用いるもので
ある。
基板11上に給電メタル12を成膜する。次に、面取り
形成レジスト20Aを塗布し、メッキ領域20Bの露光
及び現像により面取りマスク20を形成する。その後、
図13(b)に示すようにレジスト13Aを塗布し、面
取りマスク20より広い面取りマスク領域13Bを露光
する。この時、現像は行わない。次に、図13(c)に
示すように、レジスト13A上にミキシング防止剤を塗
布し、庇マスク形成レジスト14Aを塗布する。そし
て、図13(d)に示すように、庇マスク形成レジスト
14Aの庇形成領域14Bを露光する。続いて、マスク
形成レジスト13A及び庇マスク形成レジスト14Aの
現像を行う。これにより、図14(e)に示すように、
メッキマスク13及び庇マスク14が形成される。そし
て、図14(f)に示すように、半導体基板11をメッ
キ槽に入れ、メッキ配線15の成長を行う。この時、成
長するメッキ配線層15は、庇マスク14によりメッキ
膜厚の制御に加えて、面取りマスク内壁に接触しにくい
状態であるため、面取りされた状態でメッキ成長が行な
われる。そして、図11(g)に示すように、メッキマ
スク13、面取りマスク20及び庇マスク14の剥離除
去を行し、メッキ配線15をマスクとして給電メタル1
2のエッチングを行う。
キマスクの開口面積によらず、同膜厚の配線メッキ層を
確保しかつ、面取りマスクとメッキ配線層との間に余白
を作ることにより、メッキ配線層を面取りした形状で成
長させることができる。
成長されたメッキ配線は、メッキ面積によらず配線の金
属硬度は同硬度となる特徴を有する。メッキ硬度測定の
手段としては、ビッカース及ビヌープ硬度測定器による
検証が可能である。ビッカース硬さとは、圧子にダイヤ
モンド正四角錐(対面角度136度)を使用し、ブリネ
ル硬さのように圧子の材質で数値が変化したりしないと
いう特徴を持つ。くぼみの対角線の長さを顕微鏡で簡単
に計測できるので、測定精度が良く、ブリネル計測機よ
り小さな圧痕で計測できる。
定義は、次の通りである。
面積≒1.8544×P/d2 HV=(2P×sin(α/2))÷d2 HV=ビッカース硬さ(kg/mm2) P=荷重kg d=くぼみの対角線の長さの平均mm α=対面角(136度) 荷重1kg〜120kg(通常5〜50kgの範囲)で
使用 なお、ミクロ硬さ試験機(micro hardnes
s tester)でも金属硬度を測定することができ
る。このミクロ硬さ試験機は、ビッカースの小型版で、
荷重5g〜500gで使用される。
ardness)とは、ダイヤモンド正四角錐の変わり
に菱形四角錐(対面角度130度、172度30分)を
使用するものである。圧痕の菱形の対角線は7.11/
1になり、長い方の対角線Iを計測して、次の通り計算
する。
式はビッカース硬さの値より小さくなる傾向がある(金
属は表面ほど固いため)。
は、面取りマスク形成レジスト13Aに接触せずにメッ
キ配線を形成することができる。このため、図15に示
すように、メッキ成長形状がメッキマスク20の開口よ
り配線幅が広く(参照番号21bで示す部分)、面取り
21aされた形成を有する。また、参照番号21bの部
分は、凸状の側面部とも言える。このように、第3実施
形態で成長させたメッキ層も、その構造上検証が可能で
ある。
ッキ成長に限定されるものでなく、メッキ成長によって
形成されるバンプ、引き出し用電極及びスペーサ等にお
いても庇マスクを使用する事により同様の効果が得られ
る。
メッキ成長の速度を任意に制御できる半導体製造方法、
及び一回のメッキ処理で形成されたメッキ層であって、
異なる開口面積でかつ高さが等しいメッキ層を具備する
半導体装置を提供することができる。
ための図である。
ある。
(a)は平面図、(b)は(a)の配線を従来技術で形
成する際に用いられるメッキマスクを示す図である。
するための図である。
説明するための図である。
形成する際に用いられるメッキマスクを示す図である。
方法(その1)を示す図である。
造方法(その2)を示す図である。
造方法(その1)を示す図である。
造方法(その2)を示す図である。
造方法(その1)を示す図である。
造方法(その2)を示す図である。
線層の拡大図である。
12)
とは連続している。開口18a〜18dのうち、開口1
8cを除く開口18a、18b、18dはそれぞれ第1
の開口17a、17b、17dを制限するように形成さ
れている。言い換えれば、開口18a、18b、18d
の面積(大きさ)はそれぞれ、開口17a、17b、1
7dの面積(大きさ)よりも狭い(小さい)。紙面の垂
直方向における各開口の長さが同じだとすれば、開口1
8a、18b、18dの径(幅)はそれぞれ、開口17
a、17b、17dの径(幅)よりも小さいと言える。
開口18cは開口17cと同一の大きさ(径)である。
換言すれば、径の大きさは一様であるとも言える。更
に、メッキマスク14を別の表現で特定すれば、メッキ
マスク14は第1の開口を制限する庇を有するとも言え
る。例えば、第2の開口18dの周囲部分は、庇19d
となっている。庇19dはメッキマスク14の一部であ
る。この観点から言えば、メッキマスク14は庇マスク
とも言える。なお、図を簡潔にするため、他の開口18
a〜18cの庇には参照番号の付与を省略してある。
は、図4に示す配線パターンを作成する場合を例にと
る。
うな配線パターンを形成する必要性及び利点について説
明する。発明の理解を助けるために、従来技術で配線パ
ターンを形成する際に発生する問題点を以下に説明す
る。
成長されたメッキ配線は、メッキ面積によらず配線の金
属硬度は同硬度となる特徴を有する。メッキ硬度測定の
手段としては、ビッカース及びヌープ硬度測定器による
検証が可能である。ビッカース硬さとは、圧子にダイヤ
モンド正四角錐(対面角度136度)を使用し、ブリネ
ル硬さのように圧子の材質で数値が変化したりしないと
いう特徴を持つ。くぼみの対角線の長さを顕微鏡で簡単
に計測できるので、測定精度が良く、ブリネル計測機よ
り小さな圧痕で計測できる。
Claims (23)
- 【請求項1】 所定の層側に位置する第1の開口と、こ
れに連続しかつ前記第1の開口よりも小さい第2の開口
とを有する開口部を備えるマスクを前記所定の層上に形
成する第1の工程と、 前記マスクを用いて前記所定の層上にメッキ層を形成す
る第2の工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項2】 前記マスクは、径の大きさが一様の別の
開口部を有することを特徴とする請求項1記載の半導体
装置の製造方法。 - 【請求項3】 前記マスクは、前記第1の開口及び/又
は前記第2の開口の大きさが異なる複数の開口部を有す
ることを特徴とする請求項1記載の半導体装置の製造方
法。 - 【請求項4】 前記第1の工程は、 前記第1の開口を有する第1のマスク層を前記所定の層
上に形成する工程と、 前記第2の開口を有する第2のマスク層を前記第1のマ
スク層上に形成する工程とを含むことを特徴とする請求
項1記載の半導体装置の製造方法。 - 【請求項5】 前記マスクは、前記所定の層上に形成さ
れかつ前記第1の開口と連続する第3の開口を有し、該
第3の開口は前記第1の開口よりも小さいことを特徴と
する請求項1記載の半導体装置の製造方法。 - 【請求項6】 前記第3の開口と前記第2の開口とは、
同じ径を持つことを特徴とする請求項5記載の半導体装
置の製造方法。 - 【請求項7】 前記第1の工程は、 第1の開口よりも小さい第3の開口を有する第1のマス
ク層を前記所定の層上に形成する工程と、 前記第1の開口を有する第2のマスク層を前記第1のマ
スク層上に形成する工程と、 前記第2の開口を有する第3のマスク層を前記第2のマ
スク層上に形成する工程とを含むことを特徴とする請求
項1記載の半導体装置の製造方法。 - 【請求項8】 前記マスクは第2の開口の大きさが異な
る複数の開口部を有し、該複数の開口部に形成されるメ
ッキ層の幅は異なるが高さは同一であることを特徴とす
る請求項1記載の半導体装置の製造方法。 - 【請求項9】 前記メッキ層は配線パターンであること
を特徴とする請求項1ないし8のいずれか一項記載の半
導体装置の製造方法。 - 【請求項10】 前記メッキ層は電極パターンであるこ
とを特徴とする請求項1ないし8のいずれか一項記載の
半導体装置の製造方法。 - 【請求項11】 前記第1の工程は、 前記第1の開口を有する第1のマスク層を前記所定の層
上に形成する工程と、 前記第2の開口を有する第2のマスク層を前記第1のマ
スク層上に形成する工程とを含み、前記第1のマスク層
と前記第2のマスク層とは異なる感度であることを特徴
とする請求項1記載の半導体装置の製造方法。 - 【請求項12】 前記第1の工程は、 前記第1の開口を有する第1のマスク層を前記所定の層
上に形成する工程と、 前記第2の開口を有する第2のマスク層を前記第1のマ
スク層上に形成する工程とを含み、前記第1のマスク層
と前記第2のマスク層とは異なる絶縁層であることを特
徴とする請求項1記載の半導体装置の製造方法。 - 【請求項13】 異なる大きさの開口部を有するマスク
を用いて所定の層上にメッキ層を形成する半導体装置の
製造方法において、 前記開口部の少なくとも一部を覆う庇を前記マスクに形
成し、各開口部内でメッキの成長速度を同一に制御する
ことを特徴とする半導体装置の製造方法。 - 【請求項14】 前記所定の層は導電層であることを特
徴とする請求項1ないし13のいずれか一項記載の半導
体装置の製造方法。 - 【請求項15】 所定の層上に形成された複数のメッキ
層を有し、該複数のメッキ層は幅が異なるが高さは等し
く、かつ同一の硬度を持つことを特徴とする半導体装
置。 - 【請求項16】 所定の層上に形成された複数のメッキ
層を有し、該複数のメッキ層は一定の径で垂直に延びる
第1の部分と、該第1の部分に連続しており、該第1の
部分よりも幅広の第2の部分とを有することを特徴とす
る半導体装置。 - 【請求項17】 前記第2の部分の幅は、連続的に変化
していることを特徴とする請求項16記載の半導体装
置。 - 【請求項18】 前記第2の部分は、連続的に幅が増大
していく部分と連続的に幅が減少していく部分とを有す
ることを特徴とする請求項16に記載の半導体装置。 - 【請求項19】 前記第2の部分は、凸状の側面部を有
することを特徴とする請求項16記載の半導体装置。 - 【請求項20】 前記第1及び第2の部分は、同一の硬
度を持つことを特徴とする請求項16ないし19のいず
れか一項記載の半導体装置。 - 【請求項21】 前記所定の層は導電層であることを特
徴とする請求項15ないし20のいずれか一項記載の半
導体装置。 - 【請求項22】 前記複数のメッキ層は、前記第1の部
分の幅が異なり、高さが等しい異なるメッキ層を含むこ
とを特徴とする請求項16ないし21のいずれか一項記
載の半導体装置。 - 【請求項23】 前記複数のメッキ層は、配線パターン
と電極パターンのすくなくとも一方であることを特徴と
する請求項15ないし22のいずれか一項記載の半導体
装置。
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---|---|---|---|---|
JP2012119438A (ja) * | 2010-11-30 | 2012-06-21 | Renesas Electronics Corp | メッキ金属膜基板とその製造方法、及び半導体装置 |
KR20180060939A (ko) * | 2016-11-29 | 2018-06-07 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 컨덕터 및 컨덕터를 포함하는 반도체 디바이스의 제조 방법 |
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