JP3704402B2 - フェースダウンボンディング半導体装置とその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、フェースダウンボンディング半導体装置とその製造方法に関し、特に、表面高さの異なる電気接続部を有する半導体基板を配線電極を有する絶縁基板上にフリップチップボンディングするのに適したフェースダウンボンディング半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
近年、通信システム等の高帯域化に伴い、動作周波数の高い半導体装置に対する要求が強くなっている。ＧａＡｓ等の化合物半導体は、Ｓｉよりも高いキャリア移動度を有し、高速動作する半導体装置に適している。但し、化合物半導体を用いた半導体チップはＳｉを用いた半導体チップよりも高価である。
【０００３】
多くの用途において、回路全体に高速動作が要求されることは少なく、その一部が高速動作できればよい。また、高速動作よりも高集積密度が望まれる回路部分もある。そこで回路中高速（高周波）動作の要求される部分のみを化合物半導体等のチップに作成する方法が採られる。
【０００４】
高周波回路においては、線路のインダクタンスやキャパシタンスを低減することが重要である。高周波用半導体チップは、なるべく低抵抗で短い接続手段によって線路に接続することが望ましい。半導体基板上の表面電極を絶縁基板上の配線電極にバンプ、ピラー等を用いて接続するフリップチップボンディング等のフェースダウンボンディングは、このような目的に適している。
【０００５】
【発明が解決しようとする課題】
バンプ、ピラー等を用いてフェースダウンボンディングする場合、バンプやピラーは通常同一高さに形成される。半導体表面が段差を有する場合、段差表面上に直接フェースダウンボンディングすることは困難である。バンプやピラーを押しつぶすことによって若干の高低差を吸収するとしても、ボンディング特性を均一にすることが困難となる。
【０００６】
本発明の目的は、表面に段差を有する半導体基板と、ピラーとを用い、均一なフェースダウンボンディングが可能なフェースダウンボンディング半導体装置とその製造方法を提供することである。
【０００７】
本発明の他の目的は、高さの異なるピラーを基板上に容易に作成することのできるフェースダウンボンディング半導体装置の製造方法を提供することである。
【０００８】
【課題を解決するための手段】
本発明の一観点によれば、半導体基板と、前記半導体基板の表面に形成され、表面電極を有する第１の回路素子と、前記半導体基板の表面に形成され、表面電極を有し、前記第１の回路素子の表面高さより表面高さが高い第２の回路素子と、 絶縁基板と、前記絶縁基板の表面に形成された配線用電極と、前記配線用電極と前記第１の回路素子の表面電極を電気的、機械的に接続する第１の導電性ピラーと、前記配線用電極と前記第２の回路素子の表面電極を電気的、機械的に接続する第２の導電性ピラーと、を有し、前記第１の導電性ピラーは、前記第２の導電性ピラーより長く且つ大きな径を有することを特徴とするフェースダウンボンディング半導体装置が提供される。
【０００９】
ピラーの径を変化させることにより、高さの異なるピラーを容易に作成することができる。径の選択により、ピラーの高さを選択することができる。
【００１０】
本発明の他の観点によれば、表面高さの異なる表面電極を有する複数の回路素子を表面に形成した半導体基板と、表面に配線用電極を形成した絶縁基板とを準備する工程と、前記半導体基板および前記絶縁基板の一方の基板上に、前記回路素子の表面電極または前記配線用電極の一部の導電性表面を露出する径の異なる複数の開口部を有するレジストパターンを形成する工程と、前記一方の基板上の複数の開口部内に露出する導電性表面をメッキ液に接触させ、ピラーを形成するメッキ工程と、前記ピラーを形成した一方の基板と他方の基板とをフェースダウンボンディングする工程とを含み、表面高さの高い回路素子に接続するピラーの径は、表面高さの低い回路素子に接続するピラーの径より小さくすることで、ピラーの長さを短く調整することを特徴とするフェースダウンボンディング半導体装置の製造方法が提供される。
【００１１】
基板上に径の異なる開口部を有するレジストパターンを形成し、メッキを行うと、新鮮メッキ液の供給が開口部の径によって変化し、高さの異なるメッキ層が作成される。このようなメッキ層を用いて、高さの異なるピラーを作成することができる。
【００１２】
【発明の実施の形態】
以下、制限的な意味なく、本発明の実施例によるフリップチップボンディング半導体装置およびその製造方法を説明する。なお、同様な手法が他のフェースダウンボンディング半導体装置にも適用できることは自明であろう。
【００１３】
図１（Ａ）、（Ｂ）は、本発明の基本実施例を示す。図１（Ａ）は、半導体基板１１の平面図を示し、図１（Ｂ）はフリップチップボンディング半導体装置の縦断面図を示す。
【００１４】
図１（Ａ）に示すように、半導体基板１１の表面上には、回路素子１２、１３が形成されている。
【００１５】
図１（Ｂ）に示すように、これらの回路素子１２、１３は異なる高さを有する。これらの回路素子１２、１３の表面上には表面電極１４、１５が形成されている。
【００１６】
配線用電極１９を形成した絶縁基板１８を半導体基板１１の表面にピラーを用いてフリップチップボンディングしようとすると、図１（Ｂ）に示すように、高さの異なる導電性ピラー１６、１７を用いることが必要である。半導体基板表面上の段差を相殺する高さの異なるピラー１６、１７を用いれば、半導体基板１１上の表面電極１４、１５を絶縁基板１８上の配線用電極１９にフリップチップボンディングすることができる。
【００１７】
以下、このような高さの異なるピラーをどのように作成し、どのように用いるかをより詳細に説明する。
【００１８】
図２（Ａ）は、下地表面上に開口を有するレジストマスクを形成し、開口内に露出された面積にメッキを行った時のメッキ層の高さの変化を示すグラフである。横軸は開口の径Ｄを単位μｍで示し、縦軸はメッキ層の高さを単位μｍで示す。
【００１９】
図２（Ｂ）は、用いたサンプルの構成を概略的に示す。絶縁基板１８の表面上に種金属層３１を形成し、その表面上にホトレジスト層３２を塗布してある。ホトレジスト層３２は、複数回塗布することにより、ｔの厚さを有する。ホトレジスト層３２にコンタクト露光またはプロキシミティ露光を行うことにより、開口３８が形成される。開口３８は、種々の径Ｄを有するように設計される。
【００２０】
異なる径Ｄの開口を有するホトレジスト層３２で覆われた種金属層３１上に、メッキを行ってメッキ層３５を成長させる。レジスト層除去後、シンタ処理を行う。メッキ層３５の高さＨを開口径Ｄの関数として測定する。
【００２１】
メッキ液としては、析出効率の異なるシアン系メッキ液を用いた。
図２（Ａ）において、曲線Ｈａ１、Ｈａ２は、商品名オートロネクスのシアン系メッキ液を用いた場合の結果を示す。曲線Ｈｂ１、Ｈｂ２は、商品名テンペレックスのシアン系メッキ液を用いた場合の実験結果を示す。なお、開口の深さ、すなわちホトレジスト層の厚さを変化させることによって特性を調整できる。曲線Ｈａ１とＨａ２は、ホトレジストの厚さを変化させることによって調整した特性を示す。曲線Ｈｂ１とＨｂ２についても同様である。各レジスト層の厚さは、Ｈａ１：１４μｍ、Ｈａ２：２５μｍ、Ｈｂ１：２０μｍ、Ｈｂ２：２５μｍである。
【００２２】
図２（Ａ）の各曲線から明らかなように、開口の径Ｄを増大していくと、形成されるメッキ層の高さＨは、初め急激に増大し、やがて飽和する傾向を示す。径Ｄによって高さＨが変化する領域は、ホトレジストの厚さを調整することによってかなり広範囲に選択することができる。したがって、高さの異なるメッキ層を得たい場合には、所望の高さを含む特性を選択し、その特性曲線上で所望の高さを実現する径Ｄを選択すればよい。
【００２３】
以下、より具体的な実施例を説明する。
図３（Ａ）は、本発明の実施例による化合物半導体チップを用いたフリップチップボンディング半導体装置の断面図を示す。半導体基板１１は、たとえばＧａＡｓで形成され、表面にチャネル層２１を有する。チャネル層の周囲は、半絶縁領域２２で囲まれている。チャネル層２１上に、ゲート電極２８、ソース電極２７ｓ、ドレイン電極２７ｄが形成され、ＭＥＳＦＥＴが形成されている。なお、ゲート電極２８はチャネル層２１にショットキ接触を形成し、ソース／ドレイン電極２７ｓ、２７ｄはチャネル層にオーミック接触を形成する。なお、ソース／ドレイン電極２７ｓ、２７ｄは、たとえば厚さ３５ｎｍのＡｕＧｅ層、厚さ１１ｎｍのＮｉ層、厚さ１５４ｎｍのＡｕ層の積層で形成される。
【００２４】
ＭＥＳＦＥＴの左方の半絶縁領域２２上には、たとえば厚さ約２４０ｎｍのＳｉＯＮ層２３が形成され、その上にキャパシタ下部電極２４が形成されている。
キャパシタ下部電極２４は、たとえば厚さ１０ｎｍのＴｉ層と厚さ３００ｎｍのＡｕ層の積層で形成される。キャパシタ下部電極２４の上には、厚さ約２４０ｎｍのＳｉＯＮ層２５が形成され、その上にキャパシタ上部電極２６が形成されている。キャパシタ上部電極２６は、キャパシタ下部電極２４と同様、たとえば厚さ約１０ｎｍのＴｉ層と厚さ約３００ｎｍのＡｕ層の積層で形成される。このような構成によれば、ＦＥＴのソース／ドレイン電極２７表面と、キャパシタの上部電極２６表面との間には約１μｍの段差が生じる。
【００２５】
なお、半導体基板表面上には絶縁保護層２９が形成されている。絶縁保護層２９には、電極表面の中央部を露出する開口が形成されている。露出された電極表面上に、表面電極１４、１５ｓ、１５ｄが形成されている。
【００２６】
絶縁基板１８上には、配線用電極１９ｃ、１９ｓ、１９ｄが形成されている。表面電極１４、１５ｓ、１５ｄ、配線用電極１９ｃ、１９ｓ、１９ｄを均一に接続するために、高さの異なる導電性ピラー１６、１７ｓ、１７ｄを用いる。これらの導電性ピラーは、絶縁基板１８上に形成しても、半導体基板１１上に形成してもよい。
【００２７】
図３（Ｂ）は、半導体基板１１の平面構成を概略的に示す。図中右側に電界効果トランジスタＦＥＴが形成され、左側にキャパシタＣＡＰが形成されている。キャパシタの表面電極１４上には、径の小さい導電性ピラー１６が配置される。
ＦＥＴのソースおよびドレイン上の表面電極１５ｓ、１５ｄの上には、径の大きい導電性ピラー１７ｓ、１７ｄが配置される。なお、ゲート電極２８は、図３（Ａ）と異なる場所で絶縁基板上に引き出される。
【００２８】
トランジスタＦＥＴおよびキャパシタＣＡＰを作成した半導体基板１１の製造工程は、従来周知の方法によって実施することができる。次に、絶縁基板上に高さの異なる導電性ピラーを作成する方法を説明する。
【００２９】
図４（Ａ）は、絶縁基板１８上に開口を有するホトレジスト層３２を形成する工程を示す。
【００３０】
配線用電極（図示せず）を有する絶縁基板１８上に、種金属層３１を形成する。たとえば、厚さ約１００ｎｍのＡｕ層または厚さ約１００ｎｍのＴｉＷ層と厚さ約１００ｎｍのＡｕ層の積層を形成する。種金属層３１の形成は、スパッタリング、蒸着、メッキ等によって行うことができる。種金属層３１の表面上に、粘性の高いレジスト材料を用い、ホトレジスト層３２を形成する。図２（Ａ）の曲線Ｈｂ２を用いるため、レジスト層を２回塗布することにより、厚さ約２５μｍのホトレジスト層３２を形成する。
【００３１】
このホトレジスト層上に、マスクＭを配置し、コンタクト露光またはプロキシミティ露光により開口部を露光する。ホトレジスト層を現像することにより、開口３８を形成する。なお、ポジ露光の場合を説明したが、ネガ露光で行ってもよい。この場合に、マスクの白黒は反転する。
【００３２】
図３（Ａ）におけるＦＥＴとキャパシタＣＡＰの段差１μｍを吸収するため、高さ１９μｍのピラーと高さ２０μｍのピラーを作成することにする。図２（Ａ）の曲線Ｈｂ２を用いると、高さ１９μｍと高さ２０μｍのメッキ層を作成するには、開口部の径Ｄが約３２．３μｍφと約３４．６μｍφであればよいことが分かる。図４（Ａ）に示す開口３８の径は、このようにして設計する。
【００３３】
図４（Ｂ）は、絶縁基板１８上の種金属層３１上にメッキを行う工程を示す。径の異なる開口部を有するホトレジスト層３２を形成した絶縁基板１８を、対向電極３４と共にメッキ液３３中に浸漬する。対向電極３４に正電位、絶縁基板上の種金属層３１に負電位を与え、４３℃のメッキ液３３中に５．８Ａ／Ｗｆの電流を１３３分間流す。この時、メッキ層の成長速度は約０．１５μｍ／ｍｉｎである。
【００３４】
図４（Ｃ）は、このようにして形成されたメッキ層の状態を概略的に示す。キャパシタ用の開口には、高さ約１９μｍのメッキ層３５ｃが成長し、ＦＥＴのソース／ドレイン電極に対応する開口中には、高さ約２０μｍのメッキ層３５ｓ、３５ｄが成長する。
【００３５】
このように所望高さのメッキ層を形成した後、図４（Ｄ）に示すように、ホトレジスト層３２を除去する。その後、イオンミリングによりピラー状メッキ層以外の部分の種金属層３１を除去する。このようにして、絶縁基板１８上に所望高さのピラー状メッキ層３５を形成することができる。
【００３６】
このように、所望高さのピラーを形成した絶縁基板を半導体基板１１上に配置し、半導体基板の表面電極にボンディングすることにより、図３（Ａ）に示すフリップチップボンディング半導体装置を完成することができる。
【００３７】
なお、絶縁基板上にピラーを形成する場合を説明したが、半導体基板にピラーを形成することもできる。
【００３８】
図５は半導体基板１１上に導電性ピラーを作成する工程を概略的に示す。半導体基板１１上に、ホトレジスト層３６を塗布する。前述のレジスト層塗布工程と同様、所望回の塗布を繰り返すことにより、十分厚いホトレジスト層３６を形成する。ホトレジスト層３６上にマスクを配置し、コンタクト露光またはプロキシミティ露光により所望パターンの露光を行う。ホトレジスト層３６を現像することにより、表面電極１４、１５ｓ、１５ｄを露出する開口３８を形成する。
【００３９】
以後、前述の実施例同様、図４（Ｂ）に示すようなメッキ工程を行い、表面電極１４、１５ｓ、１５ｄ上にピラー１６、１７ｓ、１７ｄを形成する。その後、ホトレジスト層３６は除去する。
【００４０】
図６は、本発明の他の実施例による半導体装置を概略的に示す。半導体基板１１上に絶縁基板１８をボンディングする。半導体基板１１周辺部の表面上に、次第に高さが低くなるピラー４１、４２、４３を形成する。これらはボンディングのモニタピラーであり、半導体基板１１の他の場所には、回路部分が形成され、回路部分上に電気的接続用の導電性ピラーが別に形成される。
【００４１】
たとえば、モニタ用ピラー４２の高さは回路部分の電気接続に必要なピラーと同等の高さであるとする。最も高いピラー４１が押しつぶされ、次に高いピラー４２が絶縁基板１１とボンディングされた状態が良好な状態である。絶縁基板１８を押しすぎると、低いピラー４３も絶縁基板１８と接触してしまう。
【００４２】
このように、高さの異なる３本のピラーのうち２本が接続された状態が良好な状態である。１本のピラーのみが接続された状態は押しかたが不足する状態であり、３本とも接続された状態は押し過ぎの状態である。
【００４３】
半導体装置の製造プロセスにおいて、フリップチップボンディングを行った後、モニタ用ピラー４１、４２、４３のボンディングの状態を目視することにより、ボンディングの良否を簡単に判断することができる。すなわち、電流を流すことなく、ボンディングの過不足を簡便に判断することが可能となる。
【００４４】
なお、半導体基板がトランジスタとキャパシタを有する場合を説明したが、これは単なる例示であり、どのような構成の半導体基板であってもよい。半導体基板は化合物半導体基板に制限されない。Ｓｉ基板を用いても、フリップチップボンディング等のフェースダウンボンディングの利点を得ることができる。
【００４５】
表面に段差を有する半導体基板と、表面に配線用電極を形成した絶縁基板をフェースダウンボンディングする場合を説明したが、平坦な表面を有する基板と段差表面を有する基板間をフェースダウンボンディングする場合に同様の工程を実施することができる。たとえば、Ｓｉ基板上に化合物半導体基板をフリップチップボンディングしてもよい。
【００４６】
レジストマスクを形成した基板をメッキ液に浸漬して電解メッキする場合を説明したが、無電解メッキを用いてもよい。パッド法等、他のメッキ法を用いてもよい。
【００４７】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、段差表面を有する半導体基板と平坦な表面を有する基板とを均一にフリップチップボンディングすることができる。
【図面の簡単な説明】
【図１】本発明の基本実施例による半導体装置を示す平面図、断面図である。
【図２】実験結果を示すグラフと実験に用いたサンプルの構成を示す概略断面図である。
【図３】本発明のより具体的な実施例を示す断面図および平面図である。
【図４】本発明の実施例によるメッキ工程を説明するための断面図である。
【図５】本発明の他の実施例によるメッキ工程を示す断面図である。
【図６】本発明の他の実施例によるモニタ用ピラーの機能を説明するための断面図である。
【符号の説明】
１１ 半導体基板
１２、１３ 回路素子
１４、１５ 表面電極
１６、１７ 導電性ピラー
１８ 絶縁基板
１９ 配線用電極
２１ チャネル層
２２ 半絶縁領域
２３、２５ ＳｉＯＮ層
２４、２６ キャパシタ電極
２７ｓ ソース電極
２７ｄ ドレイン電極
２８ ゲート電極
２９ 絶縁保護層
３１ 種金属層
３２ ホトレジスト層
３３ メッキ液
３４ 対向電極
３６ ホトレジスト層
【発明の属する技術分野】
本発明は、フェースダウンボンディング半導体装置とその製造方法に関し、特に、表面高さの異なる電気接続部を有する半導体基板を配線電極を有する絶縁基板上にフリップチップボンディングするのに適したフェースダウンボンディング半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
近年、通信システム等の高帯域化に伴い、動作周波数の高い半導体装置に対する要求が強くなっている。ＧａＡｓ等の化合物半導体は、Ｓｉよりも高いキャリア移動度を有し、高速動作する半導体装置に適している。但し、化合物半導体を用いた半導体チップはＳｉを用いた半導体チップよりも高価である。
【０００３】
多くの用途において、回路全体に高速動作が要求されることは少なく、その一部が高速動作できればよい。また、高速動作よりも高集積密度が望まれる回路部分もある。そこで回路中高速（高周波）動作の要求される部分のみを化合物半導体等のチップに作成する方法が採られる。
【０００４】
高周波回路においては、線路のインダクタンスやキャパシタンスを低減することが重要である。高周波用半導体チップは、なるべく低抵抗で短い接続手段によって線路に接続することが望ましい。半導体基板上の表面電極を絶縁基板上の配線電極にバンプ、ピラー等を用いて接続するフリップチップボンディング等のフェースダウンボンディングは、このような目的に適している。
【０００５】
【発明が解決しようとする課題】
バンプ、ピラー等を用いてフェースダウンボンディングする場合、バンプやピラーは通常同一高さに形成される。半導体表面が段差を有する場合、段差表面上に直接フェースダウンボンディングすることは困難である。バンプやピラーを押しつぶすことによって若干の高低差を吸収するとしても、ボンディング特性を均一にすることが困難となる。
【０００６】
本発明の目的は、表面に段差を有する半導体基板と、ピラーとを用い、均一なフェースダウンボンディングが可能なフェースダウンボンディング半導体装置とその製造方法を提供することである。
【０００７】
本発明の他の目的は、高さの異なるピラーを基板上に容易に作成することのできるフェースダウンボンディング半導体装置の製造方法を提供することである。
【０００８】
【課題を解決するための手段】
本発明の一観点によれば、半導体基板と、前記半導体基板の表面に形成され、表面電極を有する第１の回路素子と、前記半導体基板の表面に形成され、表面電極を有し、前記第１の回路素子の表面高さより表面高さが高い第２の回路素子と、 絶縁基板と、前記絶縁基板の表面に形成された配線用電極と、前記配線用電極と前記第１の回路素子の表面電極を電気的、機械的に接続する第１の導電性ピラーと、前記配線用電極と前記第２の回路素子の表面電極を電気的、機械的に接続する第２の導電性ピラーと、を有し、前記第１の導電性ピラーは、前記第２の導電性ピラーより長く且つ大きな径を有することを特徴とするフェースダウンボンディング半導体装置が提供される。
【０００９】
ピラーの径を変化させることにより、高さの異なるピラーを容易に作成することができる。径の選択により、ピラーの高さを選択することができる。
【００１０】
本発明の他の観点によれば、表面高さの異なる表面電極を有する複数の回路素子を表面に形成した半導体基板と、表面に配線用電極を形成した絶縁基板とを準備する工程と、前記半導体基板および前記絶縁基板の一方の基板上に、前記回路素子の表面電極または前記配線用電極の一部の導電性表面を露出する径の異なる複数の開口部を有するレジストパターンを形成する工程と、前記一方の基板上の複数の開口部内に露出する導電性表面をメッキ液に接触させ、ピラーを形成するメッキ工程と、前記ピラーを形成した一方の基板と他方の基板とをフェースダウンボンディングする工程とを含み、表面高さの高い回路素子に接続するピラーの径は、表面高さの低い回路素子に接続するピラーの径より小さくすることで、ピラーの長さを短く調整することを特徴とするフェースダウンボンディング半導体装置の製造方法が提供される。
【００１１】
基板上に径の異なる開口部を有するレジストパターンを形成し、メッキを行うと、新鮮メッキ液の供給が開口部の径によって変化し、高さの異なるメッキ層が作成される。このようなメッキ層を用いて、高さの異なるピラーを作成することができる。
【００１２】
【発明の実施の形態】
以下、制限的な意味なく、本発明の実施例によるフリップチップボンディング半導体装置およびその製造方法を説明する。なお、同様な手法が他のフェースダウンボンディング半導体装置にも適用できることは自明であろう。
【００１３】
図１（Ａ）、（Ｂ）は、本発明の基本実施例を示す。図１（Ａ）は、半導体基板１１の平面図を示し、図１（Ｂ）はフリップチップボンディング半導体装置の縦断面図を示す。
【００１４】
図１（Ａ）に示すように、半導体基板１１の表面上には、回路素子１２、１３が形成されている。
【００１５】
図１（Ｂ）に示すように、これらの回路素子１２、１３は異なる高さを有する。これらの回路素子１２、１３の表面上には表面電極１４、１５が形成されている。
【００１６】
配線用電極１９を形成した絶縁基板１８を半導体基板１１の表面にピラーを用いてフリップチップボンディングしようとすると、図１（Ｂ）に示すように、高さの異なる導電性ピラー１６、１７を用いることが必要である。半導体基板表面上の段差を相殺する高さの異なるピラー１６、１７を用いれば、半導体基板１１上の表面電極１４、１５を絶縁基板１８上の配線用電極１９にフリップチップボンディングすることができる。
【００１７】
以下、このような高さの異なるピラーをどのように作成し、どのように用いるかをより詳細に説明する。
【００１８】
図２（Ａ）は、下地表面上に開口を有するレジストマスクを形成し、開口内に露出された面積にメッキを行った時のメッキ層の高さの変化を示すグラフである。横軸は開口の径Ｄを単位μｍで示し、縦軸はメッキ層の高さを単位μｍで示す。
【００１９】
図２（Ｂ）は、用いたサンプルの構成を概略的に示す。絶縁基板１８の表面上に種金属層３１を形成し、その表面上にホトレジスト層３２を塗布してある。ホトレジスト層３２は、複数回塗布することにより、ｔの厚さを有する。ホトレジスト層３２にコンタクト露光またはプロキシミティ露光を行うことにより、開口３８が形成される。開口３８は、種々の径Ｄを有するように設計される。
【００２０】
異なる径Ｄの開口を有するホトレジスト層３２で覆われた種金属層３１上に、メッキを行ってメッキ層３５を成長させる。レジスト層除去後、シンタ処理を行う。メッキ層３５の高さＨを開口径Ｄの関数として測定する。
【００２１】
メッキ液としては、析出効率の異なるシアン系メッキ液を用いた。
図２（Ａ）において、曲線Ｈａ１、Ｈａ２は、商品名オートロネクスのシアン系メッキ液を用いた場合の結果を示す。曲線Ｈｂ１、Ｈｂ２は、商品名テンペレックスのシアン系メッキ液を用いた場合の実験結果を示す。なお、開口の深さ、すなわちホトレジスト層の厚さを変化させることによって特性を調整できる。曲線Ｈａ１とＨａ２は、ホトレジストの厚さを変化させることによって調整した特性を示す。曲線Ｈｂ１とＨｂ２についても同様である。各レジスト層の厚さは、Ｈａ１：１４μｍ、Ｈａ２：２５μｍ、Ｈｂ１：２０μｍ、Ｈｂ２：２５μｍである。
【００２２】
図２（Ａ）の各曲線から明らかなように、開口の径Ｄを増大していくと、形成されるメッキ層の高さＨは、初め急激に増大し、やがて飽和する傾向を示す。径Ｄによって高さＨが変化する領域は、ホトレジストの厚さを調整することによってかなり広範囲に選択することができる。したがって、高さの異なるメッキ層を得たい場合には、所望の高さを含む特性を選択し、その特性曲線上で所望の高さを実現する径Ｄを選択すればよい。
【００２３】
以下、より具体的な実施例を説明する。
図３（Ａ）は、本発明の実施例による化合物半導体チップを用いたフリップチップボンディング半導体装置の断面図を示す。半導体基板１１は、たとえばＧａＡｓで形成され、表面にチャネル層２１を有する。チャネル層の周囲は、半絶縁領域２２で囲まれている。チャネル層２１上に、ゲート電極２８、ソース電極２７ｓ、ドレイン電極２７ｄが形成され、ＭＥＳＦＥＴが形成されている。なお、ゲート電極２８はチャネル層２１にショットキ接触を形成し、ソース／ドレイン電極２７ｓ、２７ｄはチャネル層にオーミック接触を形成する。なお、ソース／ドレイン電極２７ｓ、２７ｄは、たとえば厚さ３５ｎｍのＡｕＧｅ層、厚さ１１ｎｍのＮｉ層、厚さ１５４ｎｍのＡｕ層の積層で形成される。
【００２４】
ＭＥＳＦＥＴの左方の半絶縁領域２２上には、たとえば厚さ約２４０ｎｍのＳｉＯＮ層２３が形成され、その上にキャパシタ下部電極２４が形成されている。
キャパシタ下部電極２４は、たとえば厚さ１０ｎｍのＴｉ層と厚さ３００ｎｍのＡｕ層の積層で形成される。キャパシタ下部電極２４の上には、厚さ約２４０ｎｍのＳｉＯＮ層２５が形成され、その上にキャパシタ上部電極２６が形成されている。キャパシタ上部電極２６は、キャパシタ下部電極２４と同様、たとえば厚さ約１０ｎｍのＴｉ層と厚さ約３００ｎｍのＡｕ層の積層で形成される。このような構成によれば、ＦＥＴのソース／ドレイン電極２７表面と、キャパシタの上部電極２６表面との間には約１μｍの段差が生じる。
【００２５】
なお、半導体基板表面上には絶縁保護層２９が形成されている。絶縁保護層２９には、電極表面の中央部を露出する開口が形成されている。露出された電極表面上に、表面電極１４、１５ｓ、１５ｄが形成されている。
【００２６】
絶縁基板１８上には、配線用電極１９ｃ、１９ｓ、１９ｄが形成されている。表面電極１４、１５ｓ、１５ｄ、配線用電極１９ｃ、１９ｓ、１９ｄを均一に接続するために、高さの異なる導電性ピラー１６、１７ｓ、１７ｄを用いる。これらの導電性ピラーは、絶縁基板１８上に形成しても、半導体基板１１上に形成してもよい。
【００２７】
図３（Ｂ）は、半導体基板１１の平面構成を概略的に示す。図中右側に電界効果トランジスタＦＥＴが形成され、左側にキャパシタＣＡＰが形成されている。キャパシタの表面電極１４上には、径の小さい導電性ピラー１６が配置される。
ＦＥＴのソースおよびドレイン上の表面電極１５ｓ、１５ｄの上には、径の大きい導電性ピラー１７ｓ、１７ｄが配置される。なお、ゲート電極２８は、図３（Ａ）と異なる場所で絶縁基板上に引き出される。
【００２８】
トランジスタＦＥＴおよびキャパシタＣＡＰを作成した半導体基板１１の製造工程は、従来周知の方法によって実施することができる。次に、絶縁基板上に高さの異なる導電性ピラーを作成する方法を説明する。
【００２９】
図４（Ａ）は、絶縁基板１８上に開口を有するホトレジスト層３２を形成する工程を示す。
【００３０】
配線用電極（図示せず）を有する絶縁基板１８上に、種金属層３１を形成する。たとえば、厚さ約１００ｎｍのＡｕ層または厚さ約１００ｎｍのＴｉＷ層と厚さ約１００ｎｍのＡｕ層の積層を形成する。種金属層３１の形成は、スパッタリング、蒸着、メッキ等によって行うことができる。種金属層３１の表面上に、粘性の高いレジスト材料を用い、ホトレジスト層３２を形成する。図２（Ａ）の曲線Ｈｂ２を用いるため、レジスト層を２回塗布することにより、厚さ約２５μｍのホトレジスト層３２を形成する。
【００３１】
このホトレジスト層上に、マスクＭを配置し、コンタクト露光またはプロキシミティ露光により開口部を露光する。ホトレジスト層を現像することにより、開口３８を形成する。なお、ポジ露光の場合を説明したが、ネガ露光で行ってもよい。この場合に、マスクの白黒は反転する。
【００３２】
図３（Ａ）におけるＦＥＴとキャパシタＣＡＰの段差１μｍを吸収するため、高さ１９μｍのピラーと高さ２０μｍのピラーを作成することにする。図２（Ａ）の曲線Ｈｂ２を用いると、高さ１９μｍと高さ２０μｍのメッキ層を作成するには、開口部の径Ｄが約３２．３μｍφと約３４．６μｍφであればよいことが分かる。図４（Ａ）に示す開口３８の径は、このようにして設計する。
【００３３】
図４（Ｂ）は、絶縁基板１８上の種金属層３１上にメッキを行う工程を示す。径の異なる開口部を有するホトレジスト層３２を形成した絶縁基板１８を、対向電極３４と共にメッキ液３３中に浸漬する。対向電極３４に正電位、絶縁基板上の種金属層３１に負電位を与え、４３℃のメッキ液３３中に５．８Ａ／Ｗｆの電流を１３３分間流す。この時、メッキ層の成長速度は約０．１５μｍ／ｍｉｎである。
【００３４】
図４（Ｃ）は、このようにして形成されたメッキ層の状態を概略的に示す。キャパシタ用の開口には、高さ約１９μｍのメッキ層３５ｃが成長し、ＦＥＴのソース／ドレイン電極に対応する開口中には、高さ約２０μｍのメッキ層３５ｓ、３５ｄが成長する。
【００３５】
このように所望高さのメッキ層を形成した後、図４（Ｄ）に示すように、ホトレジスト層３２を除去する。その後、イオンミリングによりピラー状メッキ層以外の部分の種金属層３１を除去する。このようにして、絶縁基板１８上に所望高さのピラー状メッキ層３５を形成することができる。
【００３６】
このように、所望高さのピラーを形成した絶縁基板を半導体基板１１上に配置し、半導体基板の表面電極にボンディングすることにより、図３（Ａ）に示すフリップチップボンディング半導体装置を完成することができる。
【００３７】
なお、絶縁基板上にピラーを形成する場合を説明したが、半導体基板にピラーを形成することもできる。
【００３８】
図５は半導体基板１１上に導電性ピラーを作成する工程を概略的に示す。半導体基板１１上に、ホトレジスト層３６を塗布する。前述のレジスト層塗布工程と同様、所望回の塗布を繰り返すことにより、十分厚いホトレジスト層３６を形成する。ホトレジスト層３６上にマスクを配置し、コンタクト露光またはプロキシミティ露光により所望パターンの露光を行う。ホトレジスト層３６を現像することにより、表面電極１４、１５ｓ、１５ｄを露出する開口３８を形成する。
【００３９】
以後、前述の実施例同様、図４（Ｂ）に示すようなメッキ工程を行い、表面電極１４、１５ｓ、１５ｄ上にピラー１６、１７ｓ、１７ｄを形成する。その後、ホトレジスト層３６は除去する。
【００４０】
図６は、本発明の他の実施例による半導体装置を概略的に示す。半導体基板１１上に絶縁基板１８をボンディングする。半導体基板１１周辺部の表面上に、次第に高さが低くなるピラー４１、４２、４３を形成する。これらはボンディングのモニタピラーであり、半導体基板１１の他の場所には、回路部分が形成され、回路部分上に電気的接続用の導電性ピラーが別に形成される。
【００４１】
たとえば、モニタ用ピラー４２の高さは回路部分の電気接続に必要なピラーと同等の高さであるとする。最も高いピラー４１が押しつぶされ、次に高いピラー４２が絶縁基板１１とボンディングされた状態が良好な状態である。絶縁基板１８を押しすぎると、低いピラー４３も絶縁基板１８と接触してしまう。
【００４２】
このように、高さの異なる３本のピラーのうち２本が接続された状態が良好な状態である。１本のピラーのみが接続された状態は押しかたが不足する状態であり、３本とも接続された状態は押し過ぎの状態である。
【００４３】
半導体装置の製造プロセスにおいて、フリップチップボンディングを行った後、モニタ用ピラー４１、４２、４３のボンディングの状態を目視することにより、ボンディングの良否を簡単に判断することができる。すなわち、電流を流すことなく、ボンディングの過不足を簡便に判断することが可能となる。
【００４４】
なお、半導体基板がトランジスタとキャパシタを有する場合を説明したが、これは単なる例示であり、どのような構成の半導体基板であってもよい。半導体基板は化合物半導体基板に制限されない。Ｓｉ基板を用いても、フリップチップボンディング等のフェースダウンボンディングの利点を得ることができる。
【００４５】
表面に段差を有する半導体基板と、表面に配線用電極を形成した絶縁基板をフェースダウンボンディングする場合を説明したが、平坦な表面を有する基板と段差表面を有する基板間をフェースダウンボンディングする場合に同様の工程を実施することができる。たとえば、Ｓｉ基板上に化合物半導体基板をフリップチップボンディングしてもよい。
【００４６】
レジストマスクを形成した基板をメッキ液に浸漬して電解メッキする場合を説明したが、無電解メッキを用いてもよい。パッド法等、他のメッキ法を用いてもよい。
【００４７】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、段差表面を有する半導体基板と平坦な表面を有する基板とを均一にフリップチップボンディングすることができる。
【図面の簡単な説明】
【図１】本発明の基本実施例による半導体装置を示す平面図、断面図である。
【図２】実験結果を示すグラフと実験に用いたサンプルの構成を示す概略断面図である。
【図３】本発明のより具体的な実施例を示す断面図および平面図である。
【図４】本発明の実施例によるメッキ工程を説明するための断面図である。
【図５】本発明の他の実施例によるメッキ工程を示す断面図である。
【図６】本発明の他の実施例によるモニタ用ピラーの機能を説明するための断面図である。
【符号の説明】
１１ 半導体基板
１２、１３ 回路素子
１４、１５ 表面電極
１６、１７ 導電性ピラー
１８ 絶縁基板
１９ 配線用電極
２１ チャネル層
２２ 半絶縁領域
２３、２５ ＳｉＯＮ層
２４、２６ キャパシタ電極
２７ｓ ソース電極
２７ｄ ドレイン電極
２８ ゲート電極
２９ 絶縁保護層
３１ 種金属層
３２ ホトレジスト層
３３ メッキ液
３４ 対向電極
３６ ホトレジスト層
Claims (9)
- 半導体基板と、
前記半導体基板の表面に形成され、表面電極を有する第１の回路素子と、
前記半導体基板の表面に形成され、表面電極を有し、前記第１の回路素子の表面高さより表面高さが高い第２の回路素子と、
絶縁基板と、
前記絶縁基板の表面に形成された配線用電極と、
前記配線用電極と前記第１の回路素子の表面電極を電気的、機械的に接続する第１の導電性ピラーと、
前記配線用電極と前記第２の回路素子の表面電極を電気的、機械的に接続する第２の導電性ピラーと、
を有し、前記第１の導電性ピラーは、前記第２の導電性ピラーより長く且つ大きな径を有することを特徴とするフェースダウンボンディング半導体装置。 - 前記導電性ピラーは約６０μｍ以下の径を有する請求項１記載のフェースダウンボンディング半導体装置。
- さらに、前記半導体基板と前記絶縁基板との一方のみに接続され、他方との間に間隙を有するモニタピラーを有する請求項１または２に記載のフェースダウンボンディング半導体装置。
- 表面高さの異なる表面電極を有する複数の回路素子を表面に形成した半導体基板と、表面に配線用電極を形成した絶縁基板とを準備する工程と、
前記半導体基板および前記絶縁基板の一方の基板上に、前記回路素子の表面電極または前記配線用電極の一部の導電性表面を露出する径の異なる複数の開口部を有するレジストパターンを形成する工程と、
前記一方の基板上の複数の開口部内に露出する導電性表面をメッキ液に接触させ、ピラーを形成するメッキ工程と、
前記ピラーを形成した一方の基板と他方の基板とをフェースダウンボンディングする工程と
を含み、表面高さの高い回路素子に接続するピラーの径は、表面高さの低い回路素子に接続するピラーの径より小さくすることで、ピラーの長さを短く調整することを特徴とするフェースダウンボンディング半導体装置の製造方法。 - 前記レジストパターンを形成する工程は、前記一方の基板上にレジスト層を複数回塗布する工程を含む請求項４記載のフェースダウンボンディング半導体装置の製造方法。
- 前記レジストパターンを形成する工程は、複数回塗布したレジスト層にコンタクト露光ないしプロキシシティ露光を行う工程を含む請求項５記載のフェースダウンボンディング半導体装置の製造方法。
- 前記メッキ工程は電解メッキを行う請求項４〜６のいずれかに記載のフェースダウンボンディング半導体装置の製造方法。
- 前記メッキ工程は無電解メッキを行う請求項４〜６のいずれかに記載のフェースダウンボンディング半導体装置の製造方法。
- 前記メッキ工程は高さの異なるモニタ用ピラーも形成し、さらにモニタ用ピラーのボンディング状態を検査し、ボンディングの良否を判断する工程を含む請求項４〜８のいずれかに記載のフェースダウンボンディング半導体装置の製造方法。
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