DE102008051466A1 - Bauelement, das einen Halbleiterchip mit mehreren Elektroden enthält - Google Patents

Bauelement, das einen Halbleiterchip mit mehreren Elektroden enthält Download PDF

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Abstract

Es wird ein Bauelement offenbart, das einen Halbleiterchip mit mehreren ersten Elektroden enthält. Mehrere zweite Elektroden sind auf einer ersten Oberfläche des Halbleiterchips angeordnet. Eine erste elektrisch leitende Schicht ist über einer ersten Sektion der ersten Oberfläche aufgebracht und eledneten ersten Elektroden gekoppelt. Eine zweite elektrisch leitende Schicht ist über der ersten elektrisch leitenden Schicht aufgebracht und elektrisch an die innerhalb der ersten Sektion angeordneten zweiten Elektroden gekoppelt.

Description

  • Allgemeiner Stand der Technik
  • Die vorliegende Erfindung betrifft ein Bauelement, das einen Halbleiterchip mit mehreren Elektroden auf einer seiner Oberflächen enthält, und ein Verfahren zur Montage davon.
  • Leistungshalbleiterchips besitzen viele Elektroden auf einer Oberfläche. Leistungshalbleiterchips eignen sich für das Schalten oder Steuern von Strömen und/oder Spannungen. Leistungshalbleiterchips können beispielsweise als Leistungstransistoren, Leistungsdioden oder IGBTs (Insulated Gate Bipolar Transistors) konfiguriert sein.
  • Kurze Beschreibung der Zeichnungen
  • Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis von Ausführungsformen zu vermitteln, und sind in diese Spezifikation aufgenommen und stellen einen Teil dieser dar. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der damit einhergehenden Vorteile von Ausführungsformen lassen sich ohne weiteres verstehen, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
  • 1A bis 1C zeigen schematisch ein Bauelement gemäß einem Ausführungsbeispiel.
  • 2A bis 2F zeigen schematisch ein Ausführungsbeispiel eines Verfahrens zum Herstellen eines Bauelements 200.
  • 3 zeigt schematisch ein Bauelement gemäß einem Ausführungsbeispiel.
  • 4 zeigt schematisch ein Bauelement gemäß einem Ausführungsbeispiel.
  • 5A bis 5D zeigen schematisch ein Ausführungsbeispiel eines Verfahrens zum Herstellen eines Bauelements.
  • Ausführliche Beschreibung
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „Oberseite", „Unterseite", „Vorderseite", „Rückseite", „vorderer", „hinterer" usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
  • Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
  • Bauelemente mit Halbleiterchips werden unten beschrieben. Die Halbleiterchips können von extrem unterschiedlichen Arten sein und können beispielsweise integrierte elektrische oder elektrooptische Schaltungen enthalten. Die Halbleiterchips können beispielsweise als Leistungs-MOSFETs, wie etwa Leistungstransistoren, Leistungsdioden oder IGBTs (Insulated Gate Bipolar Transistors), konfiguriert sein. Außerdem können die Halbleiterchips Steuerschaltungen, Mikroprozessoren oder mikro-elektromechanische Komponenten enthalten. Bei einer Ausführungsform können Halbleiterchips von einem lateralen Typ involviert sein, die derart hergestellt werden, dass elektrische Ströme in einer Richtung im Wesentlichen parallel zu den Hauptoberflächen der Halbleiterchips fließen können. Bei einem Halbleiterchip mit einer lateralen Struktur sind die Elektroden, durch die der Strom geleitet wird, nur auf einer Hauptoberfläche des Halbleiterchips angeordnet. Im Gegensatz dazu besitzt ein Halbleiterchip mit einer vertikalen Struktur Elektroden auf seinen beiden Hauptoberflächen, das heißt auf seiner Oberseite und seiner Unterseite. Bei einer Ausführungsform können Leistungstransistoren, Leistungsdioden und IGBTs eine laterale Struktur besitzen. Beispielsweise können sich die Source- und Drain-Elektrode eines Leistungstransistors, die Anoden- und Kathodenelektrode einer Leistungsdiode und die Emitter- und Kollektorelektrode eines IGBT auf derselben Hauptoberfläche des jeweiligen Leistungshalbleiterchips befinden.
  • Weiterhin können mehrere Elektroden vom gleichen Typ auf einer Oberfläche des Halbleiterchips angeordnet sein. Beispielsweise kann ein lateraler Leistungstransistorchip mehrere Elektroden vom Source-Typ und mehrere Elektroden vom Drain-Typ besitzen, die auf der gleichen Oberfläche angeordnet sind. In diesem Fall enthält der Leistungshalbleiterchip mehrere Transistoren, wobei jede Source-Elektrode und jede Drain-Elektrode zu einem der Transistoren gehören.
  • Die unten beschriebenen Bauelemente können integrierte Schaltungen zum Steuern anderer integrierter Schaltungen enthalten, beispielsweise die integrierten Schaltungen von Leistungstransistoren, Leistungsdioden oder IGBTs. Die Halbleiterchips brauchen nicht aus einem spezifischen Halbleitermaterial hergestellt zu sein und können weiterhin organische und/oder anorganische Materialien enthalten, die keine Halbleiter sind, wie etwa beispielsweise Isolatoren, Kunststoffe oder Metalle. Außerdem können die Halbleiterchips gekapselt oder ungekapselt sein.
  • Die Halbleiterchips weisen Elektroden (oder Kontaktpads (Kontaktflächen)) auf, die das Herstellen eines elektrischen Kontakts mit den Halbleiterchips gestatten. Die Elektroden können aus jedem gewünschten elektrisch leitenden Material bestehen, beispielsweise einem Metall wie etwa Kupfer, Aluminium oder Gold, einer Metalllegierung oder einem elektrisch leitenden organischen Material.
  • Eine oder mehrere elektrisch leitende Schichten können auf den Halbleiterchips aufgebracht sein. Die elektrisch leitenden Schichten können dazu verwendet werden, einen elektrischen Kontakt mit den Halbleiterchips von außerhalb der Bauelemente herzustellen und um elektrische Verbindungen unter den Elektroden der Halbleiterchips herzustellen. Die elektrisch leitenden Schichten können mit einer beliebigen gewünschten geometrischen Gestalt und einer beliebigen gewünschten Materialzusammensetzung hergestellt werden. Die elektrisch leitenden Schichten können beispielsweise in Form einer einen Bereich bedeckenden Schicht vorliegen. Alle gewünschten elektrisch leitenden Materialien wie etwa Metalle, beispielsweise Aluminium, Gold oder Kupfer, Metalllegierungen oder organische Leiter, können als das Material verwendet werden. Die elektrisch leitenden Schichten brauchen nicht homogen zu sein oder aus nur einem Material hergestellt zu sein, das heißt, verschiedene Zusammensetzungen und Konzentrationen der in den elektrisch leitenden Schichten enthalte nen Materialien sind möglich. Weiterhin können die elektrisch leitenden Schichten über oder unter oder zwischen dielektrischen Schichten angeordnet sein.
  • Die unten beschriebenen Bauelemente enthalten externe Kontaktelemente. Die externen Kontaktelemente sind von außerhalb des Bauelements zugänglich und gestatten das Herstellen eines elektrischen Kontakts mit dem Halbleiterchip von außerhalb des Bauelements. Weiterhin können die externen Kontaktelemente wärmeleitend sein und können als Kühlkörper zum Ableiten der von den Halbleiterchips erzeugten Wärme dienen. Die externen Kontaktelemente können aus einem beliebigen gewünschten elektrisch leitenden Material bestehen, beispielsweise einem Metall wie etwa Kupfer, Aluminium oder Gold, einer Metalllegierung oder einem elektrisch leitenden organischen Material. Beispielsweise kann eine Oberfläche einer beliebigen elektrisch leitenden Schicht ein externes Kontaktelement bilden. Die externen Kontaktelemente oder ihre Oberflächen können auch Montageebenen zum Montieren des Bauelements auf ein anderes Element oder zum Montieren eines anderen Elements auf das Bauelement bilden.
  • Die Bauelemente können weiterhin elektrisch isolierende Schichten enthalten. Die elektrisch isolierenden Schichten können elektrisch leitende Schichten voneinander oder von Elektroden des Bauelements isolieren.
  • 1A zeigt schematisch ein Bauelement 100 in einer Draufsicht als ein Ausführungsbeispiel. 1B zeigt das Bauelement 100 im Querschnitt entlang der in 1A gezeigten Linie A-A'. Das Bauelement 100 enthält einen Halbleiterchip 10 mit mehreren ersten Elektroden 11 und mehreren zweiten Elektroden 12, auf einer ersten Oberfläche 13 des Halbleiterchips 10 angeordnet. Die ersten Elektroden 11 können vom gleichen Typ sein und die zweiten Elektroden 12 können vom gleichen Typ sein.
  • Der Halbleiterchip 10 kann ein Leistungshalbleiter sein, beispielsweise ein Leistungstransistor oder eine Leistungsdiode oder ein IGBT. Weiterhin kann der Halbleiterchip 10 eine laterale Struktur besitzen. Wenn der Halbleiterchip 10 ein Leistungstransistor ist, können die ersten Elektroden 11 Source-Elektroden sein und die zweiten Elektroden 12 können Drain-Elektroden sein. Wenn der Halbleiterchip 10 eine Leistungsdiode ist, können die ersten Elektroden 11 Katodenelektroden und die zweiten Elektroden 12 Anodenelektroden sein. Wenn der Halbleiterchip 10 ein IGBT ist, können die ersten Elektroden 11 Emitterelektroden und die zweiten Elektroden 12 Kollektorelektroden sein. Der Halbleiterchip 10 kann aus mehreren Transistoren, Dioden oder IGBTs bestehen. In diesem Fall bildet ein Paar aus einer ersten Elektrode 11 und einer zweiten Elektrode 12 einen Transistor, eine Diode oder einen IGBT. In 1A ist ein Beispiel einer derartigen einzelnen Komponente durch die von einer gestrichelten Linie 14 umgebenen zwei Elektroden 11 und 12 angegeben.
  • Die erste Oberfläche 13 des Halbleiterchips 10, auf der die ersten und zweiten Elektroden 11 und 12 angeordnet sind, können gedanklich in zwei oder mehr Sektionen unterteilt sein. In 1A ist eine gedankliche Unterteilung der ersten Oberfläche 13 in eine erste Sektion 15 und eine zweite Sektion 16 dargestellt. Bei dem vorliegenden Beispiel enthält jede der beiden Sektionen 15 und 16 drei erste Elektroden 11 bzw. drei zweite Elektroden. Die erste Oberfläche 13 kann auch gedanklich in andere Sektionen unterteilt sein, die eine beliebige Anzahl von Elektroden 11 und 12 enthalten.
  • Wie in 1B gezeigt, ist eine erste elektrisch leitende Schicht 17 über der ersten Sektion 15 aufgebracht. Die erste elektrisch leitende Schicht 17 ist elektrisch an die innerhalb der ersten Sektion 15 angeordneten drei ersten Elektroden 11 gekoppelt. Auf der ersten elektrisch leitenden Schicht 17 ist eine zweite elektrisch leitende Schicht 18 abgeschie den, die elektrisch an die innerhalb der ersten Sektion 15 angeordneten drei zweiten Elektroden 12 gekoppelt ist.
  • Um die zweite elektrisch leitende Schicht 18 elektrisch an die zweiten Elektroden 12 zu koppeln, können Durchgangslöcher 19 in die erste elektrisch leitende Schicht 17 integriert sein. Die zweite elektrisch leitende Schicht 18 kann über die Durchgangslöcher 19 mit den zweiten Elektroden 12 verbunden sein.
  • Gemäß einer Ausführungsform kann eine dritte elektrisch leitende Schicht 20 über der zweiten Sektion 16 der ersten Oberfläche 13 aufgebracht sein, wie in 1C gezeigt. Die dritte elektrisch leitende Schicht 20 kann elektrisch an die innerhalb der zweiten Sektion 16 angeordneten zweiten Elektroden 12 gekoppelt sein. Eine vierte elektrisch leitende Schicht 21 kann über der dritten elektrisch leitenden Schicht 20 aufgebracht sein. Die vierte elektrisch leitende Schicht 21 kann elektrisch mit den innerhalb der zweiten Sektion 16 angeordneten ersten Elektroden 11 gekoppelt sein, beispielsweise über in der dritten elektrisch leitenden Schicht 20 integrierte Durchgangslöcher 22.
  • Es kann vorgesehen sein, dass die erste elektrisch leitende Schicht 17 elektrisch an die vierte elektrisch leitende Schicht 21 gekoppelt ist. Weiterhin kann die zweite elektrisch leitende Schicht 18 elektrisch an die dritte elektrisch leitende Schicht 20 gekoppelt sein. Diese Anordnung ermöglicht das elektrische Kontaktieren aller ersten Elektroden 11 über die vierte elektrisch leitende Schicht 21 und aller zweiten Elektroden 12 über die zweite elektrisch leitende Schicht 18.
  • Gemäß einer weiteren Ausführungsform kann die zweite elektrisch leitende Schicht 18 sowohl die ersten Elektroden 11 als auch die zweiten Elektroden 12 der ersten Sektion 15 bedecken, ist aber elektrisch nur an die zweiten Elektroden 12 der ersten Sektion 15 gekoppelt. Die vierte elektrisch leitende Schicht 21 kann sowohl die ersten Elektroden 11 als auch die zweiten Elektroden 12 der zweiten Sektion 16 bedecken, ist aber elektrisch nur an die ersten Elektroden 11 der zweiten Sektion 16 gekoppelt.
  • In den 2A bis 2F sind verschiedene Stadien der Fabrikation eines Bauelements 200, das in 2F gezeigt ist, beispielhaft dargestellt. Das Bauelement 200 ist eine Implementierung des in 1A bis 1C dargestellten Bauelements 100. Die Einzelheiten des Fabrikationsverfahrens sowie der Merkmale des Bauelements 200, die unten beschrieben sind, können deshalb gleichermaßen auf das Bauelement 100 angewandt werden.
  • Der Halbleiterchip 10 ist bereitgestellt, der in 2A in einer Draufsicht (oben) und einem Querschnitt entlang der Linie A-A' (unten) dargestellt ist. Der Halbleiterchip 10 enthält erste Elektroden 11 und zweite Elektroden 12 auf seiner ersten Oberfläche 13. Es kann vorgesehen sein, dass der Halbleiterchip 10 Teil eines Halbleiterwafers ist, der mehrere integrierte Schaltungen enthält und der noch nicht in individuelle Halbleiterchips vereinzelt worden ist. Der Halbleiterchip 10 kann jedoch auch ein einzelner Halbleiterchip sein, der aus dem Waferverbund vereinzelt worden ist.
  • Eine Metallisierungsschicht 23 kann auf der ersten Oberfläche 13 des Halbleiterchips 10 abgeschieden sein (siehe 2B). Die Metallisierungsschicht 23 kann eine Keimsschicht und eine weitere Schicht, die galvanisch auf der Keimschicht abgeschieden ist, enthalten. Zum Herstellen der Keimschicht kann ein stromloses Abscheidungsverfahren verwendet werden. Die Keimschicht kann eine Dicke von bis zu 1 μm besitzen und beispielsweise aus Zink bestehen. Die elektrische Leitfähigkeit der Keimschicht kann verwendet werden, um eine elektrisch leitende Schicht, beispielsweise eine Kupferschicht, galvanisch auf der Keimschicht abzuscheiden. Die Kupferschicht kann eine Dicke von bis zu 200 μm besitzen und kann bei einer Ausführungsform im Bereich zwischen 50 μm und 100 μm liegen. Als Alternative zu der stromlosen und galvanischen Abscheidung der Metallisierungsschicht 23 können andere Abscheidungsverfahren wie etwa physikalische Abscheidung aus der Dampfphase, chemische Abscheidung aus der Dampfphase, Sputtern, Aufschleuderprozesse, Sprühabscheidung und Tintenstrahldrucken verwendet werden.
  • Die Metallisierungsschicht 23 kann nach ihrer Abscheidung wie in 2C gezeigt strukturiert werden. Das Strukturieren kann derart durchgeführt werden, dass die Metallisierungsschicht 23 in zwei voneinander getrennte elektrisch leitende Schichten unterteilt wird. Diese beiden elektrisch leitenden Schichten können die elektrisch leitenden Schichten 17 und 20 sein, die zuvor in 1B und 1C gezeigt worden sind. Weiterhin können die Durchgangslöcher 19 in dem Bereich der zweiten Elektroden 12 in die elektrisch leitende Schicht 17 integriert sein. In der elektrisch leitenden Schicht 20 können die Durchgangslöcher 22 derart integriert sein, dass die ersten Elektroden 11 offengelegt sind. Das Strukturieren der Metallisierungsschicht 23 kann beispielsweise durch Verwenden fotolithographischer Verfahren oder anderer geeigneter Techniken durchgeführt werden.
  • Die oberen Oberflächen der elektrisch leitenden Schichten 17 und 20 und der exponierten Teile des Halbleiterchips 10 können dann mit einer elektrisch isolierenden dielektrischen Schicht 24 beschichtet werden, beispielsweise einer Fotolackschicht oder einer Siliziumnitridschicht (siehe 2D). Für die Abscheidung der dielektrischen Schicht 24 können die physikalische oder chemische Abscheidung aus der Dampfphase, Sprühen oder Aufschleudern oder eine Rakeltechnik oder andere angemessene Verfahren verwendet werden. Die dielektrische Schicht 24 kann eine Dicke von bis zu 10 μm besitzen. Die dielektrische Schicht 24 wird dann beispielsweise unter Verwendung fotolithographischer Verfahren strukturiert. Die die lektrische Schicht 24 wird derart strukturiert, dass die Elektroden 11 und 12, auf denen zuvor die Durchgangslöcher 19 und 22 ausgebildet wurden, offengelegt werden. Weiterhin kann die dielektrische Schicht 24 in einer Sektion 25 der elektrisch leitenden Schicht 17 und einer Sektion 26 der elektrisch leitenden Schicht 20 entfernt werden, wie in 2D gezeigt.
  • Bei einem weiteren Fabrikationsprozess wird die elektrisch leitende Schicht 18 unter Verwendung ähnlicher Techniken wie für die Abscheidung der Metallisierungsschicht 23 auf den Halbleiterchip 10 abgeschieden (siehe 2E). Die elektrisch leitende Schicht 18 kann derart abgeschieden und strukturiert werden, dass sie die elektrisch leitende Schicht 17 und die Sektion 26 der elektrisch leitenden Schicht 20 bedeckt, aber die Sektion 25 der elektrisch leitenden Schicht 17 und die elektrisch leitende Schicht 20 mit Ausnahme der Sektion 26 unbedeckt lässt.
  • Die elektrisch leitende Schicht 21 kann auf dem Halbleiterchip 21 abgeschieden und derart strukturiert werden, dass die elektrisch leitende Schicht 21 elektrisch von der elektrisch leitenden Schicht 18 isoliert ist, aber die Sektion 25 der elektrisch leitenden Schicht 17 bedeckt, wie in 2F gezeigt, in der ein Querschnitt entlang der Linie B-B' dargestellt ist. Auch die elektrisch leitenden Schichten 18 und 21 können in dem gleichen Fabrikationsprozess hergestellt werden.
  • Wenn der Halbleiterchip 10 Teil eines Halbleiterwafers ist, der noch nicht zu individuellen Halbleiterchips vereinzelt worden ist, kann der Halbleiterwafer zersägt werden, wodurch die individuellen Bauelemente 200 getrennt werden.
  • Wegen der Abscheidung und des Strukturierens der elektrisch leitenden Schichten 17, 18, 20 und 21 und der dielektrischen Schicht 24 sind die elektrisch leitenden Schichten 17 und 21 elektrisch über die Sektion 25 miteinander verbunden. Weiterhin sind die elektrisch leitenden Schichten 18 und 20 elektrisch miteinander über die Sektion 26 verbunden, aber elektrisch von den elektrisch leitenden Schichten 17 und 21 isoliert. Diese Anordnung ermöglicht das elektrische Kontaktieren aller ersten Elektroden 11 über die elektrisch leitende Schicht 21 und aller zweiten Elektroden 12 über die elektrisch leitende Schicht 18. Somit werden die individuellen Leistungstransistoren, Leistungsdioden oder IGBTs des Halbleiterchips 10 parallel geschaltet. Die individuellen Elektroden 11 und 12 werden nicht separat über ihre relativ kleinen Kontaktpads adressiert, können aber über Kontaktpads mit einer viel größeren Oberfläche adressiert werden. Jede obere Oberfläche der elektrisch leitenden Schichten 18 und 21, die unbedeckt ist und für elektrische Verbindungen verwendet werden kann, kann beispielsweise einen Flächeninhalt von mindestens 1 mm2 oder 2 mm2 oder 10 mm2 oder 20 mm2 oder 50 mm2 besitzen.
  • Die oberen Oberflächen der die externen Kontaktoberflächen bildenden elektrisch leitenden Schichten 18 und 21 können zum elektrischen Koppeln des Bauelements 200 an andere Komponenten verwendet werden. Beispielsweise kann das Bauelement auf einer Leiterplatte, beispielsweise einer PCB (Printed Circuit Board – gedruckte Leiterplatte) auf Flip-Chip-Weise montiert werden und die elektrischen Verbindungen zwischen der Leiterplatte und den elektrisch leitenden Schichten 18 und 21 können durch Lötabscheidungen hergestellt werden. Weiterhin können die elektrisch leitenden Schichten 18 und 21 über Bonddrähte oder durch Verwenden anderer geeigneter Verbindungstechniken mit anderen Komponenten verbunden werden.
  • Auf der zweiten Oberfläche 27 gegenüber der ersten Oberfläche 13 des Halbleiterchips 10 kann ein Kühlkörper oder Kühlelement angebracht sein. Der Kühlkörper oder das Kühlelement kann die von dem Halbleiterchip 10 erzeugte Wärme abführen.
  • Das Bauelement 200 enthält nicht notwendigerweise einen Träger wie etwa einen Systemträger (Leadframe). Weiterhin kann das Bauelement 200 möglicherweise kein Formmaterial (Moldmaterial) enthalten, das Komponenten des Bauelements 200 kapselt.
  • Das in 2F gezeigte Bauelement 200 soll nur ein Ausführungsbeispiel sein, und viele Variationen sind möglich. Beispielsweise können die Geometrien der elektrisch leitenden Schichten 17, 18, 20 und 21 variiert werden und auch die Techniken hinsichtlich des elektrischen Koppelns von zweien der elektrisch leitenden Schichten miteinander. Weiterhin können mehr als zwei elektrisch leitende Schichten vorliegen, über die die Elektroden 11 und 12 kontaktiert werden können. Ein Beispiel für eine derartige Anordnung ist in 3 gezeigt. Das in 3 dargestellte Bauelement 300 besitzt vier elektrisch leitende Schichten 30 bis 33, die derart angeordnet sind, dass sie von außerhalb des Bauelements 300 kontaktiert werden können. Beispielsweise kann die elektrisch leitende Schicht 30 elektrisch an einige der ersten Elektroden 11 gekoppelt sein und die restlichen ersten Elektroden 11 können elektrisch an die elektrisch leitende Schicht 33 gekoppelt sein. Die elektrisch leitende Schicht 31 kann elektrisch an einige der zweiten Elektroden 12 gekoppelt sein und die restlichen zweiten Elektroden 12 können elektrisch an die elektrisch leitende Schicht 32 gekoppelt sein.
  • Falls der Halbleiterchip 10 ein Leistungstransistor oder ein IGBT ist, können Drain-Elektroden auf der ersten Oberfläche 13 des Halbleiterchips 10 angeordnet sein. Wie in 4 gezeigt, können die Gate-Elektroden als Gate-Finger 40 zwischen den Spalten der Elektroden 11 und 12 implementiert sein. Die Gate-Finger 40 können elektrisch an ein externes Kontaktpad gekoppelt sein, das das Adressieren der Gate-Elektroden von außerhalb des Bauelements 400 gestattet.
  • In den 5A bis 5D sind verschiedene Stadien der Fabrikation eines Bauelements 500, das in 5D gezeigt ist, beispielhaft dargestellt. Das in den 5A bis 5D gezeigte Fabrikationsverfahren ist eine Variation des in 2A bis 2F gezeigten Fabrikationsverfahrens. Im Gegensatz zu dem Verfahren der 2A bis 2F bedecken die elektrisch leitenden Schichten 17 und 20 bei der vorliegenden Ausführungsform nur Teile der Sektionen 15 bzw. 16 der ersten Oberfläche 13. Weiterhin sind die elektrisch leitenden Schichten 17 und 20 des Bauelements 500 anders als die elektrisch leitenden Schichten 17 und 20 des Bauelements 200 ausgeformt. Beim Bauelement 500 sind die elektrisch leitenden Schichten 17 und 20 so ausgeformt, dass keine Durchgangslöcher erforderlich sind, um die elektrisch leitenden Schichten 18 und 21 mit den zweiten bzw. ersten Elektroden 12 und 11 zu verbinden.
  • Während ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform bezüglich nur einer von mehreren Implementierungen offenbart worden sein mag, kann außerdem ein derartiges Merkmal oder ein derartiger Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie für eine gegebene oder bestimmte Anwendung erwünscht und vorteilhaft sein kann. Weiterhin soll in dem Ausmaß, in dem die Ausdrücke „enthalten", „haben", „mit" oder andere Varianten davon entweder in der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, solche Ausdrücke auf eine Weise ähnlich dem Ausdruck „umfassen" einschließend sein. Die Ausdrücke „gekoppelt" und "verbunden" können zusammen mit Ableitungen verwendet worden sein. Es versteht sich, dass diese Ausdrücke verwendet worden sein können, um anzugeben, dass zwei Elemente unabhängig davon miteinander kooperieren oder interagieren, ob sie in direktem physischem oder elektrischem Kontakt stehen oder sie nicht in direktem Kontakt miteinander stehen. Weiterhin versteht sich, dass Ausführungsformen der Erfindung in diskreten Schaltungen, teilweise integrierten Schaltungen oder ganz in tegrierten Schaltungen oder Programmierungsmitteln implementiert sein können. Außerdem ist der Ausdruck „beispielhaft" lediglich als ein Beispiel anstatt das Beste oder Optimale gemeint. Es ist auch zu verstehen, dass hierin dargestellte Merkmale und/oder Elemente mit bestimmten Abmessungen relativ zueinander zum Zweck der Vereinfachung und zum leichten Verständnis dargestellt worden sind und dass tatsächliche Abmessungen von den hierin dargestellten wesentlich differieren können.
  • Wenngleich hierin spezifische Ausführungsformen dargestellt und beschrieben worden sind, versteht der Durchschnittsfachmann, dass eine Vielzahl alternativer und/oder äquivalenter Implementierungen für die gezeigten und beschriebenen Ausführungsformen substituiert werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll alle Adaptationen oder Variationen der hierin erörterten spezifischen Ausführungsformen abdecken. Deshalb soll die vorliegende Erfindung nur durch die Ansprüche und die Äquivalente davon beschränkt werden.

Claims (24)

  1. Bauelement, umfassend: einen Halbleiterchip mit mehreren ersten Elektroden und mehreren zweiten Elektroden, die auf einer ersten Oberfläche des Halbleiterchips angeordnet sind; eine erste elektrisch leitende Schicht, die über einer ersten Sektion der ersten Oberfläche aufgebracht und elektrisch an die innerhalb der ersten Sektion angeordneten ersten Elektroden gekoppelt ist; und eine zweite elektrisch leitende Schicht, die über der ersten elektrisch leitenden Schicht aufgebracht und elektrisch an die innerhalb der ersten Sektion angeordneten zweiten Elektroden gekoppelt ist.
  2. Bauelement nach Anspruch 1, wobei die zweite elektrisch leitende Schicht eine exponierte Oberfläche aufweist, die größer ist als 1 mm2.
  3. Bauelement nach Anspruch 1, wobei die erste elektrisch leitende Schicht Durchgangslöcher umfasst und die zweite elektrisch leitende Schicht über die Durchgangslöcher elektrisch an die zweiten Elektroden gekoppelt ist.
  4. Bauelement nach Anspruch 1, weiterhin umfassend: eine dritte elektrisch leitende Schicht, die über einer zweiten Sektion der ersten Oberfläche aufgebracht und elektrisch an die innerhalb der zweiten Sektion angeordneten zweiten Elektroden gekoppelt ist; und eine vierte elektrisch leitende Schicht, die über der dritten elektrisch leitenden Schicht aufgebracht und elektrisch an die innerhalb der zweiten Sektion angeordneten ersten Elektroden gekoppelt ist.
  5. Bauelement nach Anspruch 4, wobei die dritte elektrisch leitende Schicht Durchgangslöcher umfasst und die vierte elektrisch leitende Schicht über die Durchgangslöcher elektrisch an die ersten Elektroden gekoppelt ist.
  6. Bauelement nach Anspruch 4, wobei die zweite elektrisch leitende Schicht elektrisch an die dritte elektrisch leitende Schicht gekoppelt ist.
  7. Bauelement nach Anspruch 4, wobei die erste elektrisch leitende Schicht elektrisch an die vierte elektrisch leitende Schicht gekoppelt ist.
  8. Bauelement nach Anspruch 1, wobei die erste elektrisch leitende Schicht elektrisch von der zweiten elektrisch leitenden Schicht isoliert ist.
  9. Bauelement nach Anspruch 1, wobei der Halbleiterchip mehrere Steuerelektroden aufweist, die auf der ersten Oberfläche des Halbleiterchips angeordnet sind.
  10. Bauelement nach Anspruch 1, wobei der Halbleiterchip ein lateraler Leistungshalbleiterchip ist.
  11. Bauelement, umfassend: einen Halbleiterchip mit mehreren ersten Elektroden und mehreren zweiten Elektroden, die auf einer ersten Oberfläche des Halbleiterchips angeordnet sind; eine erste elektrisch leitende Schicht, die über einer ersten Sektion der ersten Oberfläche aufgebracht ist, die ersten und zweiten, innerhalb der ersten Sektion angeordneten Elektroden bedeckt und elektrisch an die ersten Elektroden gekoppelt ist; und eine zweite elektrisch leitende Schicht, die über einer zweiten Sektion der ersten Oberfläche aufgebracht ist, die ersten und zweiten, innerhalb der zweiten Sektion angeordneten Elektroden bedeckt und elektrisch an die zweiten Elektroden gekoppelt ist.
  12. Bauelement nach Anspruch 11, wobei mindestens eine der ersten elektrisch leitenden Schicht und der zweiten elektrisch leitenden Schicht eine exponierte Oberfläche besitzt, die größer ist als 1 mm2.
  13. Bauelement nach Anspruch 11, weiterhin umfassend: eine zwischen der ersten Oberfläche und der ersten elektrisch leitenden Schicht angeordnete dritte elektrisch leitende Schicht, die die innerhalb der ersten Sektion angeordneten zweiten Elektroden bedeckt und die ersten Elektroden unbedeckt lässt; und eine zwischen der ersten Oberfläche und der zweiten elektrisch leitenden Schicht angeordnete vierte elektrisch leitende Schicht, die die innerhalb der zweiten Sektion angeordneten ersten Elektroden bedeckt und die zweiten Elektroden unbedeckt lässt.
  14. Bauelement nach Anspruch 13, wobei die zweite elektrisch leitende Schicht elektrisch an die dritte elektrisch leitende Schicht gekoppelt ist.
  15. Bauelement nach Anspruch 13, wobei die erste elektrisch leitende Schicht elektrisch an die vierte elektrisch leitende Schicht gekoppelt ist.
  16. Bauelement nach Anspruch 11, wobei die erste elektrisch leitende Schicht elektrisch von den zweiten Elektroden isoliert ist.
  17. Bauelement nach Anspruch 11, wobei der Halbleiterchip ein lateraler Leistungshalbleiterchip ist.
  18. Bauelement, umfassend: einen lateralen Leistungshalbleiterchip mit mehreren ersten Elektroden und mehreren zweiten Elektroden, die auf einer ersten Oberfläche des lateralen Leistungshalbleiterchips angeordnet sind; eine erste elektrisch leitende Schicht, die über einer ersten Sektion der ersten Oberfläche aufgebracht und elektrisch an die innerhalb der ersten Sektion angeordneten ersten Elektroden gekoppelt ist; eine zweite elektrisch leitende Schicht, die über der ersten elektrisch leitenden Schicht aufgebracht und elektrisch an die innerhalb der ersten Sektion angeordneten zweiten Elektroden gekoppelt ist; eine dritte elektrisch leitende Schicht, die über einer zweiten Sektion der ersten Oberfläche aufgebracht und elektrisch an die innerhalb der zweiten Sektion angeordneten zweiten Elektroden gekoppelt ist; und eine vierte elektrisch leitende Schicht, die über der dritten elektrisch leitenden Schicht aufgebracht und elektrisch an die innerhalb der zweiten Sektion angeordneten ersten Elektroden gekoppelt ist.
  19. Verfahren, umfassend: Bereitstellen eines Halbleiterchips mit mehreren ersten Elektroden und mehreren zweiten Elektroden, die auf einer ersten Oberfläche des Halbleiterchips angeordnet sind; Abscheiden einer ersten elektrisch leitenden Schicht über einer ersten Sektion der ersten Oberfläche und auf den innerhalb der ersten Sektion angeordneten ersten Elektroden; und Abscheiden einer zweiten elektrisch leitenden Schicht über der ersten elektrisch leitenden Schicht und auf den innerhalb der ersten Sektion angeordneten zweiten Elektroden.
  20. Verfahren nach Anspruch 19, umfassend das Ausbilden von Durchgangslöchern in der ersten elektrisch leitenden Schicht vor der Abscheidung der zweiten elektrisch leitenden Schicht.
  21. Verfahren nach Anspruch 19, weiterhin umfassend: Abscheiden einer dritten elektrisch leitenden Schicht über einer zweiten Sektion der ersten Oberfläche und auf den innerhalb der zweiten Sektion angeordneten zweiten Elektroden; und Abscheiden einer vierten elektrisch leitenden Schicht über der dritten elektrisch leitenden Schicht und auf den innerhalb der zweiten Sektion angeordneten ersten Elektroden.
  22. Verfahren nach Anspruch 19, umfassend das galvanische Abscheiden der ersten elektrisch leitenden Schicht und/oder der zweiten elektrisch leitenden Schicht.
  23. Verfahren nach Anspruch 19, umfassend: Bereitstellen des Halbleiterchips als Teil eines Halbleiterwafers; und Vereinzeln des Halbleiterchips von dem Halbleiterwafer nach dem Abscheiden der zweiten elektrisch leitenden Schicht.
  24. Verfahren nach Anspruch 19, wobei der Halbleiterchip ein Leistungstransistor oder eine Leistungsdiode oder ein IGBT ist.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI360207B (en) * 2007-10-22 2012-03-11 Advanced Semiconductor Eng Chip package structure and method of manufacturing
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5355008A (en) * 1993-11-19 1994-10-11 Micrel, Inc. Diamond shaped gate mesh for cellular MOS transistor array
JPH08139318A (ja) * 1994-11-11 1996-05-31 Fuji Electric Co Ltd 横型電界効果トランジスタ
US5767546A (en) * 1994-12-30 1998-06-16 Siliconix Incorporated Laternal power mosfet having metal strap layer to reduce distributed resistance
US6133634A (en) 1998-08-05 2000-10-17 Fairchild Semiconductor Corporation High performance flip chip package
US6624522B2 (en) 2000-04-04 2003-09-23 International Rectifier Corporation Chip scale surface mounted device and process of manufacture
KR100386109B1 (ko) * 2000-11-08 2003-06-02 삼성전자주식회사 2단 메탈콘택구조를 가진 반도체 메모리 장치 및 그제조방법
FR2826183A1 (fr) 2001-06-15 2002-12-20 St Microelectronics Sa Transistor mos de puissance lateral
US6582990B2 (en) 2001-08-24 2003-06-24 International Rectifier Corporation Wafer level underfill and interconnect process
US6555883B1 (en) 2001-10-29 2003-04-29 Power Integrations, Inc. Lateral power MOSFET for high switching speeds
US6677669B2 (en) 2002-01-18 2004-01-13 International Rectifier Corporation Semiconductor package including two semiconductor die disposed within a common clip
EP1351288B1 (de) * 2002-04-05 2015-10-28 STMicroelectronics Srl Verfahren zur Herstellung einer isolierten Durchkontaktierung durch einen Halbleiterkörper und zugehöriges Halbleiterbauelement
JP3908146B2 (ja) * 2002-10-28 2007-04-25 シャープ株式会社 半導体装置及び積層型半導体装置
JP4396200B2 (ja) * 2002-10-30 2010-01-13 株式会社デンソー 半導体装置
US20060076647A1 (en) 2002-12-11 2006-04-13 Koninklijke Philips Electronics, N.V. Semiconductor component with a bipolar lateral power transistor
TWI229936B (en) * 2003-04-18 2005-03-21 Samsung Electronics Co Ltd MOS transistor having a mesh-type gate electrode
TWI251313B (en) * 2003-09-26 2006-03-11 Seiko Epson Corp Intermediate chip module, semiconductor device, circuit board, and electronic device
JP4659534B2 (ja) * 2005-07-04 2011-03-30 三菱電機株式会社 半導体装置
DE102005047104B3 (de) * 2005-09-30 2007-05-31 Infineon Technologies Ag Halbleiterbauelement mit miteinander verschalteten Zellstreifen
KR100744254B1 (ko) * 2005-12-29 2007-07-30 동부일렉트로닉스 주식회사 다중 병렬 구조의 에프피지에이 구조 및 그 형성 방법

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